KR830001935B1 - 전압 비교기 - Google Patents

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Abstract

내용 없음.

Description

전압 비교기
제1도는 본 발명의 금속산화 반도체 실시예의 개요도.
제2도는 제1도의 스위치 S1내지 SS의 트랜지스터 실시예.
본 발명은 비교기 회로에 관한 것이고 특히 실리콘-온-사파이어(SOS) 모노리딕 기판(die) 상에 집적시키기 적합한 회로에 관한 것이다.
비교 회로기로는 때때로 서어보 루프(servo loop) 내의 두 신호 전위의 상대진폭이 표시되는 출력 신호를 제공해 주는 데 사용하거나 또는 A/D 변환기와 같은 시변환 전위를 갖는 공지된 정전위의 상호 관계를 나타내는 데 사용되는 데, 후자의 적용에 있어서, 예를 들면, 6비트 A/D 변환기용 64개의 비교기와 같이 단일 모노리딕 기판 상에 다수의 비교 기회로가 포함되는 것이 요구된다. 이러한 적용에 있어서, 비교기는 소정의 정밀도를 갖도록 비교적 고감도를 가져야 하며 모노리딕 형태로 집적될 수 있도록 구조가 간편해야만 한다. 이러한 비교기는 1972년 7월 11일 이. 피. 맥그로간 제이알에게 허여된 미합중국 특허 제3, 676, 702호“비교기 회로”에 기술되어 있다.
SOS 기법에 의해 집적되어질 회로는 그것들의 작동 특성에 영향을 미치는 트랜지스터의 전기적 부유기관(flating substrate)에 대해 허용되도록 요구되는 데 이러한 비교기 회로의 감도를 제한하게 하는, 과도전압편이(扁移)로써 비교기 회로 내에서 명백하게 나타난다. 이 과도 편이의 영향은 본 발명에 의해 회로 내의 각각의 능동장치를 별도로 재바이어스 시켜 반복적인 자동 영점화를 실행하도록 하여 최소로 되게 된다.
본 발명은 분기된 출력 교점(node)을 가진 제1 및 제 2의 캐스코드(cascode) 증폭기를 포함하는데, 제1캐스코드 증폭기는 비교적부위 동작 전위와 출력 교점 간에 직렬로 접속된 채널을 가지는 제 1 및 제 2의 n-채널 트랜지스터로 구성되고, 제 2캐스코드 증폭기는 비교적 정의 동작 전위와 출력 교점 간에 직렬로 접속된 제 1 및 제 2의 P-채널 트랜지스터로 구성된다.
제 1 및 제 2캐스코드 증폭기의 입력 접점은 각각의 결합 캐패시터를 통해 신호 전위와 기준 전위가 선택적으로 인가되는 공통교점에 접속된다. 기준 전위가 인가됨에 따라 바이어스 전위는 회로를 전기적으로 영점화 또는 평형되게 하도록 캐스코드 증폭기로 구성되는 각각의 능동 장치에 인가된다.
따라서 증폭기의 평형은 바이어스 전위가 선택적으로 인가될 때마다 대략 동일한 영입력 상태로 증폭기가 복원되어지기 때문에, 개개의 장치의 전압 편이의 영향을 없애주게 된다.
이하 본 발명은 주어진 도면을 참조하면서 자세히 설명하면 명백해질 것이다.
제1도에 있어서, 신호 입력 접점(6)과 신호 출력 접점 OUT를 가지는 캐스코드 증폭기(10)는 P 채널 FET P1및 P2를 포함한다. P1은 캐스캐드 증폭기(10)의 공통 소스 증폭기 부분으로써 이들 소스는 비교적 정의 공급 전위인 VDD를 수신하도록 접속되고, P1의 게이트 전극은 신호 전위를 수신하도록 접점(6)에 접속되며, P1의 드레인은 접점(5)에 접속된다. P2는 캐소코드 증폭기(10)의 공통 게이트 부분으로써 이들 소스는 P1의 드레인으로 부터의 신호를 수신하기 위해 접점(5)에 접속되며, P2의 드레인은 신호를 제공하기 위해 OUT에 접속된다.
신호 입력 접점(9)과 신호 출력 접점 OUT를 가지는 유사한 캐스코드 증폭기(20)는 n-채널 FET N1및 N2를 포함한다. 비교적 부의 공급 전위 VDD를 수신하기 위해 접속된 소스 전극을 가지는 N1은 캐스코드 증폭기(20)의 공통 소스 부분으로 구성되고, 반면에 N1으로부터의 신호 전류를 수신하도록 접속된 소스 전극을 가지는 N2는 캐스코드 증폭기(20)의 공통 베이스 부분으로 구성된다.
비교 기출력이 단자 OUT에 대해 무한한 부하 임피던스가 나타나도록 또 하나의 FET의 게이트를 구동시킨다고 가정하면 캐스코드 증폭기(10)에 의해 구동된 부하 임피이던스는 실제로 캐스코드 증폭기(20)의 출력 임피이던스가 되며, 역시 캐스코드 증폭기(20)에 의해 구동된 부하 임피던스는 캐스코드 증폭기(10)의 출력 임피이스가 된다. 트랜지스터의 캐스코드 접속(cascading)은 극도로 높은 출력 임피이던스를 가지는 증폭기를 초래한다. 캐스코드 구성에서 공통 소스 FET의 드레인 소스 직렬 임피이던스 γcs는 공통 베이스 FET의 본질적인 전압이득 gm·rds에 의해 증배된다. 캐스코드 증폭기(10) 또는 (20)의 중간 대역 출력 임피이던스 Ro는 대략 Ro=rds2〔gm2rds1+1〕이고, 여기에서 아래에 쓴 숫자의 첨자(subscript)는 P1및 P2의 조합 또는 N1및 N2의 조합으로 참조되고 gm은 FET의 상호 콘덕턴스를 나타낸다. 공동 소스 증폭기 P1으로부터 이것의 소스 전극에 공급된 입력신호 전류 I1에 반응하면서 일정한 전류 이득을 가지는 공통 베이스 증폭기 P2는 I1Ro에 동일한 출력 전압을 OUT에서 나타낸다. 공통 소스 증폭기 P1의 드레인 전극으로부터 공급된 신호 전류 I1은 FET의 상호 콘덕턴스 gm와 그 입력(6)에 인가된 신호 전위 Vin을 곱한, 즉 I1=gm1·Vin과 같다. 그러므로 능동 부하로서 캐스코드 증폭기(20)를 사용하는 캐스코드 증폭기(10)로부터 얻어지는 출력 신호는 gm1rds2〔gm2rds1+1〕의 전압 이득을 나타내는 gm1·Vin Ro이다. 더우기 매우 소형의 집적 장치에서도, 500배를 초과하는 전압 이득이 얻어져 왔다.
캐스코드 증폭기(20)는 FET N1의 게이트에 인가된 신호에 응답하는 유사한 전압 이득 특성을 나타낸다. 입력(6 및 9) 양쪽 모두에 입력 신호를 인가하면 비교기의 출력단자에서 캐스코드 증폭기(10 및 20)의 출력 신호가 부가 되어진다.
공통 소스 증폭기의 주파수 응답은 본 기술상 공지된 각각의 입력 FET P1및 N1의 게이트 및 드레인 전극간의 밀러효과를 최소화시켜 캐스코드를 구성시키므로써 증가된다.
상술한 검토에서 설명된 전압 이득의 달성은 이것의 고이득 전류 포화 작동 영역에 바이어스 되는 각각의 트랜지스터에 기인된다. 포화 영역은 이것의 드레인 소스 전위 VDD와 도통 전위 VT를 더한 것과 같거나 또는 작은, 즉 ｜VGS｜≤｜VDS+Vr｜인 게이트 소스 전위 VGS로서 트랜지스터 작동에 대해 한정된다. 제1도를 다시 참조하면, 스위치 S3, S4및 S5는 이것의 각 게이트 전극에 각각의 트랜지스터의 드레인 전위를 선택적으로 인가한다. 이들 전위는 그 게이트 전극에 접속된 캐패시터 C3, C2및 C1상에 축적된다(적어도 스위칭 간격과 같은 주기동안). 이와 같이 하여 전류 포화로 작동되는 트랜지스터가 고이득 작동을 하도록 게이트 소스 기준 전위는 각 트랜지스터에 대하여 설정된다.
공급전위 VDD및 VSS간에 직렬로 접속된 P1, P2, N2및 N1의 각각의 채널을 고찰하면, FET를 통하는 공급전류 I1및 I2는 동일하다. S3, S4및 S5모두가 폐쇄된 상태에서 P1와 N1의 전기적인 정합 및 P2와 N2의 전기적인 정합은 OUT에서 유도된 영 입력전위가1/2(VDD-VSS)에 동일하게 하고, 그 전위는 P2, N2의 게이트에 인가되어 캐패시터 C1에 축적된다. P1의 게이트 전극과 N1DD게이트 전극에 인가된 전위는 각 트랜지스터의 직력 접속에 의해 통과된 드레인 소스 전류 I1=I2를 유지하도록 게이트 소스 전위와 같으며, 트랜지스터의 설계에 따라 그 기하학적 인자를 선택하는 것에 의해 설정된다. 예를 들면 OUT 및 VDD간의 전위는 P1, P2의 채널폭 대 채널 길이의 비 w/ι이 서로 같을 경우 양자의 드레인 소스 간에 동일하게 분할되고, P1의 w/ι비가 P2의 w/ι비보다 커질 경우 교점(5)에 나타나는 OUT와 VDD간의 전압의 비율은 작아진다. 접점(6 및 9)에서의 직류 게이트 전위는 개캐시터 C2및 C2에 각각 축적된다.
각기 다른 바이어스 소자들은 P2및 N2의 게이트 상에 직류 전위를 설정하도록 제공된다. 이 경우에, 분압기(Potential divider)는 게이트 전극에 예를 들면 1/2(VDD-VSS)인 전위를 직접 제공하도록 사용되고 스위치 S5는 생략된다.
제1도의 회로는 소수의 능동 장치에 기인하는 실리콘의 비교 적작은 면적 내에 집적하기 적합한 고이득 증폭기가 도시된다.
다른 2개의 스위치 S1및 S2는 비교기 기능을 실현하도록 연합되며, 제1신호 전압 V1과 공통 교점(7)및 제2신호 전압 V2와 교점(7) 간의 접점을 선택적으로 접속된다. 편의상 전압 V2는 일정 기준 전위로 가정한다.
스위치 S1내지 S5는 V1및 V2의 신호 주파수만큼 빠른 비율로 개방되고 폐쇄된다. 스위치 S1, S3, S4및 S5는 동시에 개방되고 폐쇄되지만, 스위치 S2는 스위치 S1이 폐쇄될 때 개방되고 스위치 S1이 개방될때 폐쇄된다. 스위치 S1및 S2에 관해서는 스위칭이 폐쇄전 개방 동작에 의한 즉, S1(S2)이 폐쇄되기 전에 교번(交番 : alternate) 스위치 S2(S1)가 개방되어 따라서 교점(7)은 V1및 V2신호 양쪽에 동시에 접속되지 않게 하는 것이 바람직하다.
매주기의 개시점에서, 스위치 S1, S3, S4및 S5는 영입력 바이어스 전류(I1)=(I2)가 흐르며 이것에 부수하는 전위가 교점 OUT (6 및 9)에 나타난다. 동시에 캐퍼시터 C3및 C2는 교점(6, 9) 및 V2전의 전위차와 같게 충전된다. V2가 일정하면, 교점(7)은 스위치 S2의 접속을 통해 앞서 인가되는 신호 전위에 기인하여 캐퍼시터 C3및 C2상의 전하의 변화를 보상하여 생기는 V2전압에서 재차 설정된다. 스위치 Sr, S3, S4및 S5가 폐쇄되는 주기동안, 공급 전위와 무관하게 회로 자체는 유효하게 영으로 된다. 매주기마다 증폭기는 주어진 공급 전위에 대해 동일한 평형 점이나 영점을 나타내고, 그 평형 주기 또는 영점 주기는 패패시터 C2및 C3가 그들 국판 간의 전위차에 상당하게 완전히 충전될 수 있도록 충분하게 길다.
다음에 스위치 S1, S3, S4및 S5는 개방된다. C1, S5, C3, S3, C2또는 S4양단에 누설 전류가 없는 이상 상태(理想狀態)에서, 증폭기는 무한하게 평형 영입력 동작 전위 및 전류를 유지한다. 이러한 이상 상태의 대신에 스윗칭의 주기는 충분히 충분히 짧게 되고, 그 누설은 없어지게 된다.
스위치 S2는 S1이 개방된 후 폐쇄되어 신호 V1, V2의 전압 레벨이 다르게 되었을 때에 교점(7) 상의 계단상 전압 변화가 생긴다. V1전압은 C3및 C2를 통하여 P1및 N1의 게이트 전극에 각각 인가되어 그에 따라 증폭기(10 및 20)는 비교기 출력단자 OUT에서 합성 출력 신호 2gm rds(gm rds+1)(V1-V2)를 나타내게 되고 여기서 P1, P2, N1및 N2는 정합된 장치를 취하게 된다. 그리하여 스위치 S2는 개방되고 주기가 반복된다.
이득계수 1000으로 공급 전위 VDD-VSS가 5V일 때, (V1-V2)에 ±5mV의 차가 없으면 출력전위가 VDD에서 VSS로 충분히 변화하지 않으나, 증폭기가 VDD및 VSS간의 중간 전위에 대해 영점화되므로, V1-V2차는 VDD또는 VSS로 출력을 스윙하는 데 ±2. 5mV만 필요하다. 그러므로 회로의 감도는 주기적 영점화에 의해 두 배가 된다.
보조 스위치에 제어에 대해 발생할 수 있는 바와 같이 스윗칭 동안에서도, S1및 S2가 동시에 폐쇄되는 것은 바람직하지 않다. 왜냐하면 이것은 양호한 전압 해상도를 충분히 재생시킬 수 없는 V1및 V2의 어떤 평균치의 천이점에서 회로가 영으로 되는 경향이 있기 때문이다.
상기의 장점은 상술된 바와 같이 구성된 개별형 MOS FET 회로 또는 SOS형 집적회로 및 벌크형 회로에 적용된다. SOS형 구성에 있어서, 매주기마다 동일점으로 영점화시키는 특성과 공급 전위 간의 2개의 캐스코드 증푹기의 직력 접속 사용은 단일 FET의 어떤 두 전극 양단에 인가된 전위를 감소시킨다. 이것은 과도 전압편이 영향을 감소시키게 된다.
각각의 스위치 S1내지 S2는 제2도에 도시된 바와 같은 보조형 FET 쌍에 의해 구성된다. 이 구성의 두 트랜지스터의 게이트 전극은 보조 제어 전위에 의해 구동된다. 보조 제어 전위는 게이트 전극과 스위치의 입/출력 교점간에 용량성으로 결합된 바람직하지 않은 과도 현상을 상쇄시키게 된다. 보조형 FET쌍 대신에 단일 FET는 회로의 규격 및 장치의 계수를 보호하도록 스위치 소자용으로 사용될 수도 있다. 이 경우에 있어서, 스위치 S3용으로 대치된 트랜지스터는 스위치 S4용으로 대치된 트랜지스터에 대한 보조형의 것이고, 스위치 S1및 S2용으로 대치된 트랜지스터도 그와 유사한 형태의 것으로 바람직하다. 바람직하지 못한 효과는 스위치 트랜지스터의 게이트들 간에 결합되어 신호 트랜지스터 스위치에 인가된 제어 신호에 의해 발생된 과도 현상에 기인하고, 그들 각각의 드레인 소스 회로는 이러한 구성을 상쇄시킨다. 스위치 S3및 S4에 대하여 제어 전위는 P1및 N1의 고임피던스 게이트 전극에 과도 전위를 결합시키게 된다. N1의 게이트에 결합된 스위치 S4에서 정의 제어펄스로 부터의 정의 천이전류는 V1에 의해 발생된 드레인 소스 전류를 증가시키고, P1의 게이트에 부의 천이 전류가 결합되도록, 회로를 평행으로 유지시키며 잉여 전류를 제공한다. 스위치 S3및 S4는 상반되거나 또는 보조 제어 신호를 요구하는 보조형 FET로 제공되어, 부수의 천이가 평행 상태로 증폭기를 유지하도록 적절한 극성의 것으로 되게 한다(결합된 장치들의 고유 표유용량에 의해 제공된다). 스위치 S1및 S2에 대해 한 스위치 S1은 개방되면 다른 스위치 S2는 폐쇄된다. 제어 전위와 스위치 S1을 개방하는 이러한 천이 현상은 S2를 폐쇄시키는 제어 전위와 이에 연관된 부수의 천이 현상에 의해 보상되고 이와 역도 성립한다.

Claims (1)

  1. 제1및 제2P-채널 저너계 효과 트랜지스터(P1, P2)를 개개의 입, 출력 단자를 갖는 제1캐스코드 증폭기(10)로 형성되도록 연결하고, 제1및 제2n-채널 전계 효과 트랜지스터(N1, N2)를 개개의 입, 출력 단자를 갖는 제2캐스코드 증폭기(20)로 형성되도록 연결하며, 제1및 제2캐스코드 증폭기(12, 20)의 각 출력단자를 출력교정(OUT)에 연결하여 그 점에서의 출력 신호를 사용할 수 있게 구비한 비교 기회로에 있어서, 스위치(S3, S4, S5)를 상기 트랜지스터(P1, P2, N1, N2)의 게이트 전극에 연결시켜 각 평형 전위를 선택적으로 인가되도록 하여 상기 출력 교점(OUT)에서의 출력 전위 범위 극한이 예정된 전위의 중간치를 나타내도록 하게 하고, 제1및 제2스위치(S1, S2)를 제1및 제2캐스코드 증폭기(10, 20)의 입력 단자(6, 9)에 공통으로 연결시켜 신호 전위(V2, V1)가 선택적으로 각각 인가되도록 하여 평행 전위를 제외하도록 인가되게끔 구비시킨 비교기 회로.
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