JPS5915207B2 - コンパレ−タ - Google Patents

Description

【発明の詳細な説明】 本発明はＭＯＳトランジスタで構成するチョッパアンプ
型のコンパレータに係り、特に２入力を切り換える際の
増幅段のバイアス設定点のバランスを良くするのに、バ
イアス設定用のＭＯＳトランジスタの駆動浮遊容量を打
ち消す補償用ＭＯＳトランジスタを設け安定度、感度の
向上を可能とするコンパレータに関する。

従来、ＭＯＳトランジスタで構成されるチョッパアンプ
型のコンパレータは第１図のような構成である。

第１図において、１００は電源陽極端子を示し電源電圧
をＥＶとする。

また、入力部１１０、バイアス電圧設定部１２０、増幅
段１３１〜１３ｎ、出力回路１４０によりコンパレータ
が構成される。入力部１１０において一方のアナログ電
圧Ｖ１が入力端子１に入力され、他方のアナログ゛電圧
Ｖ２が入力端子２に入力される。３はドレイン端を入力
端子１に接続されるエンハンスメント型ＭＯＳトランジ
スタ、４はドレイン端を入力端子２に接続され、ソース
端をＭＯＳトランジスタ３のソース端に接続されるエン
ハンスメント型ＭＯＳトランジスタ、５はＭＯＳトラン
ジスタ３のゲート端に接続される入力端子、６はＭＯＳ
トランジスタ４のゲート端子に接続される入力端子であ
るＣ．入力部１１０の動作は次のようになる。

入力端子５に任意の周波数の方形波が印加されるとその
信号が６Ｈｉｇｈ゛レベルにあるとき入力端子１に入力
されている電圧（１）はＭＯＳトランジスタ３のソース
端に伝達される。

エンハンスメント型ＭＯＳトランジスタ３でチャネルが
十分に開いて入力端子１の電圧Ｖ１を正確にＭＯＳトラ
ンジスタ３のソース端に伝達するためには次式が成立し
なければならない。

ここで、ＧＳはＭＯＳトランジスタ３のゲートソース間
電圧、ＶＴＨはしきい値電圧をあられす。

したがつて、入力電圧］を０〔Ｖ〕から Ｖｌｍａｘまで正確にＭＯＳトランジスタ３のソース端
に伝達するためにはゲート電圧は少なくとも（１ｎ１ａ
Ｘ＋ＴＨ）以上の電圧を有していなければならない。

すなわち、入力電圧がＶｌｍｌａｘでゲート電圧もＶｌ
ｍａｘのときにはＭＯＳトランジスタ３のソース端に伝
達できる電圧が（１ｍａｘ一ＴＨ）となりＶｌｍａｘま
で伝達できなくなる。入力端子６には入力端子５に入力
される信号と同一周波数で逆位相の信号が印加される。
ＭＯＳトランジスタ４のソース端には入力端子６が゛Ｈ
ｉｇｈｌレベルにあるとき入力端子２の入力があられれ
る。ここで、入力端子２の信号が正確にＭＯＳトランジ
スタ４のソース端に伝達されるには入力端子６に印加さ
れる電圧レベルは入力端子５に入力される信号と同じ条
件を満足する。以上のことから、ＭＯＳトランジスタ３
，４の接続端子には入力端子１の入力電圧Ｖ１と入力端
子２の入力電圧Ｖ２が交互に出力される。次にバイアス
電圧設定部１２０について説明する。

７はドレイン端を電源陽極端１００に接続され、ゲート
端とソース端が接続されるデイプレツシヨン型ＭＯＳト
ランジスタ、８はドレイン端、ゲート端がＭＯＳトラン
ジスタ７のソース端に接続され、ソース端を接地するエ
ンハンスメント型ＭＯＳトランジスタである。

動作は次のようになる。

一般にＭＯＳトランジスタが飽和領域にあるとき、ＭＯ
Ｓトランジスタ７のドレイン電流１は次式であられされ
る。

したがつて、ＭＯＳトランジスタ７のドレイン電流１７
は次式となる。

八一．１戸蝙ノ！▼ＲｉＪｉｉｌｒ５＼９′ｏ〜ここで
、Ｋ７はＭＯＳトランジスタ７の寸法できまる定数、β
０Ｄはデイプレツシヨン型ＭＯＳトランジスタのチヤン
ネルコンダクタンス定数、ＶＴＨＤはＭＯＳトフンジス
タ７のしきい値電圧である。

一方、ＭＯＳトランジスタ８のドレイン電流１８は次式
のようになる。

ここで、Ｋ８はＭＯＳトランジスタ８の寸法できまる定
数、β０Ｅはエンハンスメント型ＭＯＳトランジスタの
チヤネルコンダクタンス定数、ＴＨＥはＭＯＳトランジ
スタ８のしきい値電圧である。

よつて、（３１，（４）式からＭＯＳトランジスタ７の
ソース端とＭＯＳトランジスタ８のドレイン端の接続点
ａの電圧をａとするとａは次式のようになる。

ノ ＶｌｌＶｒＶν （６）式の各値はすべて定数であるからＶａは定数とな
る。

ＭＯＳトランジスタＴｌｌ，Ｔ２ｌ，Ｔ３ｌ、およびコ
ンデンサＣｌｌ，Ｃ２ｌ，Ｃ３ｌで第１段目の増幅段１
３１を構成する。

入力端子９には入力端子５と同位相の周波数信号が印加
され、入力端子１０には入力端子６と同位相の周波数信
号が印加される。

したがつて、入力端子９と１０にはそれぞれ逆位相で同
じ周波数の信号が印加されることになる。コンデンサＣ
ｌｌは一端をＭＯＳトランジスタ３のソース端とＭＯＳ
トランジスタ４のドレイン端の接続端に接続されるカツ
プリングコンデンサである。

コンデンサＣ２ｌは一端を入力端子９に接続され、他の
一端をコンデンサＣｌｌの他端に接続される。コンデン
サＣ３ｌは一端をコンデンサＣｌｌの他端に接続され、
他の一端を入力端子１０に接続する。Ｔｌｌはドレイン
端をコンデンサＣｌｌの池端に、ゲート端を入力端子１
０に、ソース端をＭＯＳトランジスタ８のドレイン端に
接続されるエンハンスメント型ＭＯＳトランジスタ、Ｔ
２ｌはドレイン端を電源陽極端に接続され、ゲート端と
ソース端を接続するデイプレツシヨン型ＭＯＳトランジ
スタ、Ｔ３ｌはドレイン端をＭＯＳトランジスタＴ２ｌ
のソース端に、ゲート端をコンデンサＣｌｌの他端に、
ソース端を接地するエンハンスメント型ＭＯＳトランジ
スタである。増幅段１３１の動作は次のようになる。

コンデンサＣｌｌはＭＯＳトランジスタ３あるいは４を
切り換えて入力される信号の大きさに差がある場合には
その大小関係に応じて電荷の変化を生ずる。

また、その変化を生ずるのは切り換え時の交流成分のみ
で直流的には何ら変化を生じない入力端子１，２の入力
電圧が同じ値の場合にはＭＯＳトランジスタ３，４側か
らコンデンサＣｌｌを見たインピーダンスは無限大とな
りいわゆる同相除去比は大きくなる。

コンデンサＣ２ｌ，Ｃ３ｌ、およびトランジスタＴｌｌ
は増幅段のバイアス電圧をきめもすなわち、入力端子９
，１０に入力される信号の交流分でコンデンサＣ２ｌ，
Ｃ３ｌ、とトランジスタＴｌｌのゲートドレイン間容量
を充電し、コンデンサＣ２ｌ，Ｃ３ｌの接続点電位を増
幅段１３１のトランジスタＴ２ｌ，Ｔ３ｌの動作点を得
る電圧にセツトする。

トランジスタＴｌｌのゲート面積をＳｌｌとし単位面積
当りのゲート・ドレイン容量をＣＡとするとＴｌｌのゲ
ート・ドレイン間容量ＣＴｌｌはＣＴｌｌ＝ＣＡ・Ｓｌ
ｌ・・・・・・・・・（７）とな゛る。

ここでＴｌｌはＭＯＳトランジスタ７，８で作られるバ
イアス電圧を伝達するだけなので最小寸法のＭＯＳトラ
ンジスタでよい。そこで、Ｃ２ｌ，Ｃ３ｌの容量値をそ
れぞれＣ２ｌ，Ｃ３ｌ′とすると、Ｃ２ｌ′，Ｃ３ｌ′
，ＣＴｌｌ間には次式が成立する。Ｃ２ｌ′＝Ｃ３ｌ′
＋ＣＴｌｌ・・・・・・・・・（８）したがつて、入力
端子１０に６Ｈｉｇｈ゛レベルの※？信号が入力される
とＴｌｌは０ｎＬ，Ｃ２１とＣ３ｌの接続点の電圧は（
６）式であられされＣ３ｌ，ＣＴｌｌは入力端子１０の
レベルに応じて充電される。

一方、このとき入力端子９は１Ｌ０ｗ″レベルにあるの
でコンデンサＣ２ｌは（６）式によつて充電される。つ
ぎに、入力端子９が６Ｈｉｇｈ０レベル、入力端子１０
が６Ｌ０ｗ１レベルになるとＴｌｌは０ｆｆしＣ２ｌ，
Ｃ３ｌ，Ｇｌｌは入力端子９，１０間の電位差に応じて
充電される。

ＭＯＳトランジスタＴ２ｌ，Ｔ３ｌはコンデンサＣ２ｌ
，Ｃ３ｌの接続点の変化を増幅する。

またＭＯＳトラン・ノスタＴ２ｌ，Ｔ３ｌはエンハンス
メント／デイプレツシヨン型のインバータを構成するが
、その伝達特性はＴ２ｌのゲート寸法とＴ３ｌのゲート
寸法の比（チャネルコンダクタンスの比）Ａで定まる。
一般に、Ａが大きくなると伝達特性の線形領域は急峻な
勾配を有している。

Ｔ３ｌのゲート入力電圧ＶＧ３ｌに対するＴ３ｌのドレ
イン端子電圧Ｓ３ｌの関係を第３ａ図に示す。第３ａ図
で直線ｌは各Ａに対する動作点を与える。また、Ｔ３ｌ
のゲート面積をＳ３ｌとし、単位面積当りのゲート・ソ
ース間容量をＣ１とすると、Ｔ３ｌのゲートソース間容
量Ｃ３ｌＧＳはＣ３ｌＧＳＯＣｌ・Ｓ３ｌ・・・・・・
・・・・・・（９）となる。

以上のことから第１段目の増幅段１３１の等価回路は第
２図のような形で表わされる。

ここで、Ｃ２ｌＪ，Ｃ３ｌＪ，ＣＴｌｌＪはそれぞれＣ
２ｌ，Ｃ３ｌがＭＯＳトランジスタ構造となつているの
でＣ２ｌとＣ３ｌの接続点から基板に対して作られる寄
生容量で、Ｃ２ｌ，Ｃ３ｌ′Ｔｌｌの拡散層と基板間で
作られる容量を示す。

さらに、第３ａ図の直線ｌに対しＴ２ｌ，Ｔ３ｌの寸法
比Ａに対する利得は第３ｂ図のような形となる。

したがつて、第３ｂ図でＴ２ｌとＴ３ｌのチヤネルコン
ダクタンス比Ａにおける利得をＧｌｌとすると、Ｃｌｌ
〜Ｃ３ｌ，Ｔｌｌ〜Ｔ３ｌで構成される増幅段１３１の
利得Ｇ１はＭＯＳトランジスタＴｌ２，Ｔ２２，Ｔ３２
、およびコンデンサＣ２２，Ｃ３２は第２段目の増幅段
１３２を構成する。

Ｃｌ２は一端をＭＯＳトランジスタＴ３ｌのドレイン端
に接続されるカツプリングコノデンサ、Ｃ２２は一端を
入力端子９に接続され、他の一端をコンデンサＣｌ２の
他端に接続されるコンデンサ、Ｃ３２は一端をコンデン
サＣｌ２の他端に接続され、他の一端を入力端子１０に
接続するコンデンサ、Ｔｌ２はドレイン端をコンデンサ
Ｃｌ２の他端に、ゲート端を入力端子１０に、ソース端
をＭＯＳトランジスタ８のドレイン端に接続されるエン
ハンスメント型ＭＯＳトランジスタ、Ｔ２２はドレイン
端を電源陽極端１００に接続されゲート端とソース端を
接続するデイプレツシヨン型ＭＯＳトランジスタ、Ｔ３
２はドレイン端をＭＯＳトランジスタＴ２２のソース端
に、ゲート端をコンデンサＣｌ２の他端に、ソース端を
接地するエンハンスメント型ＭＯＳトランジスタである
。

式（代）と同様にｎ段目の増幅段１３ｎの利得Ｇｎは、
となる。

したがつて、ｎ段の増幅段で得られる利得Ｇはとなる。

次に出力段１４０を説明する。

１１はドレイン端を電源陽極端に接続し、ゲート端とソ
ース端を接続するデイプレツシヨン型ＭＯＳトランジス
タ、１２はドレイン端をＭＯＳトランジスタ１１のソー
ス端に、ゲート端をｎ段目の増幅段のＭＯＳトランジス
タＴ３ｎのドレイン端に、ソース端を接地するエンハン
スメント型ＭＯＳトランジスタ、１３はドレイン端をＭ
ＯＳトランジスタ１１のソース端に、ゲート端を入力端
子１０に、ソース端を接地するエンハンスメント型ＭＯ
Ｓトランジスタ、１４はコンパレータの出力端子である
。

出力段１４０の動作は次のようになる。

入力端子１０が６Ｈｉｇｈ″レベルにあるときＭＯＳト
ランジスタ１３は０ｎし出力端子１４の出力信号は６Ｌ
０ｗ１レベルとなる。

入力端子１０が１０ｗ１レベルにあるとき、ＭＯＳトラ
ンジスタＴ３ｎのドレイン端が″Ｈｉｇｈｌレベルにあ
るとき、すなわち、入力端子１，２の差電圧をｎ段の増
幅段で増幅してもＭＯＳトランジスタ１２を０ｎさせる
レベル（ＭＯＳトランジスタ１２のしきい値電圧）に達
しないときには、出力端子１４の出力信号は″′Ｈｉｇ
ｈ７レベルとなる。

また、入力端子１０が１０ｗ゛レベルで、ＭＯＳトラン
ジスタＴ３ｎのドレイン端が１０ｗ゛レベルにあるとき
、すなわち、入力端子１，２の差電圧をｎ段増幅すると
ＭＯＳトランジスタ１２を０ｎさせるとき、出力端子１
４の出力信号は６Ｌ０ｗ゛レベルとなる。以上のような
構成のコンパレータではバイアス点に附加される容量が
多いため十分な増幅度が得られない。さらに、容量が多
いため各増幅段の周波数特性が向上せずコンパレータの
周波数特性を悪くしている。その上、ＬＳＩ製造工程に
おいてマスク合わせの６ズレ０を生ずるとバイアス点の
アンバランスが大きくなり十分な比較精度が得られない
。

本発明の目的は上記した従来技術の欠点を改良し、比較
精度が向上するコンパレータを提供するにある。本発明
の特徴はチヨツパアンプ型のコンパレータの増幅段のバ
イアス電圧設定用ＭＯＳトランジスタと対称に補償用Ｍ
ＯＳトランジスタを設け、バイアス点でのチヨツピング
に基づく容量の変化に原因するバイアス電圧のアンバラ
ンスを無くし、コンパレータの比較精度を向上させた点
にある。

第４図は本発明になる増幅段１３１の基本的構成を示す
構成図である。図において、３０は比較電圧入力端で比
較すべき電圧が交互に入力される入力端子、８０は増幅
段のバイアス電圧入力端子、９と１０はそれぞれ比較す
べき電圧が切り換えられると同時に切り換え信号が入力
される入力端子で、９と１０にはそれぞれ逆位相で同じ
周波数の信号が印加される。

Ｃｌｌは一端を入力端子３０に接続されるコンデンサ、
ＴＯｌはドレイン端、ソース端を接続しその共通接続点
をコンデンサＣｌｌの他端に接続し、ゲート端を入力端
子９に接続されるエンハンスメント型ＭＯＳトランジス
タ、Ｔｌｌはドレイン端（あるいはソース端）をコンデ
ンサＣｌｌの他端に接続し、ソース端（あるいはドレイ
ン端）を入力端子８０に接続し、ゲート端を入力端子１
０に接続するエンハンスメント型ＭＯＳトランジスタ、
Ｔ２ｌはドレイン端を電源陽極端１００に接続され、ゲ
ート端とソース端を接続するデイプレツシヨン型ＭＯＳ
トランジスタ、Ｔ３ｌはドレイン端をＭＯＳトランジス
タＴ２ｌのソース端に接続し、ゲート端をコンデンサＣ
ｌｌの他端に、ソー入瑞を接地するエンハンスメント型
ＭＯＳトランジスタである。増幅段１３１の動作は次の
ようになる。

コンデンサＣｌｌは入力端子３０に入力される比較すべ
き電圧に差がある場合に、その大小関係に応じて電荷の
変化を生ずる。

この電荷の変化を生ずるのは入力端子９，１０に入力さ
れる信号と同期し、入力端子３０に入力される信号の交
流成分により直流的には変化を生じない。ＴＯｌ，Ｔｌ
ｌは増幅段のバイアス電圧をきめる。

ＴＯｌのゲート面積をＳＯｌとし単位面積当りのゲート
ドルイン容量をＣＡとするとＴＯｌのゲート・ドレイン
間容量ＣＴＯｌはとなる。

一方、Ｔｌｌのゲート面積をＳｌｌとすると、ＴＯｌと
同一プロセスでは単位面積当りのゲート・ドレイン容量
は同じ値となるからＴｌｌのゲート・ドレイン間容量Ｃ
Ｔｌｌはとなる。

そこで、ＴＯｌ，Ｔｌｌのゲート面積ＳＯｌ，Ｓｌｌを
等しくするとｌ式、（自）式からＣＴＯｌ，ＣＴｌｌは
となる。

したがつて、入力端子８０に入力されるバイアス電圧が
電源電圧の１／２の場合にはコンデンサＣｌｌの他端の
電位は非常に安定する。

また、動作点を電源電圧の１／２附近に設定する場合で
も従来の回路構成では起こりうる製造上のバラツキが小
さい。また、ＴＯｌのドレイン端、ソース端およびＴｌ
ｌのドレイン端は拡散層で作られるので基板との間に接
合容量ができる。

このときの容量値をＣｌＪとするとＣｌＪはν▲υ
！↓ｖ工υ Ｉν工▲▲υ
ＶＶ！となる。

ここで、ＣＴＯｌＪ，ＣＴｌｌＪはそれぞれＴＯｌ，Ｔ
ｌｌの拡散層と基板間の容量である。よつて、従来構成
のごとくＴｌｌよりも寸法の大きいコンデンサＣ２ｌ，
Ｃ３ｌが無く、しかもＴＯｌの寸法がＴｌｌと同じであ
ることを考慮するととなる。

したがつて、入力端子１０に０Ｈｉｇｈ１レベルの信号
が入力されるとＴｌｌは０ｎＬ，Ｔ１１のドレイン端は
入力端子８０の入力電圧となりＣＴＯｌはＴｌｌのドレ
イン端電圧に充電され、ＣＴｌｌは入力端子１０のレベ
ルに応じて充電される。

つぎに、入力端子９が６Ｈｉｇｈ″レベル、入力端子１
０が１Ｌ０ｗ″レベルとなるとＴｌｌは０ｆｆしＴＯｌ
が０ｎしてＣＴＯｌ，ＣＴｌｌは入力端子９，１０間の
電位差に応じて充電される。ＭＯＳトランジスタＴ２ｌ
，Ｔ３ｌはコンデンサＣｌｌの他端の変化を増幅する。
また、ＭＯＳトランジスタＴ２ｌ，Ｔ３ｌはエンハンス
メント／デイプレツシヨン型のインバータを構成し第３
ａ図に示した伝達特性を有している。また、Ｔ３ｌのゲ
ート面積をＳ３ｌとし、単位面積当りのゲートソース間
容量をＣ１とすると、Ｔ３ｌのゲートソース間容量Ｃ３
ｌＧＳは（９）式と同様となる。

さらに、第３ａ図の直線１に対し、Ｔ２ｌ，Ｔ３ｌの寸
法比Ａに対する利得は第３ｂ図のような形となるので、
第３ｂ図でＴ２ｌ，Ｔ３ｌのチヤネルコンダクタンス比
Ａにおける利得をＧｌｌとすると、Ｃｌｌ，ＴＯｌ，Ｔ
ｌｌ，Ｔ２ｌ，Ｔ３ｌで構成される増幅部の利得ｇ１は
となる。

ここで、Ｃｌｌ′はＣｌｌの容量値を示す。したがつて
、式とσ９式からＧ１とｇ１の間にはの関係が成立し、
増幅段の利得はＡ９）式の方が大きくなる。

第４図の増幅段１３１で構成するチヨツパアンプ型のコ
ンパレータを第５図に示す。

１１０は入力部、１２０はバイアス電圧設定部、１３１
〜１３ｎは増幅段、１４０は出力回路である。

入力部１１０において１はコンパレータの一つの入力端
子で比較すべき一方の電圧の入力端子、２はコンパレー
タのもう一つの入力端子で比較すべきもう一方の電圧の
入力端子をあられす。３はドレイン端を入力端子１に接
続されるエンハンスメント型ＭＯＳトランジスタ、４は
ドレイン端を入力端子２に接続さへソース端をＭＯＳト
ランジスタ３のソース端に接続されるエンハンスメント
型ＭＯＳトランジスタ、５はＭＯＳトランジスタ３のゲ
ート端に接読される入力端子、６はＭＯＳトランジスタ
４のゲート端子に接続される入力端子である。

本構成の動作は次のようになる。

入力端子５に任意の周波数の方形波が印加されるとその
信号が６Ｈｉｇｈ７レベルにあるとき入力端子１に入力
されている電圧（Ｖ１）はＭＯＳトランジスタ３のソー
ス端に伝達される。

エンハンスメント型ＭＯＳトランジスタ３でチヤネルが
十分に開いて入力端子１の電圧Ｖ１を正確にＭＯＳトラ
ンジスタ３のソース端に伝達するためには次式が成立し
なければならない。

ＧＳ−ＶＴＨ＞Ｏ ・・・・・・（支）
ここで、ＶＧＳはＭＯＳトランジスタ３のゲート、ソー
ス間電圧、ＶＴＨはしきい値電圧をあられす。

したがつて、入力電圧Ｖ１を０ＶからＶｌｍａｘまで正
確にＭＯＳトランジスタ３のソース端に伝達するために
はゲート電圧は少なくとも（１ｍａｘ＋ＶＴＨ）以上の
電圧を有していなければならない。

すなわち、入力電圧がＶｌｍａｘでゲート電圧も１ｍａ
ｘのときにはＭＯＳトランジスタ３のソース端に伝達で
きる電圧が（１ｍａｘ−ＶＴＨ）となり１ｍａｘまで伝
達できなくなる。入力端子６には入力端子５に入力され
る信号と同一周波数で逆位相の信号が印加されるように
すると、ＭＯＳトランジスタ４のソース端には入力端子
６が“Ｈｉｇｈ゛レベルにあるとき入力端子２の入力が
あられれる。

ここで、入力端子２の信号が正確にＭＯＳトランジスタ
４のソース端に伝達されるにば入力端子６に印加される
電圧レベルは入力端子５に入力される信号と同じ条件を
満足する。以上のことから、ＭＯＳトランジスタ３，４
の接続端子には入力端子１の入力電圧と入力端子２の入
力電圧が交互に出力される。

ＭＯＳトランジスタ７，８はバイアス電圧設定部１２０
を構成する。

７はドレイン端を電源陽極端に接続され、ゲート端とソ
ース端が接続されるデイプレツシヨン型ＭＯＳトランジ
スタ、８はドレイン端、ゲート端がＭＯＳトランジスタ
７のソース端に接続され、ソース端を接地するエンハン
スメント型ＭＯＳトランジスタである。

本構成の動作は次のようになる。

一般にＭＯＳトランジスタが飽和領域にあるとき、ＭＯ
Ｓトランジスタ７のドレイン電流１は次式であられされ
る。

したがつて、ＭＯＳトランジスタ７のドレイン電流１７
は次式となる。

ｌ）′１ ここで Ｋ７はＭＯＳトランジスタ７の寸法できまる定
数、β０Ｄはデイプレツシヨン型ＭＯＳトランジスタの
チヤネルコンダクタンス定数、ＴＨＤはＭＯＳトランジ
スタのしきい値電圧である。

一方、ＭＯＳトランジスタ８のドレイン電流１８は次式
のようになる。

―▼ ？？冒 ｒ▼？〜 ▼▼ ？ ′
１ｆここで Ｋ８はＭＯＳトランジスタ
８の寸法できまる定数、β０Ｅはエンハンスメント型Ｍ
ＯＳトランジスタのチャネルコンダクタンス定数、ＶＴ
ＨＥはＭＯＳトランジスタ８のしきい値電圧である。

よつく（株），（２４）式からＭＯＳトランジスタ７の
ソース端とＭＯＳトランジスタ８のドレイン端の接続点
８０の電圧をＶａとするとＶａは次式のようになる。

（イ）式の各値はすべて定数であるからａは定数となる
。

ＭＯＳトランジスタＴＯｌ，Ｔｌｌ，Ｔ２ｌ，Ｔ３ｌ、
およびコンデンサＣ２ｌ，Ｃ３ｌは第１段目の増幅段１
３１を構成する。

入力端子９には入力端子５と同位相の周波数信号が印加
され、入力端子１０には入力端子６と同位相の周波数信
号が印加される。

したがつて、入力端子９と１０にはそれぞれ逆位相で同
じ周波数の信号が印加されることになる。Ｃｌｌは一端
をＭＯＳトランジスタ３のソース端とＭＯＳトランジス
タ４のドレイン端の接続端に接続されるコンデンサ、Ｔ
Ｏｌはドレイン端、ソース端を接続しその共通接続点を
コンデンサＣｌｌの他端に接続し、ゲート端を入力端子
９に接続されるエンハンスメント型ＭＯＳトランジスタ
、Ｔｌｌはドレイン端をコンデンサＣｌｌの他端に、ゲ
ート端を入力端子１０に、ソース端をＭＯＳトランジス
タ８のドレイン端に接続されるエンハンスメント型ＭＯ
Ｓトランジスタ、Ｔ２ｌはドレイン端を電源陽極端に接
続され、ゲート端とソース端を接続するデイプレツシヨ
ン型ＭＯＳトランジスタ、Ｔ３ｌはドレイン端をＭＯＳ
トランジスタＴ２ｌのソース端に、ゲート端をコンデン
サＣｌｌの他端に、ソース端を接地するエンハンスメン
ト型ＭＯＳトランジスタである。

以上の構成で得られる増幅部の利得は前述した理由によ
り（自）式で表わされる。

ＭＯＳトランジスタＴＯ２，Ｔｌ２，Ｔ２２，Ｔ３２、
およびコンデンサＣｌ２は第２段目の増幅段を構成する
。

Ｃｌ２は一端をＭＯＳトランジスタＴ３ｌのドレイン端
に接続されるコンデンサ、ＴＯ２はドレイン端、ソース
端を接続しその共通接続点をコンデンサＣｌ２の他端に
接続し、ゲート端を入力端子９に接続されるエンハンス
メント，型ＭＯＳトランジスタ、Ｔｌ２はドレイン端（
あるいはソース端）をコンデンサＣｌ２の他端に接続し
、ソース端（あるいはドレイン端）をＭＯＳトランジス
タ８のドレイン端に接続さベゲート端を入力端子１０に
接続す．るエンハンスメント型ＭＯＳトランジスタ、Ｔ
２２はドレイン端を電源陽極端１００に接続され、ゲー
ト端とソース端を接続するデイプレツシヨン型ＭＯＳト
ランジスタ、Ｔ３２はドレイン端をＭＯＳトランジスタ
Ｔ２２のソース端に接続し、ゲート端をコンデンサＣｌ
２の他端に、ソース端を接地するエンハンスメント型Ｍ
ＯＳトランジスタである。

ＴＯ２，Ｔｌ２，Ｔ２２，Ｔ３２，Ｃｌ２からなる増幅
段の利得Ｇ２はＣｌ２の容量値をＣｌ２′，ＴＯ２，Ｔ
ｌ２のドレイン・ゲート間容量をそれぞれＣＴＯ２，Ｃ
Ｔｌ′２，ＣＴ３２のゲートソース間容量をＣ３２ＧＳ
，ＴＯｌ，Ｔｌ２の拡散層と基板間の容量Ｃ２Ｊ，Ｔ２
２とＴ３２のチヤネルコンダクタンス比をＡ２とし、Ａ
２における利得をＧｌ２とするとＣｌ２，ＴＯ２，Ｔｌ
２，Ｔ２２，Ｔ３２で構成される増幅部の利得Ｇ２はと
なる。

以下、同様にしてｎ段目の増幅段の利得Ｇｎはとなる。

ここで、Ｃｌｎ′，ＣＴＯｎ，ＣＴｌｎ９ＣｎＪ，Ｃ３
ｎＧＳ，ｇｌｎはそれぞれＣｌｎの容量値、ＴＯｎ，Ｔ
ｌｎのドレインゲート間容量、ＴＯｎ，Ｔｌｎの拡散層
と基板間の容量、Ｔ３ｎのゲート・ソース間容量、ＴＯ
ｎ，Ｔｌｎ，Ｔ２ｎ，Ｔ３ｎで構成される増幅部の利得
である。次に出力回路１４０について述べる。１１はド
レイン端を電源陽極端に接続し、ゲート端とソース端を
接続するデイプレツシヨン型ＭＯＳトランジスタ、１２
はドレイン端をＭＯＳトランジスタ１１のソース端に、
ゲート端をｎ段目の増幅段のＭＯＳトランジスタＴ３ｎ
のドレイン端に、ソース端を接地するエンハンスメント
型ＭＯＳトランジスタ、１３はドレイン端をＭＯＳトラ
ンジスタ１１のソース端に、ゲート端を入力端子１０に
、ソース端を接地するエンハンスメント型ＭＯＳトラン
ジスタ、１４は本発明になるコンパレータの出力端子で
ある。

本構成の動作は次のようになる。

入力端子１０が゛Ｈｉｇｈ″レベルにあるときＭＯＳト
ランジスタ１３は００ｎ゛し出力端子１４の出力信号は
６Ｌ０ｗ″レベルとなる。

入力端子１０が゛ＬＯｗｌレベルにあるとき、ＭＯＳト
ランジスタＴ３ｎのドレイン端が゛Ｈｉｇｈ”レベルに
あるとき、すなわち、入力端子１，２の差電圧をｎ段の
増幅段で増幅してもＭＯＳトランジスタ１２を３０ｎ″
させるレベル（ＭＯＳトランジスタ１２のしきい値電圧
）に達しないときには、出力端子１４の出力信号は゛田
Ｇｈｌレベルとなる。

また、入力端子１０が６Ｌ０ｗ″レベルで、ＭＯＳトラ
ンジスタＴ３ｎのドレイン端が６Ｌ０ｗ１レベルにある
とき、すなわち、入力端子１，２の差電圧をｎ段増幅す
るとＭＯＳトランジスタ１２を６０ｎ１させるとき、出
力端子１４の出力信号は６Ｌ０ｗ１レベルとなる。以上
の実施例で述べた構成のｎチヤネルシリコンゲート製造
プロセスでしかもエンハンスメント／デイプレツシヨン
型のコンパレータでは次の効果が得られる。（１）従来
の増幅段構成に比べ利得を大きくとることができる。

（２）各増幅段のバイアス点が製造プロセスのバラツキ
を受けにくい。

つまりりセツト用ＭＯＳトランジスタと補償用ＭＯＳト
ランジスタによりバイアスが決まるため、これらのトラ
ンジスタは同じ傾向のバラツキを示し、バイアス点の安
定性が良い。（３）従来構成に比ベバイアス点（拡散層
）と基板間の容量が小さいため周波数特性が向上し高速
化がはかれる。

本発明のコンパレータはすべてＭＯＳで構成できる方式
なので、Ａ／Ｄ変換器を内蔵したマイクロコンピユータ
を製造する場合に用いることができる。

本発明によればＭＯＳ技術でアナログ演算素子である高
速コンパレータが実現でき、Ａ／Ｄ変換器のＬＳ化に貢
献できる。

【図面の簡単な説明】

第１図は従来のｎ−チヤネル、ＳｉゲートＥ／ＤＭＯＳ
構造からなるコンパレータを示す図、第２図は従来のコ
ンパレータの増幅段の構成を示す図、第３図ａはインバ
ータ構成での負荷ＭＯＳトランジスタと駆動ＭＯＳトラ
ンジスタのチヤネルコンダクタンス比に対する伝達特性
、第３図ｂはインバータ構成での負荷ＭＯＳトランジス
タと駆動ＭＯＳトランジスタのチヤネルコンダクタンス
比に対する利得を示す図、第４図は本発明になる増幅段
の構成を示す図、第５図は第４図の増幅段構成を用いた
本発明になるコンパレータを示す図である。 Ｃ２ｌ，Ｃ２２〜Ｃ２ｎ・・・・・・補償用コンデンサ
、ＴＯｌ，ＴＯ２〜ＴＯｎ・・・・・・補償用ＭＯＳト
ランジスタ。

Claims (1)

【特許請求の範囲】
1. １ 少なくとも２入力アナログ信号を制御信号により交
   互に切り換えＴ入力することにより上記入力アナログ信
   号の差に基づく交流信号を発生する入力回路と、上記交
   流信号を増幅するためのＭＯＳトランジスタからなる増
   幅器と、上記増幅器のＭＯＳトランジスタのゲートへ上
   記入力回路で発生した交流信号を入力する結合用コンデ
   ンサと、所定の周波数の制御パルスをそのゲートへ印加
   することによりバイアス電圧を上記増幅器のＭＯＳトラ
   ンジスタのゲートへ繰返し印加するバイアス設定用ＭＯ
   Ｓトランジスタとから構成されるコンパレータにおいて
   、上記増幅器のＭＯＳトランジスタのゲートにさらに、
   ソース端またはドレイン端の少なくとも一方を接続した
   補償用ＭＯＳトランジスタを設け、上記補償用ＭＯＳト
   ランジスタのゲートに上記制御パルスと逆相の制御パル
   スを入力することにより上記バイアス設定用ＭＯＳトラ
   ンジスタに対し逆位相で上記補償用ＭＯＳトランジスタ
   を動作させるようにしたことを特徴とするコンパレータ
   。