JPS60105307A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPS60105307A JPS60105307A JP20165284A JP20165284A JPS60105307A JP S60105307 A JPS60105307 A JP S60105307A JP 20165284 A JP20165284 A JP 20165284A JP 20165284 A JP20165284 A JP 20165284A JP S60105307 A JPS60105307 A JP S60105307A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- drain
- input
- circuit
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、フィルド・イフエクト・トランジスタ（以下
Ｆ ｈｉ Ｔと略す）などを用いた増幅回路に関するも
のである。
Ｆ ｈｉ Ｔと略す）などを用いた増幅回路に関するも
のである。
Ｉ” ｎ Ｔを用いて演算増幅器などのための広帯域高
増幅度を実現できる回路として第１図に示すカスコード
増幅回路が知られている。ところが、従来のカスコード
増幅回路では、スイッテド・キャパシタ回路用などの容
量結合入力の場合には、ゲート・ドレイ／間容量による
帰還のため大きな増幅度が得られない。第１図を参照し
てこの事情を説明する。
増幅度を実現できる回路として第１図に示すカスコード
増幅回路が知られている。ところが、従来のカスコード
増幅回路では、スイッテド・キャパシタ回路用などの容
量結合入力の場合には、ゲート・ドレイ／間容量による
帰還のため大きな増幅度が得られない。第１図を参照し
てこの事情を説明する。
第１図において、入力信号１（ＶＩ）は、結合容量２（
ＣＩ）を通して久カＦ Ｅ Ｔ ３のゲートに接続され
ている０ＦＥＴ３のソースは接地され。
ＣＩ）を通して久カＦ Ｅ Ｔ ３のゲートに接続され
ている０ＦＥＴ３のソースは接地され。
ドレインは交流的にゲートが接地されたＦ ＥＴ ４の
ソースに接続されている。Ｆ Ｅ Ｔ ４のゲートはバ
イアス電源５に接続され、ドレインは定電流源６に接続
されるとと４ ＋５出カ端子７となる。定電流源６ｉ、
ＦＥＴ３．４と逆極性のにＥＴのカスコード接続などに
よって構成できる。また、出力端子７には寄生容量と負
荷容量からなる容量８（ＣＬ）が付く。
ソースに接続されている。Ｆ Ｅ Ｔ ４のゲートはバ
イアス電源５に接続され、ドレインは定電流源６に接続
されるとと４ ＋５出カ端子７となる。定電流源６ｉ、
ＦＥＴ３．４と逆極性のにＥＴのカスコード接続などに
よって構成できる。また、出力端子７には寄生容量と負
荷容量からなる容量８（ＣＬ）が付く。
第１図において、出力端子７の交流出力電圧をＶＯとす
ると、低周波における利得ＶＯ／Ｖ■は、Ｐ’ＢＴ３．
４の相互コンダクタンスをｇ ｍ ｈ出カ抵抗を特徴と
する特許 となるはずである。ところが実際には、ＦＥＴ３のゲー
ト・ドレイン間の寄生容量９（ＣＧｎ）が存在するので
、 Ｉ のように小さくなってしまう。
ると、低周波における利得ＶＯ／Ｖ■は、Ｐ’ＢＴ３．
４の相互コンダクタンスをｇ ｍ ｈ出カ抵抗を特徴と
する特許 となるはずである。ところが実際には、ＦＥＴ３のゲー
ト・ドレイン間の寄生容量９（ＣＧｎ）が存在するので
、 Ｉ のように小さくなってしまう。
なお、高周波においては、容量８によって負荷インピー
ダンスが下るため、ＦＥＴ４のソースを見込んだインピ
ーダンスが下シ、寄生容量９は利得に影響しなくなる。
ダンスが下るため、ＦＥＴ４のソースを見込んだインピ
ーダンスが下シ、寄生容量９は利得に影響しなくなる。
上述の低周波利得の低下は、全体回路の動作精度を落す
という悪影響をもたらす。
という悪影響をもたらす。
したがって本発明の目的は、容量結合をしても低周波利
得が低下しない増幅回路を提供することにある。
得が低下しない増幅回路を提供することにある。
本発明では、入力Ｂ’ ＥＴのゲートに容量を介して、
入力Ｆ Ｅ Ｔのドレインと逆相の交流電圧を接続する
ことによシ上記目的を達している。
入力Ｆ Ｅ Ｔのドレインと逆相の交流電圧を接続する
ことによシ上記目的を達している。
以下本発明を実施例により説明する。第２図は、本発明
による増幅器の一実施例の回路図である。
による増幅器の一実施例の回路図である。
第２図において、第１図と同じ番号の部分は、第１図と
同じ動作をし、中和容−＠ ｔ ｏ （ＣＮ ）が入力
Ｆ Ｅ Ｔ ３のゲートと反転回路１１の出力に接続さ
れている。また、入力Ｆ ＨＴ ３のドレインは反転回
路１１の入力に接続されている。
同じ動作をし、中和容−＠ ｔ ｏ （ＣＮ ）が入力
Ｆ Ｅ Ｔ ３のゲートと反転回路１１の出力に接続さ
れている。また、入力Ｆ ＨＴ ３のドレインは反転回
路１１の入力に接続されている。
反転回路１１１１．入力をソースが接地されたＦＥＴ
１２のゲ−）とし、出力を電源１３ （ＶＤＤ）に接続
された抵抗１４を負荷とするｂ’ｇ’ｒｔｚののドレイ
ンとすることによ多構成できる。Ｂ’ Ｅ Ｔ１２の相
互コンダクタンスと抵抗１４の積が反転回路１１の利得
となる。
１２のゲ−）とし、出力を電源１３ （ＶＤＤ）に接続
された抵抗１４を負荷とするｂ’ｇ’ｒｔｚののドレイ
ンとすることによ多構成できる。Ｂ’ Ｅ Ｔ１２の相
互コンダクタンスと抵抗１４の積が反転回路１１の利得
となる。
第２図において１反転回路１１の利得をＫとして、
ＣＧＤ〉ＫＣＮ ０１．１１１０８．（３）となるよう
に、反転回路１１の利得と中和容量１０を選べば、ゲー
ト・ドレイン寄生容量９ （Ｃｏ５）を通して結合容量
２に流入する電流が打消され、低周波での利得低下がな
くなる。
に、反転回路１１の利得と中和容量１０を選べば、ゲー
ト・ドレイン寄生容量９ （Ｃｏ５）を通して結合容量
２に流入する電流が打消され、低周波での利得低下がな
くなる。
第３図は１本発明による増幅回路の他の実施例の回路で
差動形のカスコード増幅回路に実施した例である。第３
図において、入力信号ＩＬとＩＲ（その差ＶＩが差動入
力信号）は、それぞれ、結合容量２Ｌと２Ｒを介してソ
ースを共通の電流源１５に接続され九Ｂ’ Ｅ Ｔ ３
Ｌと３Ｒのゲートに接続されている。）” ＨＴ ３
Ｌと３８は、それぞれ。
差動形のカスコード増幅回路に実施した例である。第３
図において、入力信号ＩＬとＩＲ（その差ＶＩが差動入
力信号）は、それぞれ、結合容量２Ｌと２Ｒを介してソ
ースを共通の電流源１５に接続され九Ｂ’ Ｅ Ｔ ３
Ｌと３Ｒのゲートに接続されている。）” ＨＴ ３
Ｌと３８は、それぞれ。
ゲート・ドレイン間寄生容量９Ｌと９Ｒ（ＣＯＤ）を持
ち、それらのドレインは、それぞれ、ゲートをバイアス
電源５Ｍに接続した）’ Ｅ Ｔ ４ Ｌと４凡のソー
スに接続されている。Ｆ Ｅ Ｔ ４ Ｌと４Ｒのドレ
インは、それぞれ、電流源１５の半分の大きさの電流源
６Ｌと６Ｂに接続され、出力端子７Ｌと７Ｒとなシ、そ
の差電圧Ｖｏが差動出力電圧となる。出力端子７Ｌと７
Ｒには、それぞれ、寄生及び負荷容量８Ｌと８Ｒが付く
。なお、電流源１５は、ＦＥＴ３Ｌ、３Ｒと同じ極性の
Ｂ’ ＥＴで構成することができる。
ち、それらのドレインは、それぞれ、ゲートをバイアス
電源５Ｍに接続した）’ Ｅ Ｔ ４ Ｌと４凡のソー
スに接続されている。Ｆ Ｅ Ｔ ４ Ｌと４Ｒのドレ
インは、それぞれ、電流源１５の半分の大きさの電流源
６Ｌと６Ｂに接続され、出力端子７Ｌと７Ｒとなシ、そ
の差電圧Ｖｏが差動出力電圧となる。出力端子７Ｌと７
Ｒには、それぞれ、寄生及び負荷容量８Ｌと８Ｒが付く
。なお、電流源１５は、ＦＥＴ３Ｌ、３Ｒと同じ極性の
Ｂ’ ＥＴで構成することができる。
第３図において、Ｆ１３Ｔ３Ｌと３Ｒのドレインには、
相互に反転した交流電圧が発生する。したがって、ＦＥ
Ｔ３ＬのゲートとＩ” Ｂ Ｔ ３ Ｒのドレインを１
’ １３ Ｔ ３ Ｌのゲート・ドレイン間寄生容量９
Ｌとほぼ等しい中和容量１０Ｌで接続し。
相互に反転した交流電圧が発生する。したがって、ＦＥ
Ｔ３ＬのゲートとＩ” Ｂ Ｔ ３ Ｒのドレインを１
’ １３ Ｔ ３ Ｌのゲート・ドレイン間寄生容量９
Ｌとほぼ等しい中和容量１０Ｌで接続し。
Ｆ ）： Ｔ ３ ＲのゲートとＦｌｉＴ３Ｌのドレイ
ンを１” Ｅ Ｔ ３ Ｒのゲート・ドレイン間寄生容
量９Ｒにほぼ等しい中和容量１０Ｒで接続すれば、ゲー
ト・ドレイン間寄生容量を打消して低周波利得の低下を
防ぐことができる。
ンを１” Ｅ Ｔ ３ Ｒのゲート・ドレイン間寄生容
量９Ｒにほぼ等しい中和容量１０Ｒで接続すれば、ゲー
ト・ドレイン間寄生容量を打消して低周波利得の低下を
防ぐことができる。
第３図の回路を不平衡形の増幅回路として用いる場合、
たとえば、一方の入力Ｆ Ｉ Ｔのゲートを交流的に接
地する場合にはそのゲートの中和容量を省略することが
できる。また、出力端子のうちの一方だけを貧荷に接続
する場合には、他方の出力端子に模擬の容量を付け、容
量のバランスをとって中和容量による打消しが正確に行
なわれるように配慮する必要がある。
たとえば、一方の入力Ｆ Ｉ Ｔのゲートを交流的に接
地する場合にはそのゲートの中和容量を省略することが
できる。また、出力端子のうちの一方だけを貧荷に接続
する場合には、他方の出力端子に模擬の容量を付け、容
量のバランスをとって中和容量による打消しが正確に行
なわれるように配慮する必要がある。
本発明は、個別の素子（たとえば接合Ｐ Ｗ Ｔ ）を
用いた増幅回路に適用することもできるが、ＭＯ８（Ｍ
ｅｔａｌ ０ｘｉｄｅ ８ｅｍｉｃｏｎｄｕｃｔｏｒ）
集積回路に適用すると効果が大きい。第４図は、本発明
における中和容量として好適なＭＯ８集積回路の容量の
構成例を示すものである。第４図において、４１は、半
導体の基板またはＷｅｌｌである。
用いた増幅回路に適用することもできるが、ＭＯ８（Ｍ
ｅｔａｌ ０ｘｉｄｅ ８ｅｍｉｃｏｎｄｕｃｔｏｒ）
集積回路に適用すると効果が大きい。第４図は、本発明
における中和容量として好適なＭＯ８集積回路の容量の
構成例を示すものである。第４図において、４１は、半
導体の基板またはＷｅｌｌである。
４２は、絶縁物で、右側がゲート絶縁膜と同じ薄さにな
っている。４３は、ゲート用電極で、ソース・ドレイン
拡散層４４のためのマスクを兼ねている。４５は、ソー
ス・ドレイ／拡散層に接続する電極である。ゲート用電
極４３は、基板またはＷｅｌ１４１との容量を小さくす
るために、拡散の条件が許すかぎシ、厚い絶縁物の上に
おく方が望ましい。この構成によれば、ゲート用電極４
３とソース・ドレイン用拡散層４４の間の容量は、ゲー
ト・ドレイン寄生間容量と同じになり、ゲート用電極４
３とソース・ドレイン拡散層接続電極４５を端子とすれ
ば、ゲート・ドレイン間寄生容量と等しい中和容量を作
ることができる。なお、ソース・ドレイン拡散層４４に
は、入力Ｆ ＥＴのドレインまたはゲート接地のＦＥＴ
のソースを用いることができ、この場合には、接続用電
極４５を用いなくて済６゜ 以上の説明は、カスコード形増幅回路を例にとって行な
ってきたけれども、カスコード形でなくても、入力ｐ゛
ｗＴ３，３Ｌ、４Ｌに直接電流源６゜６Ｌ、６Ｒが接続
され、ゲート接地ＦＥＴ４，４Ｌ 、 ４刊が無い通常
の増幅回路においても本発明の中和容量１０．ＩＯＬ、
ＩＯＲにより低周波利得を増すことができることはこれ
までの説明から明らかである。
っている。４３は、ゲート用電極で、ソース・ドレイン
拡散層４４のためのマスクを兼ねている。４５は、ソー
ス・ドレイ／拡散層に接続する電極である。ゲート用電
極４３は、基板またはＷｅｌ１４１との容量を小さくす
るために、拡散の条件が許すかぎシ、厚い絶縁物の上に
おく方が望ましい。この構成によれば、ゲート用電極４
３とソース・ドレイン用拡散層４４の間の容量は、ゲー
ト・ドレイン寄生間容量と同じになり、ゲート用電極４
３とソース・ドレイン拡散層接続電極４５を端子とすれ
ば、ゲート・ドレイン間寄生容量と等しい中和容量を作
ることができる。なお、ソース・ドレイン拡散層４４に
は、入力Ｆ ＥＴのドレインまたはゲート接地のＦＥＴ
のソースを用いることができ、この場合には、接続用電
極４５を用いなくて済６゜ 以上の説明は、カスコード形増幅回路を例にとって行な
ってきたけれども、カスコード形でなくても、入力ｐ゛
ｗＴ３，３Ｌ、４Ｌに直接電流源６゜６Ｌ、６Ｒが接続
され、ゲート接地ＦＥＴ４，４Ｌ 、 ４刊が無い通常
の増幅回路においても本発明の中和容量１０．ＩＯＬ、
ＩＯＲにより低周波利得を増すことができることはこれ
までの説明から明らかである。
また、これまでの説明はＦＥＴを用いることを前提とし
てきたが、入力電流が小さいノくイポーラ・トランジス
タを用いても、ゲートをペースに。
てきたが、入力電流が小さいノくイポーラ・トランジス
タを用いても、ゲートをペースに。
ソースをエミッタに、ドレインをコレクタに、ゲート・
ドレイン間寄生容量をコレクタ・ベース間寄生容量に対
応させれば１本発明を適用できることは明らかである。
ドレイン間寄生容量をコレクタ・ベース間寄生容量に対
応させれば１本発明を適用できることは明らかである。
以上詳しく述べたように、本発明は、容量結合された増
幅回路の低周波利得を増大させる効果力５あり、実施し
て多大の利益があるものである。
幅回路の低周波利得を増大させる効果力５あり、実施し
て多大の利益があるものである。
第１図は、従来のカスコード形増幅回路の構成を示す図
面、第２図および第３図は、本発明による増幅回路の一
実施例の回路図面、第４図は、本発明の増幅回路に使用
される中和容量に好適な容量の構成を示す図面である０ １ 、ＩＬ、ＩＲ・・・入力信号、２．２Ｌ、２Ｒ・・
・結合コンデンサ、３．３Ｌ、３Ｒ，１２・・・入力Ｂ
’ｈＴ、４．４Ｌ、４Ｒ・・・ゲート接地’ｌ’ｈｉＴ
。 ５．５Ｍ・・・バイアス電源、６．６Ｉ４，６Ｒ，１５
・・・定電流源、？、７Ｌ、７Ｒ・・・出力端子、８゜
８Ｌ、８ＦＬ・・・負荷及び寄生容量、９．９Ｌ、９Ｒ
・・・ゲート・ドレイン間寄生容量、１０．ＩＯＬ。 ｚＯＲ・・・中和容量、ｉｉ・・・反転回路、１３・・
・電源、１４・・・負荷抵抗０
面、第２図および第３図は、本発明による増幅回路の一
実施例の回路図面、第４図は、本発明の増幅回路に使用
される中和容量に好適な容量の構成を示す図面である０ １ 、ＩＬ、ＩＲ・・・入力信号、２．２Ｌ、２Ｒ・・
・結合コンデンサ、３．３Ｌ、３Ｒ，１２・・・入力Ｂ
’ｈＴ、４．４Ｌ、４Ｒ・・・ゲート接地’ｌ’ｈｉＴ
。 ５．５Ｍ・・・バイアス電源、６．６Ｉ４，６Ｒ，１５
・・・定電流源、？、７Ｌ、７Ｒ・・・出力端子、８゜
８Ｌ、８ＦＬ・・・負荷及び寄生容量、９．９Ｌ、９Ｒ
・・・ゲート・ドレイン間寄生容量、１０．ＩＯＬ。 ｚＯＲ・・・中和容量、ｉｉ・・・反転回路、１３・・
・電源、１４・・・負荷抵抗０
Claims (1)
- １、 ゲートあるいはベースに結合容量を介して入力信
号が接続された入力トランジスタと、前記入力トランジ
スタのドレインあるいはコレクタの交流電圧を反転した
電圧を発生させる回路を備え、前記入力トランジスタの
ゲートあるいはペースに中和容量を介して前記反転した
電圧を接続したことを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20165284A JPS60105307A (ja) | 1984-09-28 | 1984-09-28 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20165284A JPS60105307A (ja) | 1984-09-28 | 1984-09-28 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60105307A true JPS60105307A (ja) | 1985-06-10 |
Family
ID=16444639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20165284A Pending JPS60105307A (ja) | 1984-09-28 | 1984-09-28 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105307A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185206A (ja) * | 1986-10-14 | 1988-07-30 | テクトロニックス・インコーポレイテッド | 寄生インピーダンス中和回路 |
| WO2001048913A1 (fr) * | 1999-12-27 | 2001-07-05 | Niitani, Fumiko | Circuit d'amplification a large bande et circuit discriminateur de signaux l'utilisant |
| JP2017163197A (ja) * | 2016-03-07 | 2017-09-14 | パナソニック株式会社 | 電力増幅回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4419379Y1 (ja) * | 1967-05-08 | 1969-08-20 |
-
1984
- 1984-09-28 JP JP20165284A patent/JPS60105307A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4419379Y1 (ja) * | 1967-05-08 | 1969-08-20 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185206A (ja) * | 1986-10-14 | 1988-07-30 | テクトロニックス・インコーポレイテッド | 寄生インピーダンス中和回路 |
| JPH0320924B2 (ja) * | 1986-10-14 | 1991-03-20 | Tektronix Inc | |
| WO2001048913A1 (fr) * | 1999-12-27 | 2001-07-05 | Niitani, Fumiko | Circuit d'amplification a large bande et circuit discriminateur de signaux l'utilisant |
| JP2017163197A (ja) * | 2016-03-07 | 2017-09-14 | パナソニック株式会社 | 電力増幅回路 |
| CN107171648A (zh) * | 2016-03-07 | 2017-09-15 | 松下电器产业株式会社 | 功率放大电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0616571B2 (ja) | 電流増幅装置 | |
| JPH033402B2 (ja) | ||
| JPH01106607A (ja) | 増幅回路配置 | |
| JPH0738544B2 (ja) | 演算増幅器の制御回路 | |
| JPS6119134B2 (ja) | ||
| JPS60105307A (ja) | 増幅回路 | |
| JP3145650B2 (ja) | オペアンプ位相補償回路およびそれを用いたオペアンプ | |
| JPH05283952A (ja) | 差動演算増幅器 | |
| JPH0612856B2 (ja) | 増幅回路 | |
| JPH0441613Y2 (ja) | ||
| KR970077970A (ko) | 차동 증폭기 | |
| JPH0793543B2 (ja) | 電圧リピ−タ回路 | |
| JPS61134124U (ja) | ||
| JPS6066510A (ja) | 可変増幅回路 | |
| JP2590685B2 (ja) | 差動増幅器 | |
| JP2505390B2 (ja) | 差動増幅回路 | |
| JPS62253204A (ja) | 低入力電流差動増幅器を含むｉｃチツプ | |
| JPS61131606A (ja) | 差動増幅回路 | |
| JP2718378B2 (ja) | 半導体増幅回路 | |
| JPS60174518A (ja) | Ｃｍｏｓアナログスイツチ | |
| JP2571102Y2 (ja) | 半導体集積回路 | |
| JPH0831753B2 (ja) | 差動増幅器 | |
| SU1179519A1 (ru) | Повторитель напряжения | |
| JPS635290Y2 (ja) | ||
| JPH0374534B2 (ja) |