JP3145650B2 - オペアンプ位相補償回路およびそれを用いたオペアンプ - Google Patents
オペアンプ位相補償回路およびそれを用いたオペアンプInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、MOS容量を用いた
オペアンプ位相補償回路、および位相補償回路を有する
オペアンプに関する。
オペアンプ位相補償回路、および位相補償回路を有する
オペアンプに関する。
【０００２】
【従来の技術】従来、オペアンプの位相を補償するため
に、位相補償回路技術が報告されている。たとえば、文
献１ P. E. Allen and D.R. Holberg, "CMOS Analog Circuit
Design," Saunders College Publishing, pp. 382, 19
87 にオペアンプ位相補償回路が記載されている。
に、位相補償回路技術が報告されている。たとえば、文
献１ P. E. Allen and D.R. Holberg, "CMOS Analog Circuit
Design," Saunders College Publishing, pp. 382, 19
87 にオペアンプ位相補償回路が記載されている。
【０００３】従来の回路構成の例を図13に示す。Ｐ型MO
Sトランジスタ１、２に加えられる入力電圧VinpとVinn
の差に相当する電圧をDVinとする。またＰ型MOSトラン
ジスタ１、２のトランスコンダクタンスをgm1とする
と、P型MOSトランジスタ１のドレイン端子とＮ型MOSト
ランジスタ８のドレイン端子における小信号電流はgm1
・DVinで表される。この小信号電流はP型MOSトランジス
タ１のドレインコンダクタンスgd1とＮ型MOSトランジス
タ８のドレインコンダクタンスgd8を通して小信号電圧
に変化する。その小信号電圧は、gm1・DVin/(gd1+gd8)
で表される。この小信号電圧はＮ型MOSトランジスタ９
によって、小信号電流に変化する。N型MOSトランジスタ
9のトランスコンダクタンスをgm9とすると、この小信号
電流はgm1・gm9・DVin/(gd1+gd8)で表される。そして、
この小信号電流はP型MOSトランジスタ5のドレインコン
ダクタンスgd5とＮ型MOSトランジスタ9のドレインコン
ダクタンスgd9を通して小信号電圧gm1・gm9・DVin/｛(g
d1+gd8)・(gd5+gd9)｝に変化する。gm1・gm9/｛(gd1+gd
8)・(gd5+gd9)｝は１よりはるかに大きいので、このよ
うにして入力電圧はオペアンプによって増幅される。し
かしながら、通常オペアンプが応用される回路におい
て、オペアンプには負帰還がかけられる。もしも出力電
圧Voutの位相が入力電圧Vinpの位相に対して180度回転
したときにオペアンプの増幅度が1以上あるときは、オ
ペアンプの出力から入力に正の帰還がかかることにな
り、オペアンプは発振してしまう。
Sトランジスタ１、２に加えられる入力電圧VinpとVinn
の差に相当する電圧をDVinとする。またＰ型MOSトラン
ジスタ１、２のトランスコンダクタンスをgm1とする
と、P型MOSトランジスタ１のドレイン端子とＮ型MOSト
ランジスタ８のドレイン端子における小信号電流はgm1
・DVinで表される。この小信号電流はP型MOSトランジス
タ１のドレインコンダクタンスgd1とＮ型MOSトランジス
タ８のドレインコンダクタンスgd8を通して小信号電圧
に変化する。その小信号電圧は、gm1・DVin/(gd1+gd8)
で表される。この小信号電圧はＮ型MOSトランジスタ９
によって、小信号電流に変化する。N型MOSトランジスタ
9のトランスコンダクタンスをgm9とすると、この小信号
電流はgm1・gm9・DVin/(gd1+gd8)で表される。そして、
この小信号電流はP型MOSトランジスタ5のドレインコン
ダクタンスgd5とＮ型MOSトランジスタ9のドレインコン
ダクタンスgd9を通して小信号電圧gm1・gm9・DVin/｛(g
d1+gd8)・(gd5+gd9)｝に変化する。gm1・gm9/｛(gd1+gd
8)・(gd5+gd9)｝は１よりはるかに大きいので、このよ
うにして入力電圧はオペアンプによって増幅される。し
かしながら、通常オペアンプが応用される回路におい
て、オペアンプには負帰還がかけられる。もしも出力電
圧Voutの位相が入力電圧Vinpの位相に対して180度回転
したときにオペアンプの増幅度が1以上あるときは、オ
ペアンプの出力から入力に正の帰還がかかることにな
り、オペアンプは発振してしまう。
【０００４】オペアンプが発振せず、安定して動作する
ようにバッファアンプ11と容量12が挿入されている。容
量12の役割は第１の極点を低い周波数側に移動させ、第
2の極点を高い周波数側に移動させることにより、オペ
アンプの増幅度が1のときの位相の回転が180度以下にな
るようにすることである。バッファアンプ11の役割は、
Ｎ型MOSトランジスタ９のドレイン端子からゲート端子
に信号を通し、Ｎ型MOSトランジスタ９のゲート端子か
らドレイン端子への信号を通さないことである。これに
より、容量12を挿入したことで発生する零点を右半平面
から左半平面に移動することができる。このようにバッ
ファアンプを補償容量とオペアンプの出力端子の間に挿
入することで、補償容量によって生じる零点を右半平面
から左半平面に移動することができるので、オペアンプ
の発振に対する安定性を向上することができる。
ようにバッファアンプ11と容量12が挿入されている。容
量12の役割は第１の極点を低い周波数側に移動させ、第
2の極点を高い周波数側に移動させることにより、オペ
アンプの増幅度が1のときの位相の回転が180度以下にな
るようにすることである。バッファアンプ11の役割は、
Ｎ型MOSトランジスタ９のドレイン端子からゲート端子
に信号を通し、Ｎ型MOSトランジスタ９のゲート端子か
らドレイン端子への信号を通さないことである。これに
より、容量12を挿入したことで発生する零点を右半平面
から左半平面に移動することができる。このようにバッ
ファアンプを補償容量とオペアンプの出力端子の間に挿
入することで、補償容量によって生じる零点を右半平面
から左半平面に移動することができるので、オペアンプ
の発振に対する安定性を向上することができる。
【０００５】
【発明が解決しようとする課題】しかし従来のオペアン
プ位相補償回路では、容量に電圧依存性があるときは、
バッファアンプ１１を通してＮ型MOSトランジスタ９の
ゲート端子に伝えられる信号に歪みを生じる。その歪み
を含んだ信号はＮ型MOSトランジスタ９を通してオペア
ンプの出力に伝えられる。その結果オペアンプの出力に
歪みを生じてしまうため、従来のオペアンプ位相補償回
路では、ポリ2層容量に代表されるような電圧依存性の
小さい容量を必要としていた。そのため、基本的なデジ
タルCMOSプロセスにマスクと工程を追加したアナログCM
OSプロセスを必要とするという欠点を有していた。
プ位相補償回路では、容量に電圧依存性があるときは、
バッファアンプ１１を通してＮ型MOSトランジスタ９の
ゲート端子に伝えられる信号に歪みを生じる。その歪み
を含んだ信号はＮ型MOSトランジスタ９を通してオペア
ンプの出力に伝えられる。その結果オペアンプの出力に
歪みを生じてしまうため、従来のオペアンプ位相補償回
路では、ポリ2層容量に代表されるような電圧依存性の
小さい容量を必要としていた。そのため、基本的なデジ
タルCMOSプロセスにマスクと工程を追加したアナログCM
OSプロセスを必要とするという欠点を有していた。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、ｎ+拡散領域をｎ-ウエルの内部に設け
たMOS容量に常にバイアス電圧を与えて、このMOS容量が
電圧依存性の小さい蓄積領域で動作する構成とした。上
記のように構成された位相補償回路は、基本的なデジタ
ルCMOSプロセスでも実現することができるため、従来の
方法に比べてコストを下げることができ、プロセスに要
する期間も短縮することができる。
に、この発明は、ｎ+拡散領域をｎ-ウエルの内部に設け
たMOS容量に常にバイアス電圧を与えて、このMOS容量が
電圧依存性の小さい蓄積領域で動作する構成とした。上
記のように構成された位相補償回路は、基本的なデジタ
ルCMOSプロセスでも実現することができるため、従来の
方法に比べてコストを下げることができ、プロセスに要
する期間も短縮することができる。
【０００７】
【発明の実施の形態】以下に、この発明の実施の形態を
図面に基づいて説明する。図1は、この発明による位相
補償回路を用いたオペアンプの構成図の一例である。入
力段は駆動用のＰ型MOSトランジスタ1、2、電流源用の
Ｐ型MOSトランジスタ3、および負荷用のN型MOSトランジ
スタ7、8から構成される。Ｐ型MOSトランジスタ3のゲー
ト電極にはバイアス電圧１３が与えられている。一方、
出力段は電流源用のＰ型MOSトランジスタ5と駆動用のN
型MOSトランジスタ9から構成される。そして、Ｐ型MOS
トランジスタ4、6から構成されるバッファアンプとMOS
容量１０によって、位相補償が行われる。
図面に基づいて説明する。図1は、この発明による位相
補償回路を用いたオペアンプの構成図の一例である。入
力段は駆動用のＰ型MOSトランジスタ1、2、電流源用の
Ｐ型MOSトランジスタ3、および負荷用のN型MOSトランジ
スタ7、8から構成される。Ｐ型MOSトランジスタ3のゲー
ト電極にはバイアス電圧１３が与えられている。一方、
出力段は電流源用のＰ型MOSトランジスタ5と駆動用のN
型MOSトランジスタ9から構成される。そして、Ｐ型MOS
トランジスタ4、6から構成されるバッファアンプとMOS
容量１０によって、位相補償が行われる。
【０００８】図2にこの位相補償回路に用いられるMOS容
量の断面構造を示す。ｎ+拡散領域がｎ-ウエルの内部に
設けられており底面電極を形成する。負の電源電圧ＶＳ
Ｓに接続されたＰ型基板と、このｎ+拡散領域は電気的
に分離されている。上面電極は通常MOSトランジスタの
ゲート電極に用いるのと同じゲート電極から形成でき
る。したがってこのMOS容量は基本的なデジタルＣMOSプ
ロセスを変更、追加することなく作成できる。
量の断面構造を示す。ｎ+拡散領域がｎ-ウエルの内部に
設けられており底面電極を形成する。負の電源電圧ＶＳ
Ｓに接続されたＰ型基板と、このｎ+拡散領域は電気的
に分離されている。上面電極は通常MOSトランジスタの
ゲート電極に用いるのと同じゲート電極から形成でき
る。したがってこのMOS容量は基本的なデジタルＣMOSプ
ロセスを変更、追加することなく作成できる。
【０００９】図3にｎ+拡散領域がｎ-ウエルの内部に設
けられたMOS容量の電圧依存性を示す。この図からわか
るようにこのMOS容量はポリ2層容量に比べて電圧依存性
が非常に大きい。しかしながら、正の電圧に対してはシ
リコン基板の表面に電子が引きつけられて、MOS容量が
蓄積領域で動作するため、容量の電圧依存性は非常に小
さい。
けられたMOS容量の電圧依存性を示す。この図からわか
るようにこのMOS容量はポリ2層容量に比べて電圧依存性
が非常に大きい。しかしながら、正の電圧に対してはシ
リコン基板の表面に電子が引きつけられて、MOS容量が
蓄積領域で動作するため、容量の電圧依存性は非常に小
さい。
【００１０】図1において２つのＰ型MOSトランジスタト
ランジスタ4、6を用いて構成されたバッファアンプはオ
ペアンプの出力電圧を正の方向にレベルシフトした信号
をMOS容量の上面電極に与える働きを兼ねるため、MOS容
量は常に正の電圧をバイアスされた状態で動作すること
ができ、容量の電圧依存性は非常に小さい。そのため図
3に示すように容量に電圧依存性があっても、この容量
は電圧依存性の小さい蓄積領域で動作するため、バッフ
ァアンプを通してＮ型MOSトランジスタ９のゲート端子
に伝えられる信号に歪みを生じない。
ランジスタ4、6を用いて構成されたバッファアンプはオ
ペアンプの出力電圧を正の方向にレベルシフトした信号
をMOS容量の上面電極に与える働きを兼ねるため、MOS容
量は常に正の電圧をバイアスされた状態で動作すること
ができ、容量の電圧依存性は非常に小さい。そのため図
3に示すように容量に電圧依存性があっても、この容量
は電圧依存性の小さい蓄積領域で動作するため、バッフ
ァアンプを通してＮ型MOSトランジスタ９のゲート端子
に伝えられる信号に歪みを生じない。
【００１１】したがって広い動作電圧範囲にわたって容
量の電圧依存性が小さいポリ2層容量を用いずに、基本
的なデジタルＣMOSプロセスで作成できる単純なMOS容量
を用いて歪みを生じることなく、オペアンプの位相補償
を実現することができる。図4にＮ型MOSトランジスタを
入力に用いたオペアンプを示す。このときの位相補償回
路は２つのN型MOSトランジスタ8、16を用いたバッファ
アンプによって実現される。このときも図2に示すMOS容
量には常に正のバイアス電圧がかかることになり、歪み
を生じずに位相補償することが可能になる。以下に本発
明に用いるMOS容量の他の実施例を示す。
量の電圧依存性が小さいポリ2層容量を用いずに、基本
的なデジタルＣMOSプロセスで作成できる単純なMOS容量
を用いて歪みを生じることなく、オペアンプの位相補償
を実現することができる。図4にＮ型MOSトランジスタを
入力に用いたオペアンプを示す。このときの位相補償回
路は２つのN型MOSトランジスタ8、16を用いたバッファ
アンプによって実現される。このときも図2に示すMOS容
量には常に正のバイアス電圧がかかることになり、歪み
を生じずに位相補償することが可能になる。以下に本発
明に用いるMOS容量の他の実施例を示す。
【００１２】図5にｐ+拡散領域がｎ-ウエルの内部に設
けられたMOS容量の断面図を示す。Ｐ +領域とｎ-ウエル
は短絡接続されている。このMOS容量は反転領域におい
て、容量値がほぼ一定になる特性を持つため、上面電極
には負のバイアス電圧をかけて使用する。容量値がほぼ
一定になるのに必要とされるバイアス電圧の値は図2の
容量に比べて大きくなる。図5のMOS容量を位相補償回路
に用いたオペアンプの例を図6に示す。ここでは、一例
としてＰ型MOSトランジスタ4、6を入力と位相補償のバ
ッファアンプに用いている。
けられたMOS容量の断面図を示す。Ｐ +領域とｎ-ウエル
は短絡接続されている。このMOS容量は反転領域におい
て、容量値がほぼ一定になる特性を持つため、上面電極
には負のバイアス電圧をかけて使用する。容量値がほぼ
一定になるのに必要とされるバイアス電圧の値は図2の
容量に比べて大きくなる。図5のMOS容量を位相補償回路
に用いたオペアンプの例を図6に示す。ここでは、一例
としてＰ型MOSトランジスタ4、6を入力と位相補償のバ
ッファアンプに用いている。
【００１３】図7にｐ+拡散領域がｎ-ウエルの内部に設
けられたMOS容量のもうひとつの断面図を示す。この構
成はＰ型MOSトランジスタと同じである。ｎ-ウエルは固
定電位ＶＦに接続されており、基板からの雑音の影響を
低減できる。このMOS容量も反転領域において、容量値
がほぼ一定になる特性を持つため、上面電極には負のバ
イアス電圧をかけて使用する。
けられたMOS容量のもうひとつの断面図を示す。この構
成はＰ型MOSトランジスタと同じである。ｎ-ウエルは固
定電位ＶＦに接続されており、基板からの雑音の影響を
低減できる。このMOS容量も反転領域において、容量値
がほぼ一定になる特性を持つため、上面電極には負のバ
イアス電圧をかけて使用する。
【００１４】図８にｐ+拡散領域がｐ-ウエルの内部に設
けられたMOS容量の断面図を示す。ｐ-ウエルはＰ+領域
と等電位である。このMOS容量は蓄積領域において、容
量値がほぼ一定になる特性を持つが図2に示すMOS容量と
は極性が逆になるため、上面電極には負のバイアス電圧
をかけて使用する。図９にｎ+拡散領域がｐ-ウエルの内
部に設けられたMOS容量の断面図を示す。ｐ-ウエルはｎ
+領域と短絡接続されている。このMOS容量は反転領域に
おいて、容量値がほぼ一定になる特性を持つが図５に示
すMOS容量とは極性が逆になるため、上面電極には正の
バイアス電圧をかけて使用する。
けられたMOS容量の断面図を示す。ｐ-ウエルはＰ+領域
と等電位である。このMOS容量は蓄積領域において、容
量値がほぼ一定になる特性を持つが図2に示すMOS容量と
は極性が逆になるため、上面電極には負のバイアス電圧
をかけて使用する。図９にｎ+拡散領域がｐ-ウエルの内
部に設けられたMOS容量の断面図を示す。ｐ-ウエルはｎ
+領域と短絡接続されている。このMOS容量は反転領域に
おいて、容量値がほぼ一定になる特性を持つが図５に示
すMOS容量とは極性が逆になるため、上面電極には正の
バイアス電圧をかけて使用する。
【００１５】図１０にｎ+拡散領域がｐ-ウエルの内部に
設けられたMOS容量のもうひとつの断面図を示す。この
構成はＮ型MOSトランジスタと同じである。ｐ-ウエルは
固定電位ＶＦに接続されており、基板からの雑音の影響
を低減できる。このMOS容量も反転領域において、容量
値がほぼ一定になる特性を持つため、上面電極には正の
バイアス電圧をかけて使用する。
設けられたMOS容量のもうひとつの断面図を示す。この
構成はＮ型MOSトランジスタと同じである。ｐ-ウエルは
固定電位ＶＦに接続されており、基板からの雑音の影響
を低減できる。このMOS容量も反転領域において、容量
値がほぼ一定になる特性を持つため、上面電極には正の
バイアス電圧をかけて使用する。
【００１６】図１１にｐ+拡散領域がｎ-基板の内部に設
けられたMOS容量の断面図を示す。この構成はＰ型MOSト
ランジスタと同じである。ｎ-基板は正の電源電圧ＶＤ
Ｄに接続されている。このMOS容量は反転領域におい
て、容量値がほぼ一定になる特性を持つため、上面電極
には負のバイアス電圧をかけて使用する。図１２にｎ+
拡散領域がｐ-基板の内部に設けられたMOS容量の断面図
を示す。この構成はＮ型MOSトランジスタと同じであ
る。ｐ-基板は負の電源電圧ＶＳＳに接続されている。
このMOS容量は反転領域において、容量値がほぼ一定に
なる特性を持つが図１１に示すMOS容量とは極性が逆に
なるため、上面電極には正のバイアス電圧をかけて使用
する。
けられたMOS容量の断面図を示す。この構成はＰ型MOSト
ランジスタと同じである。ｎ-基板は正の電源電圧ＶＤ
Ｄに接続されている。このMOS容量は反転領域におい
て、容量値がほぼ一定になる特性を持つため、上面電極
には負のバイアス電圧をかけて使用する。図１２にｎ+
拡散領域がｐ-基板の内部に設けられたMOS容量の断面図
を示す。この構成はＮ型MOSトランジスタと同じであ
る。ｐ-基板は負の電源電圧ＶＳＳに接続されている。
このMOS容量は反転領域において、容量値がほぼ一定に
なる特性を持つが図１１に示すMOS容量とは極性が逆に
なるため、上面電極には正のバイアス電圧をかけて使用
する。
【００１７】
【発明の効果】この発明は、以上説明したように、２つ
のＰ型MOSトランジスタを用いて構成されたバッファア
ンプと、ｎ+拡散領域をｎ-ウエルの内部に設けたMOS容
量を、オペアンプの最終段の出力端子と最終段の入力端
子の間に接続することによって位相補償回路を実現する
ため、基本的なデジタルCMOSプロセスでも回路を実現す
ることができ、従来の方法に比べてコストを下げること
ができるという効果がある。またプロセスに要する期間
も短縮することができるという効果がある。また通常MO
S容量およびMOSトランジスタのゲート酸化膜厚はポリ2
層容量に比べてはるかに薄いため、単位面積あたりの容
量値はMOS容量のほうがポリ2層容量に比べてはるかに大
きくなる。そのため、より小さいチップ面積で必要とす
る容量値を実現することができるという効果もある。
のＰ型MOSトランジスタを用いて構成されたバッファア
ンプと、ｎ+拡散領域をｎ-ウエルの内部に設けたMOS容
量を、オペアンプの最終段の出力端子と最終段の入力端
子の間に接続することによって位相補償回路を実現する
ため、基本的なデジタルCMOSプロセスでも回路を実現す
ることができ、従来の方法に比べてコストを下げること
ができるという効果がある。またプロセスに要する期間
も短縮することができるという効果がある。また通常MO
S容量およびMOSトランジスタのゲート酸化膜厚はポリ2
層容量に比べてはるかに薄いため、単位面積あたりの容
量値はMOS容量のほうがポリ2層容量に比べてはるかに大
きくなる。そのため、より小さいチップ面積で必要とす
る容量値を実現することができるという効果もある。
【００１８】バッファアンプにはＮ型MOSトランジスタ
を用いることも可能である。また、MOS容量をｎ+拡散領
域をｎ-ウエルの内部に設けたもの以外の構造で作成す
ることも可能である。
を用いることも可能である。また、MOS容量をｎ+拡散領
域をｎ-ウエルの内部に設けたもの以外の構造で作成す
ることも可能である。
【図１】本発明の位相補償回路を用いたオペアンプの構
成図である。
成図である。
【図２】本発明の位相補償回路に用いるMOS容量の断面
構造を示す模式図である。
構造を示す模式図である。
【図３】本発明の位相補償回路に用いるMOS容量の電圧
依存性を示す図である。
依存性を示す図である。
【図４】本発明の位相補償回路を用いたオペアンプの構
成図である。
成図である。
【図５】本発明の位相補償回路に用いるMOS容量の断面
構造を示す模式図である。
構造を示す模式図である。
【図６】本発明の位相補償回路を用いたオペアンプの構
成図である。
成図である。
【図７】本発明の位相補償回路に用いるMOS容量の断面
構造を示す模式図である。
構造を示す模式図である。
【図８】本発明の位相補償回路に用いるMOS容量の断面
構造を示す模式図である。
構造を示す模式図である。
【図９】本発明の位相補償回路に用いるMOS容量の断面
構造を示す模式図である。
構造を示す模式図である。
【図１０】本発明の位相補償回路に用いるMOS容量の断
面構造を示す模式図である。
面構造を示す模式図である。
【図１１】本発明の位相補償回路に用いるMOS容量の断
面構造を示す模式図である。
面構造を示す模式図である。
【図１２】本発明の位相補償回路に用いるMOS容量の断
面構造を示す模式図である。
面構造を示す模式図である。
【図１３】従来の位相補償回路を用いたオペアンプの構
成図である。
成図である。
１、２、３、４、５、６ Ｐ型MOSトランジスタ ７、８、９、１４、１５、１６ N型MOSトランジスタ １０ MOS容量 １１ バッファアンプ １２ 容量 １３ バイアス電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｆ 1/34 3/45 (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72 H01L 27/04 - 27/092
Claims (10)
- 【請求項１】 入力段と出力段を有するオペアンプの出
力段の出力信号を受けるバッファアンプと、一端が該バ
ッファアンプの出力に接続され、他端が前記出力段の入
力に接続される容量とを具備し、該容量は、ｎウエル中
のｎ型拡散層を底面電極、ゲート電極を上面電極とする
ＭＯＳ容量であって、前記底面電極に対して正のバイア
ス電圧を前記上面電極に加える構成としたことを特徴と
するオペアンプの位相補償回路。 - 【請求項２】 前記バッファアンプは、バイアス電流を
与える第1のＰ型ＭＯＳトランジスタと、該第1のＰ型Ｍ
ＯＳトランジスタに直列に接続され、前記出力信号をそ
のゲート電極に受け、そのソース電極を前記ＭＯＳ容量
の上面電極に接続する第２のＰ型ＭＯＳトランジスタと
から構成される請求項1記載のオペアンプの位相補償回
路。 - 【請求項３】 前記バッファアンプは、バイアス電流を
与える第1のＮ型ＭＯＳトランジスタと、該第1のＮ型Ｍ
ＯＳトランジスタに直列に接続され、前記出力信号をそ
のゲート電極に受け、そのソース電極を前記ＭＯＳ容量
の底面電極に接続する第２のＮ型ＭＯＳトランジスタと
から構成される請求項1記載のオペアンプの位相補償回
路。 - 【請求項４】 入力段と、出力段と、該出力段の出力信
号を受けるバッファアンプと、一端が該バッファアンプ
の出力に接続され、他端が前記出力段の入力に接続され
る容量とを具備するオペアンプであって、該容量は、ｎ
ウエル中のｎ型拡散層を底面電極、ゲート電極を上面電
極とするＭＯＳ容量であって、前記底面電極に対して正
のバイアス電圧を前記上面電極に加える構成としたこと
を特徴とするオペアンプ。 - 【請求項５】 前記バッファアンプは、バイアス電流を
与える第1のＰ型ＭＯＳトランジスタと、該第1のＰ型Ｍ
ＯＳトランジスタに直列に接続され、前記出力信号をそ
のゲート電極に受け、そのソース電極を前記ＭＯＳ容量
の上面電極に接続する第２のＰ型ＭＯＳトランジスタと
から構成される請求項４記載のオペアンプ。 - 【請求項６】 前記バッファアンプは、バイアス電流を
与える第1のＮ型ＭＯＳトランジスタと、該第1のＮ型Ｍ
ＯＳトランジスタに直列に接続され、前記出力信号をそ
のゲート電極に受け、そのソース電極を前記ＭＯＳ容量
の底面電極に接続する第２のＮ型ＭＯＳトランジスタと
から構成される請求項４記載のオペアンプ。 - 【請求項７】 入力段と出力段を有するオペアンプの出
力段の出力信号を受けるバッファアンプと、一端が該バ
ッファアンプの出力に接続され、他端が前記出力段の入
力に接続される容量とを具備し、該容量は、ｐウエル中
のｐ型拡散層を底面電極、ゲート電極を上面電極とする
ＭＯＳ容量であって、前記底面電極に対して負のバイア
ス電圧を前記上面電極に加える構成としたことを特徴と
するオペアンプの位相補償回路。 - 【請求項８】 前記バッファアンプは、バイアス電流を
与える第1のＮ型ＭＯＳトランジスタと、該第1のＮ型Ｍ
ＯＳトランジスタに直列に接続され、前記出力信号をそ
のゲート電極に受け、そのソース電極を前記ＭＯＳ容量
の上面電極に接続する第２のＮ型ＭＯＳトランジスタと
から構成される請求項７記載のオペアンプの位相補償回
路。 - 【請求項９】 入力段と、出力段と、該出力段の出力信
号を受けるバッファアンプと、一端が該バッファアンプ
の出力に接続され、他端が前記出力段の入力に接続され
る容量とを具備するオペアンプであって、該容量は、ｐ
ウエル中のｐ型拡散層を底面電極、ゲート電極を上面電
極とするＭＯＳ容量であって、前記底面電極に対して負
のバイアス電圧を前記上面電極に加える構成としたこと
を特徴とするオペアンプ。 - 【請求項１０】 前記バッファアンプは、バイアス電流
を与える第1のＮ型ＭＯＳトランジスタと、該第1のＮ型
ＭＯＳトランジスタに直列に接続され、前記出力信号を
そのゲート電極に受け、そのソース電極を前記ＭＯＳ容
量の上面電極に接続する第２のＮ型ＭＯＳトランジスタ
とから構成される請求項９記載のオペアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07417197A JP3145650B2 (ja) | 1997-03-26 | 1997-03-26 | オペアンプ位相補償回路およびそれを用いたオペアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07417197A JP3145650B2 (ja) | 1997-03-26 | 1997-03-26 | オペアンプ位相補償回路およびそれを用いたオペアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270956A JPH10270956A (ja) | 1998-10-09 |
| JP3145650B2 true JP3145650B2 (ja) | 2001-03-12 |
Family
ID=13539454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07417197A Expired - Lifetime JP3145650B2 (ja) | 1997-03-26 | 1997-03-26 | オペアンプ位相補償回路およびそれを用いたオペアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3145650B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7724089B2 (en) | 2007-11-30 | 2010-05-25 | Oki Semiconductor Co., Ltd. | Amplifying circuit |
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|---|---|---|---|---|
| JP4332244B2 (ja) * | 1998-10-30 | 2009-09-16 | シャープ株式会社 | Ｍｏｓ型容量素子 |
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-
1997
- 1997-03-26 JP JP07417197A patent/JP3145650B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7724089B2 (en) | 2007-11-30 | 2010-05-25 | Oki Semiconductor Co., Ltd. | Amplifying circuit |
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| Publication number | Publication date |
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| JPH10270956A (ja) | 1998-10-09 |
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