JPH0828630B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH0828630B2 JPH0828630B2 JP1011215A JP1121589A JPH0828630B2 JP H0828630 B2 JPH0828630 B2 JP H0828630B2 JP 1011215 A JP1011215 A JP 1011215A JP 1121589 A JP1121589 A JP 1121589A JP H0828630 B2 JPH0828630 B2 JP H0828630B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路上に構成する演算増幅回路に関
し、特に負荷の駆動能力が正負両方向に対称で大きい演
算増幅器に関する。
し、特に負荷の駆動能力が正負両方向に対称で大きい演
算増幅器に関する。
従来から利得が大きく出力電圧範囲の広い演算増幅器
は主として２段型の増幅器構成が用いられている。かか
る従来技術を第２図を用いて説明する。第２図は1984
年、アイイーイーイージャーナル オブ ソリッドステ
ート サーキッツ（IEEE Joirnal of Solid−State Cir
curts）の第SC−19巻920ページに記載された回路であ
る。
は主として２段型の増幅器構成が用いられている。かか
る従来技術を第２図を用いて説明する。第２図は1984
年、アイイーイーイージャーナル オブ ソリッドステ
ート サーキッツ（IEEE Joirnal of Solid−State Cir
curts）の第SC−19巻920ページに記載された回路であ
る。
第３図では、ゲート電極に一定の電圧111を加えられ
てなる定電流源用ｐチャンネルMOSトランジスタMP109
（以下MP109のように記載する）に、ソース電極が前記
定電流源に共通接続された差動トランジスタ対のMP101
およびMP102が接続されている。前記差動トランジスタ
対のドレイン電極は、基準電圧入力端子106にゲート電
極が共通接続され、ドレイン電極が第一の電源線101を
基準とするMP105およびMP106により構成される電流ミラ
ーに接続されてできているフォールデッドカスコード段
に使用されるＮチャンネルMOSトランジスタMN103および
MN104（以下MN103,MN104のように記載する）のソース電
極に接続されている。ここで述べた電流ミラーは、それ
ぞれMN107およびMN108により作られる第二の電圧源102
を基準とした定電流源に接続されている。
てなる定電流源用ｐチャンネルMOSトランジスタMP109
（以下MP109のように記載する）に、ソース電極が前記
定電流源に共通接続された差動トランジスタ対のMP101
およびMP102が接続されている。前記差動トランジスタ
対のドレイン電極は、基準電圧入力端子106にゲート電
極が共通接続され、ドレイン電極が第一の電源線101を
基準とするMP105およびMP106により構成される電流ミラ
ーに接続されてできているフォールデッドカスコード段
に使用されるＮチャンネルMOSトランジスタMN103および
MN104（以下MN103,MN104のように記載する）のソース電
極に接続されている。ここで述べた電流ミラーは、それ
ぞれMN107およびMN108により作られる第二の電圧源102
を基準とした定電流源に接続されている。
前記フォールデッドカスコード段の出力106は、MP108
を駆動トランジスタとし、ゲート端子109に一定電圧を
与えられたMN106を定電流負荷とする反転増幅器により
さらに増幅され、出力端子107から出力される。第２図
のCcは位相補償容量である。この回路は、入力電圧範囲
も大きくでき、出力電圧範囲も最も低い電圧に対しては
負電源102にほぼ等しい電圧まで出力することができる
利点を有している。なお端子105にも一定電圧を加えて
いる。
を駆動トランジスタとし、ゲート端子109に一定電圧を
与えられたMN106を定電流負荷とする反転増幅器により
さらに増幅され、出力端子107から出力される。第２図
のCcは位相補償容量である。この回路は、入力電圧範囲
も大きくでき、出力電圧範囲も最も低い電圧に対しては
負電源102にほぼ等しい電圧まで出力することができる
利点を有している。なお端子105にも一定電圧を加えて
いる。
しかしながら前記回路は、大きな容量性負荷が接続さ
れ、大きな振幅の信号を出力する場合特に電圧が低くな
って行くときには電圧の下がる速さがMN106を流れる電
流で制限されてしまう。従って、これを速くするために
はMN106に流す電流を大きくする必要がある。これは、
回路で消費する電流が大きくなることを意味する。さら
に電流を増やすと出力電圧の上限がこの電流とMP108の
オン抵抗で決まるため電源電圧一杯まで拡大することが
できなくなる。これらの欠点が集積回路上に実現する演
算増幅器としては許容できないものである。
れ、大きな振幅の信号を出力する場合特に電圧が低くな
って行くときには電圧の下がる速さがMN106を流れる電
流で制限されてしまう。従って、これを速くするために
はMN106に流す電流を大きくする必要がある。これは、
回路で消費する電流が大きくなることを意味する。さら
に電流を増やすと出力電圧の上限がこの電流とMP108の
オン抵抗で決まるため電源電圧一杯まで拡大することが
できなくなる。これらの欠点が集積回路上に実現する演
算増幅器としては許容できないものである。
〔課題を解決するための手段〕 前述の問題点を解決するために本発明が提供する演算
増幅回路は、一端が第一の電圧源に接続された第一の定
電流源に共通ソースが接続され、各々のゲート電極が入
力端子となる第一の極性を有する差動トランジスタ対
と、 ドレイン電極が、第一の極性を有する第一のトランジ
スタ対により構成され前記第一の電圧源を基準とする第
一の電流ミラーに接続され、ゲート電極が第一の基準電
圧源に共通接続され、ソース電極がそれぞれ前記差動ト
ランジスタ対の各々のドレイン電極に接続された第二の
極性を有する第二のトランジスタ対により構成される第
一のフォールデッドカスコード段と、 ドレイン電極が前記第二のトランジスタ対のソース電
極に接続され、ソース電極が第二の電圧源に接続され、
第二の極性を有するトランジスタ対から構成される電流
源対と、 ドレイン電極が第一の極性を有する第三のトランジス
タ対により構成され前記第一の電圧源を基準として接続
が前記第一の電流ミラーとは対称の関係を有する第二の
電流ミラーに接続され、ゲート電極が前記第一の基準電
圧源に共通接続され、ソース電極がそれぞれ前記差動ト
ランジスタ対の各々のドレイン電極に接続された第二の
極性を有する第四のトランジスタ対により構成される第
二のフォールデッドカスコード段と、 ドレイン電極が基準電極を前記第二の電圧源とする第
二の極性を有するトランジスタ対により構成される第三
の電流ミラーに接続され、ゲート電極がそれぞれ前記フ
ォールデッドカスコード段に接続された第一の極性を有
するトランジスタ対とを含み、 前記第一の極性を有するトランジスタ対と前記第三の
電流ミラーとの接続点を出力端子として構成される。
増幅回路は、一端が第一の電圧源に接続された第一の定
電流源に共通ソースが接続され、各々のゲート電極が入
力端子となる第一の極性を有する差動トランジスタ対
と、 ドレイン電極が、第一の極性を有する第一のトランジ
スタ対により構成され前記第一の電圧源を基準とする第
一の電流ミラーに接続され、ゲート電極が第一の基準電
圧源に共通接続され、ソース電極がそれぞれ前記差動ト
ランジスタ対の各々のドレイン電極に接続された第二の
極性を有する第二のトランジスタ対により構成される第
一のフォールデッドカスコード段と、 ドレイン電極が前記第二のトランジスタ対のソース電
極に接続され、ソース電極が第二の電圧源に接続され、
第二の極性を有するトランジスタ対から構成される電流
源対と、 ドレイン電極が第一の極性を有する第三のトランジス
タ対により構成され前記第一の電圧源を基準として接続
が前記第一の電流ミラーとは対称の関係を有する第二の
電流ミラーに接続され、ゲート電極が前記第一の基準電
圧源に共通接続され、ソース電極がそれぞれ前記差動ト
ランジスタ対の各々のドレイン電極に接続された第二の
極性を有する第四のトランジスタ対により構成される第
二のフォールデッドカスコード段と、 ドレイン電極が基準電極を前記第二の電圧源とする第
二の極性を有するトランジスタ対により構成される第三
の電流ミラーに接続され、ゲート電極がそれぞれ前記フ
ォールデッドカスコード段に接続された第一の極性を有
するトランジスタ対とを含み、 前記第一の極性を有するトランジスタ対と前記第三の
電流ミラーとの接続点を出力端子として構成される。
本発明の回路を用いることにより、差動入力段に接続
されるフォールデッドカスコード段を２組有し、一方の
出力で最終段である反転増幅器の一方の駆動トランジス
タを駆動し、他方の出力で電流ミラーにより前記反転増
幅器のもう一つのトランジスタを駆動することによりプ
ッシュプル型の出力段を構成することにより容量性負荷
に対する駆動能力を飛躍的に向上させるとともに出力電
圧範囲を電源電圧一杯にまで拡大できる。
されるフォールデッドカスコード段を２組有し、一方の
出力で最終段である反転増幅器の一方の駆動トランジス
タを駆動し、他方の出力で電流ミラーにより前記反転増
幅器のもう一つのトランジスタを駆動することによりプ
ッシュプル型の出力段を構成することにより容量性負荷
に対する駆動能力を飛躍的に向上させるとともに出力電
圧範囲を電源電圧一杯にまで拡大できる。
以下、MOS型集積回路上に実現する実施例を挙げ、本
発明をいっそう詳しく説明する。第１図はその実施例の
構成を示す回路図である。第１図の実施例にはＰチャン
ネルMOSトランジスタMP10,MP11およびＮチャンネルMOS
トランジスタMN9,MN10,MN11,MN12により構成される簡単
な基準バイアス電圧発生回路も含めて記載してある。
発明をいっそう詳しく説明する。第１図はその実施例の
構成を示す回路図である。第１図の実施例にはＰチャン
ネルMOSトランジスタMP10,MP11およびＮチャンネルMOS
トランジスタMN9,MN10,MN11,MN12により構成される簡単
な基準バイアス電圧発生回路も含めて記載してある。
まず、ソース電極が第一の電圧源１に接続され、ゲー
ト電極が一定にバイアスされたＰチャンネルトランジス
タMP9により構成された定電流源に、共通にソースが接
続されたＰチャンネルMOSトランジスタMP1およびMP2が
差動トランジスタ対を構成する。ＰチャンネルMOSトラ
ンジスタMP1およびMP2のゲート電極が、それぞれ入力端
子３及び４を形成する。ゲート電極が別の一定電圧６に
バイアスされ、ソース電極がそれぞれ前記差動対MP1お
よびMP2のドレイン電極に接続されたＮチャンネルMOSト
ランジスタ対MN1およびMN2と、MN1およびMN2のドレイン
電極がそれぞれ電流の入出力端に接続されたＰチャンネ
ルMOSトランジスタMP3およびMP4により構成される電流
ミラーで構成される第一のフォールデッドカスコード段
により、入力信号は増幅され、出力接点５に増幅出力が
得られる。この回路はもう一つのフォールデッドカスコ
ード段を持っている。それは、第一のフォールデッドカ
スコード段とゲート電極とソース電極がそれぞれ共通に
接続されたＮチャンネルMOSトランジスタ対MN3およびMN
4と、MN3とMN4のドレイン電極がそれぞれ電流の入出力
端に接続され反転される電流の方向が前記第一の電流ミ
ラーとは逆の関係を持つＰチャンネルMOSトランジスタM
P5およびMP6により構成された電流ミラーにより構成さ
れた第二のフォールデッドカスコード段であり、この第
二のフォールデッドカスコード段は前記第一のフォール
デッドカスコード段とは対称の関係にあり、この段の出
力６は５の出力とは逆位相の出力が得られる。これら２
つのフォールデッドカスコード段は、ゲート電極が共通
の一定電圧にバイアスされた定電流源対を構成するＮチ
ャンネルMOSトランジスタMN7およびMN8により電流バイ
アスされて動作する。第一のフォールデッドカスコード
段の出力５は、ＰチャンネルMOSトランジスタMP7により
電流に変換され、MN5およびMN6により構成される第３の
電流ミラーを通して出力端子７に接続される。第二のフ
ォールデッドカスコード段の出力６は、ＰチャンネルMO
SトランジスタMP8を通して出力端８に接続される。ここ
で、MN6およびMP8はプッシュプル出力回路を構成してい
る。Cc1およびCc2は位相補償用蓄電器である。
ト電極が一定にバイアスされたＰチャンネルトランジス
タMP9により構成された定電流源に、共通にソースが接
続されたＰチャンネルMOSトランジスタMP1およびMP2が
差動トランジスタ対を構成する。ＰチャンネルMOSトラ
ンジスタMP1およびMP2のゲート電極が、それぞれ入力端
子３及び４を形成する。ゲート電極が別の一定電圧６に
バイアスされ、ソース電極がそれぞれ前記差動対MP1お
よびMP2のドレイン電極に接続されたＮチャンネルMOSト
ランジスタ対MN1およびMN2と、MN1およびMN2のドレイン
電極がそれぞれ電流の入出力端に接続されたＰチャンネ
ルMOSトランジスタMP3およびMP4により構成される電流
ミラーで構成される第一のフォールデッドカスコード段
により、入力信号は増幅され、出力接点５に増幅出力が
得られる。この回路はもう一つのフォールデッドカスコ
ード段を持っている。それは、第一のフォールデッドカ
スコード段とゲート電極とソース電極がそれぞれ共通に
接続されたＮチャンネルMOSトランジスタ対MN3およびMN
4と、MN3とMN4のドレイン電極がそれぞれ電流の入出力
端に接続され反転される電流の方向が前記第一の電流ミ
ラーとは逆の関係を持つＰチャンネルMOSトランジスタM
P5およびMP6により構成された電流ミラーにより構成さ
れた第二のフォールデッドカスコード段であり、この第
二のフォールデッドカスコード段は前記第一のフォール
デッドカスコード段とは対称の関係にあり、この段の出
力６は５の出力とは逆位相の出力が得られる。これら２
つのフォールデッドカスコード段は、ゲート電極が共通
の一定電圧にバイアスされた定電流源対を構成するＮチ
ャンネルMOSトランジスタMN7およびMN8により電流バイ
アスされて動作する。第一のフォールデッドカスコード
段の出力５は、ＰチャンネルMOSトランジスタMP7により
電流に変換され、MN5およびMN6により構成される第３の
電流ミラーを通して出力端子７に接続される。第二のフ
ォールデッドカスコード段の出力６は、ＰチャンネルMO
SトランジスタMP8を通して出力端８に接続される。ここ
で、MN6およびMP8はプッシュプル出力回路を構成してい
る。Cc1およびCc2は位相補償用蓄電器である。
以上述べた実施例では位相補償容量を出力端７と正転
入力端４が接続されたトランジスタMP2のドレイン端の
間に第１の補償容量Cc1が、出力端子と出力駆動Ｎチャ
ンネルトランジスタMN6のゲート電極との間にCc2を付加
している。位相補償容量が２個必要なのは出力を駆動す
る経路がMP8を駆動する経路とMN6を駆動する経路の２つ
の経路があるためである。Cc1はMP8を駆動する経路に対
する位相補償であり、Cc2はMN6を駆動する経路に対する
位相補償である。MN6を駆動する経路に対しては接点５
と接地の間に位相補償容量を付加してもよい。第２図は
接点５と第２の電源との間に第２の位相補償容量Cc2を
付加した実施例を示すものである。第２の位相補償容量
Cc2の接地側の端子は第１の電源であっても別の基準電
圧であっても差し支えない。
入力端４が接続されたトランジスタMP2のドレイン端の
間に第１の補償容量Cc1が、出力端子と出力駆動Ｎチャ
ンネルトランジスタMN6のゲート電極との間にCc2を付加
している。位相補償容量が２個必要なのは出力を駆動す
る経路がMP8を駆動する経路とMN6を駆動する経路の２つ
の経路があるためである。Cc1はMP8を駆動する経路に対
する位相補償であり、Cc2はMN6を駆動する経路に対する
位相補償である。MN6を駆動する経路に対しては接点５
と接地の間に位相補償容量を付加してもよい。第２図は
接点５と第２の電源との間に第２の位相補償容量Cc2を
付加した実施例を示すものである。第２の位相補償容量
Cc2の接地側の端子は第１の電源であっても別の基準電
圧であっても差し支えない。
本回路の動作を改めてのべると、入力端子3,4から入
力された信号は、フォールデッドカスコード段の出力接
点5,6に増幅されて出力される。この出力の片方はMP8を
駆動する。もう一方の出力は、MP7,MN5により反転され
てMN6を駆動する。そしてMP8およびMN6によりさらに増
幅されて出力７に出力される。
力された信号は、フォールデッドカスコード段の出力接
点5,6に増幅されて出力される。この出力の片方はMP8を
駆動する。もう一方の出力は、MP7,MN5により反転され
てMN6を駆動する。そしてMP8およびMN6によりさらに増
幅されて出力７に出力される。
なお、本発明では第１図および第２図の各実施例にお
けるＮチャンネルMOSトランジスタとＰチャンネルMOSト
ランジスタを入れ換えた回路にしても差し支えない。
けるＮチャンネルMOSトランジスタとＰチャンネルMOSト
ランジスタを入れ換えた回路にしても差し支えない。
この回路で接点６の電圧の最大値は第一の電源の電圧
まで上がるからこの場合にはMP8がオフし、出力電圧は
第二の電源の電圧と等しい電圧まで下がることができ
る。一方逆に接点５の電圧も第一の電源の電圧まで上が
るからこの場合にはMP7はオフし、MN5には電流は流れな
いからMN6にも電流は流れない場合を作ることができ
る。すなわちこの場合には出力電圧は第一の電圧源の電
圧と等しい電圧まで上がる。
まで上がるからこの場合にはMP8がオフし、出力電圧は
第二の電源の電圧と等しい電圧まで下がることができ
る。一方逆に接点５の電圧も第一の電源の電圧まで上が
るからこの場合にはMP7はオフし、MN5には電流は流れな
いからMN6にも電流は流れない場合を作ることができ
る。すなわちこの場合には出力電圧は第一の電圧源の電
圧と等しい電圧まで上がる。
また、出力段は、従来の回路とは異なり、Ｎチャンネ
ルMOSトランジスタとＰチャンネルMOSトランジスタは共
に入力信号で制御されるプッシュプル構成になっている
ため、従来技術で問題であった容量性負荷を駆動する際
の立ち上がりまたは立ち下がり信号の早さが回路のバイ
アス電流で制限されていて、立ち上がりもしくは立ち下
がりの早さを向上しようとする消費電流が著しく増大す
る問題は生じず、出力段を流れる電流を小さく設計する
ことが可能となる。したがって本発明による回路を用い
ることにより、消費電力が小さく、駆動能力が高く、出
力電圧範囲の大きい演算増幅器を作ることができる。
ルMOSトランジスタとＰチャンネルMOSトランジスタは共
に入力信号で制御されるプッシュプル構成になっている
ため、従来技術で問題であった容量性負荷を駆動する際
の立ち上がりまたは立ち下がり信号の早さが回路のバイ
アス電流で制限されていて、立ち上がりもしくは立ち下
がりの早さを向上しようとする消費電流が著しく増大す
る問題は生じず、出力段を流れる電流を小さく設計する
ことが可能となる。したがって本発明による回路を用い
ることにより、消費電力が小さく、駆動能力が高く、出
力電圧範囲の大きい演算増幅器を作ることができる。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来一般的に知
られていたCMOS演算増幅回路を示す回路図である。 MN1〜12……ＮチャンネルMOSトランジスタ、MP1〜11…
…ＰチャンネルMOSトランジスタ、1,101……第１の電圧
源、2,102……第２の電圧源、3,4,103,104……入力端
子、5,6……出力節点、7,107……出力端子、106……カ
スコード段出力、109……ゲート入力端子。
明の他の実施例を示す回路図、第３図は従来一般的に知
られていたCMOS演算増幅回路を示す回路図である。 MN1〜12……ＮチャンネルMOSトランジスタ、MP1〜11…
…ＰチャンネルMOSトランジスタ、1,101……第１の電圧
源、2,102……第２の電圧源、3,4,103,104……入力端
子、5,6……出力節点、7,107……出力端子、106……カ
スコード段出力、109……ゲート入力端子。
Claims (1)
- 【請求項１】一端が第一の電圧源に接続された第一の定
電流源に共通ソースが接続され、各々のゲート電極が入
力端子となる第一の極性を有する差動トランジスタ対
と、 ドレイン電極が、第一の極性を有する第一のトランジス
タ対により構成され前記第一の電圧源を基準とする第一
の電流ミラーに接続され、ゲート電極が第一の基準電圧
線に共通接続され、ソース電極がそれぞれ前記差動トラ
ンジスタ対の各々のドレイン電極に接続された第二の極
性を有する第二のトランジスタ対により構成される第一
のフォールデッドカスコード段と、 ドレイン電極が前記第二のトランジスタ対のソース電極
に接続され、ソース電極が第二の電圧源に接続され、第
二の極性を有するトランジスタ対から構成される電流源
対と、 ドレイン電極が第一の極性を有する第三のトランジスタ
対により構成され前記第一の電圧源を基準として接続が
前記第一の電流ミラーとは対称の関係を有する第二の電
流ミラーに接続され、ゲート電極が前記第一の基準電圧
源に共通接続され、ソース電極がそれぞれ前記差動トラ
ンジスタ対の各々のドレイン電極に接続された第二の極
性を有する第四のトランジスタ対により構成される第二
のフォールデッドカスコード段と、 ドレイン電極が基準電極を前記第二の電圧源とする第二
の極性を有するトランジスタ対により構成される第三の
電流ミラーに接続され、ゲート電極がそれぞれ前記フォ
ールデッドカスコード段に接続された第一の極性を有す
るトランジスタ対とを備え、 前記第一の極性を有するトランジスタ対と前記第三の電
流ミラーとの接続点を出力端子とすることを特徴とする
演算増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-11958 | 1988-01-21 | ||
| JP1195888 | 1988-01-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280911A JPH01280911A (ja) | 1989-11-13 |
| JPH0828630B2 true JPH0828630B2 (ja) | 1996-03-21 |
Family
ID=11792128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011215A Expired - Fee Related JPH0828630B2 (ja) | 1988-01-21 | 1989-01-19 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828630B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286606A (ja) * | 1990-04-03 | 1991-12-17 | Nec Corp | 演算増幅回路 |
| US6084475A (en) * | 1998-10-06 | 2000-07-04 | Texas Instruments Incorporated | Active compensating capacitive multiplier |
| US7183857B2 (en) | 2002-01-24 | 2007-02-27 | Maxim Integrated Products Inc. | Single supply direct drive amplifier |
| US7061327B2 (en) | 2002-01-24 | 2006-06-13 | Maxim Integrated Products, Inc. | Single supply headphone driver/charge pump combination |
| KR100450171B1 (ko) * | 2002-08-27 | 2004-09-30 | 학교법인 한양학원 | 평판 디스플레이 구동용 저소비전력 고 슬루율 연산증폭기 |
| US8000113B2 (en) | 2009-04-07 | 2011-08-16 | Maxim Integrated Products, Inc. | Efficient power regulation for class-E amplifiers |
| JP5486259B2 (ja) * | 2009-09-29 | 2014-05-07 | セイコーインスツル株式会社 | 差動増幅器 |
| US8593830B2 (en) | 2010-06-29 | 2013-11-26 | Maxim Integrated Products, Inc. | Reverse current limit protection for active clamp converters |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829266A (en) | 1987-06-10 | 1989-05-09 | Sgs-Thomson Microelectronics S.P.A. | CMOS power operational amplifier |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1185935B (it) * | 1985-09-18 | 1987-11-18 | Sgs Microelettronica Spa | Stradio di uscita cmos a grande escursione di tensione e con stabilizzazione della corrente di rifoso |
-
1989
- 1989-01-19 JP JP1011215A patent/JPH0828630B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4829266A (en) | 1987-06-10 | 1989-05-09 | Sgs-Thomson Microelectronics S.P.A. | CMOS power operational amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01280911A (ja) | 1989-11-13 |
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