KR100450171B1 - 평판 디스플레이 구동용 저소비전력 고 슬루율 연산증폭기 - Google Patents

Abstract

본 발명은 평판 디스플레이 구동용 연산 증폭기(OP-AMP)에 관한 것으로, 더욱 상세하게는 주로 액정 디스플레이용 드라이버에서 출력단에 사용되는 저소비전력, 고 슬루율(Slew-Rate) 연산증폭기(OP-AMP)에 관한 것이다. 이와 같은 본 발명평판 디스플레이 구동용 저소비전력 고 슬루율 연산증폭기는, 클래스(class)-AB 차동입력 증폭단 및 출력단으로 이루어져 차동 신호를 입력받아 고이득으로 증폭한 후 출력하는 연산증폭기에 있어서, 복수개의 클래스(class)-AB 차동입력단을 병렬로 사용하여 레일 투 레일(rail-to-rail) 구동이 가능하도록 한 클래스(class)-AB 차동입력 증폭단과, 상기 클래스(class)-AB 차동입력 증폭단의 출력을 입력받아 출력을 버퍼링하는 출력버퍼를 포함하는 클래스(class)-AB 출력단으로 이루어진다. 따라서, 본 발명의 연산증폭기는 정상상태에서의 낮은 정상상태 전류(quiescent current)와 슬루(slew) 상태에서의 높은 슬루율을 갖음으로써, 레일 투 레일(rail-to-rail)(입력/출력전압이 거의 VDD 부터 거의 VSS 까지 구동 가능한 경우를 말함) 구동이 가능함과 동시에 저소비전력 및 고 슬루율을 구현할 수 있다.

Description

평판 디스플레이 구동용 저소비전력 고 슬루율 연산증폭기{Low Quiescent Current and High Slew-Rate OP-AMP for Flat Panel Display}

본 발명은 평판 디스플레이 구동용 연산 증폭기(OP-AMP)에 관한 것으로, 특히 액정 디스플레이용 드라이버에서 출력단으로 사용되는 평판 디스플레이 구동용 저소비전력, 고 슬루율(Slew-Rate) 연산증폭기에 관한 것이다.

일반적으로, 오피앰프(OP-AMP)라 불리는 연산증폭기는 액정표시장치의 구동 드라이버 출력단, 아날로그-디지털 변환기, 디지털-아날로그 변환기, 스위치드 커패시터 필터, 연속시간필터 등에 사용되는 기본 구성요소로서, 그 응용분야가 광범위하다.

이하 첨부된 도면을 참조하여 종래 기술에 따른 연산 증폭기를 설명하기로 한다.

도 1은 일반적인 연산증폭기의 블록 구성도로서, 이 연산 증폭기는 차동입력 증폭단(102)과 레벨시프트와 싱글엔디드 이득회로(104), 출력버퍼(106)로 구성된다. 도 1에서 Vin+, Vin-는 차동입력신호를 나타내고 Vout은 출력신호를 나타낸다.

도 2는 상기 도 1에서의 상기 차동입력 증폭단(102)에서 상기 출력버퍼(106)를 직접 구동할 수 있도록 한 블록 구성도로서, 레벨시프트의 기능이 차동입력 증폭단(103)에 포함된 구조이다. 도 2에서 Vin+, Vin-는 차동입력신호를 나타내고 Vout은 출력신호를 나타낸다.

상기 도 1 및 도 2의 연산증폭기의 슬루율은, 주파수 보상을 위해 차동입력 증폭단과 출력단 사이에 삽입된 커패시터의 크기를 C_C라 할 경우, C_C는 연산증폭기의 부하조건에 의해 그 값이 고정되므로, 수학식 1에서와 같이 상기 차동입력 증폭단으로 흐르는 정상상태 전류의 크기에 비례하게 되며, 따라서, 높은 슬루율을 갖기 위해서는 상기 차동입력 증폭단으로 흐르는 정상상태 전류의 크기를 크게 만들어 주어야 하며, 이는 연산증폭기의 소비전력이 증가함을 의미한다.

슬루율=차동입력단 전류/Cc

도 3은 도 1 및 도 2에 나타낸 연산증폭기의 차동입력 증폭단으로 널리 사용되는 폴디드-케스코드(folded-cascode) 구조의 회로도를 나타낸 것으로서, 차동신호를 입력하기 위한 차동입력증폭단(102)이 소스공통(common source)의 한 쌍의 PMOS(NMOS) 트랜지스터로 이루어지고, 이 PMOS(NMOS)의 드레인 출력은 게이트공통의 한 쌍의 NMOS(PMOS) 트랜지스터의 소스로 입력되어 증폭된 후 출력버퍼(106)로전달된다.

상기와 같은 구조의 차동입력 증폭단을 사용할 경우 슬루율은 정상상태에서 상기 소스공통의 한쌍의 PMOS(NMOS) 트랜지스터로 흐르는 전류의 크기에 비례하게 된다. 따라서, 높은 슬루율을 갖기 위해서는 상기 소스공통의 한 쌍의 PMOS(NMOS) 트랜지스터로 흐르는 정상상태 전류의 크기를 크게 만들어 주어야 하며, 이는 연산증폭기의 소비전력을 증가시키는 문제점이 발생하게 된다.

도 4는 일반적인 구조의 클래스(class)-AB 차동입력단의 회로도를 나타낸 것으로, M_N1과 M_P1및 M_N4와 M_P4에 I₃의 전류 크기에 해당하는 게이트 간 전압이 형성되게 되고, 상기 게이트 간 전압이 M_N2와 M_P2및 M_N3와 M_P3의 게이트에 복사되게 된다.

따라서, Vin+과 Vin-의 전압이 같을 경우에는, M_N1(M_N4)과 M_N2(M_N3)의 W/L 비율과 M_P1(M_P4)과 M_P2(M_P3)의 W/L 비율 만큼에 해당하는 크기의 전류(I_1,I₂)가 M_N2와 M_P2및 M_N3와 M_P3를 통하여 흐르게 되고, Vin+ 와 Vin-의 전압이 다를 경우에는, 그 차이 전압만큼 M_N3(M_N3)와 M_P2(M_P3)의 게이트 간 전압이 커지거나 혹은 작아지게 되어 I₁의 전류가 커지고 I₂의 전류가 작아지게 되거나, I₁의 전류가 작아지고 I₂의 전류가 커지게 된다.

상기에서 언급한 바와 같이, 클래스(class)-AB 차동입력단은 정상상태(Vin+ 과 Vin-이 같을 때)에서의 작은 전류와 슬루상태(Vin+와 Vin-가 다를 때)에서의 큰 전류 구동 능력을 갖게 되며, 이를 폴디드 케스코드 구조의 차동입력 증폭단에서 차동입력단으로 사용할 경우 저소비전력과 높은 슬루율을 갖는 연산증폭기를 설계할 수 있다. 하지만, 도 4 에 도시한 클래스(class)-AB 차동입력단은 M_N1(M_N4)의 게이트에 걸리는 입력전압이 M_N1(M_N4)와 M_P1(M_P4)의 게이트간 전압보다 작을 경우 동작하지 않으므로 입력전압이 VDD 부터 VSS+V_{GS_MN1(MN4)}+V_{SG_MP1(MP4)}으로 범위가 크게 제한된다는 문제점이 있다.

본 발명은 이와 같은 종래 기술의 문제점들을 해결하기 위하여 안출한 것으로서, 낮은 정상상태 전류에서 높은 슬루율을 갖기 위해 정상상태에서의 낮은 전류와 슬루상태에서의 높은 전류를 갖으며 동시에 레일 투 레일(rail-to-rail)(입력/출력전압이 거의 VDD 부터 거의 VSS 까지 구동 가능한 경우) 입력이 가능한 차동입력증폭단을 이용하여, 저소비전력과 높은 슬루율을 갖는 평판 디스플레이 구동용 저소비전력, 고슬루율 연산증폭기를 제공하는데 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 2 개의 클래스(class)-AB 차동입력단을 병렬로 사용하여 레일 투 레일(rail-to-rail) 구동이 가능하도록 한 클래스(class)-AB 차동입력 증폭단과, 상기 클래스(class)-AB 차동입력 증폭단의 출력을 입력받아 출력을 버퍼링하는 출력버퍼를 포함하는 클래스(class)-AB 출력단으로 이루어진다.

바람직하게, 상기 차동입력 증폭단은, 상기 클래스(class)-AB 차동입력단을 폴디드-케스코드 구조와 결합하여 이루어진다.

그리고, 상기 차동입력 증폭단은 상기 폴디드-케스코드 구조와 결합하여 낮은 정상상태 전류와 슬루상태에서의 높은 전류구동능력을 갖도록 설계된다.

본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해 질 것이다.

도 1은 차동입력 증폭단, 레벨시프트와 싱글엔디드 이득회로 및 출력버퍼를 갖는 일반적인 연산증폭기의 블록 구성도를 나타낸 도면

도 2는 차동입력 증폭단에 레벨시프트가 포함되고, 출력버퍼를 갖는 일반적인 연산증폭기의 블록 구성도를 나타낸 도면

도 3은 종래기술에 따른 폴디드-케스코드 구조의 차동입력 증폭단의 회로도를 나타낸 도면

도 4는 일반적인 구조의 클래스(class)-AB 차동입력단의 회로도를 나타낸 도면

도 5는 본 발명에 따른 레일 투 레일(rail-to-rail) 구동이 가능한 클래스(class)-AB 차동입력단의 회로도를 나타낸 도면

도 6은 본 발명에 따른 폴디드-케스코드 구조의 클래스(class)-AB 차동입력 증폭단의 회로도를 나타낸 도면

도 7은 본 발명에 따른 연산증폭기의 회로도를 나타낸 도면

도 8은 본 발명의 결과를 확인하기 위해 구동 부하로써 LCD 패널의 데이터 라인을 모델링한 개략도

도 9는 본 발명에 따른 연산증폭기의 시간영역 시뮬레이션 결과를 나타낸 그래프

＊도면의 주요부분에 대한 부호의 설명＊

102 : 차동입력 증폭단

103 : 차동입력 증폭단과 레벨시프트

104 : 레벨시프트와 싱글엔디드 이득회로

106 : 출력버퍼

상기와 같은 목적을 달성하기 위하여 본 발명의 평판 디스플레이 구동용 연산증폭기는, 클래스(class)-AB 입력단 2개가 병렬로 연결된 차동입력단을 폴디드-케스코드 구조와 결합하여 이루어진 클래스(class)-AB 차동입력 증폭단과, 상기 차동입력 증폭단의 출력을 입력받아 커패시티브 로드를 구동하는 클래스(class)-AB 출력단을 포함하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.

도 5는 본 발명에 따른 레일 투 레일 구동이 가능한 클래스(class)-AB 차동입력단의 회로도를 나타낸 것으로, 차동 입력단을 병렬로 구성한 것이다.

도 5를 참조하면, M_N1~M_N4및 M_P1~M_P6로 이루어진 하나의 클래스(class)-AB 차동입력단과 M_N5~M_N10및 M_P7~M_P10로 이루어진 또 하나의 클래스(class)-AB 차동입력단이 병렬로 구성되어 있으며, M_P7~M_P10로 이루어진 차동입력단은 입력전압의 범위가 VDD-V_{GS_MN5(MN8)-}V_{SG_MP7(MP10)}로부터 VSS로 제한된다.

상기 M_N1~M_N4및 M_P1~M_P6로 이루어진 클래스(class)-AB 차동입력단과 상기의 M_N5~M_N10및 M_P7~M_P10로 이루어진 클래스(class)-AB 차동입력단을 병렬로 구성한 차동입력단은 그 입력전압의 범위가 서로 겹치므로 VDD로부터 VSS까지 레일 투 레일(rail-to-rail) 동작이 가능하게 된다.

도 6은 본 발명에 따른 폴디드-캐스코드 구조의 클래스(class)-AB 차동입력 증폭단의 회로도를 나타낸 것이다.

상기 도 5에 나타낸 클래스(class)-AB 차동입력단을 이용하여 구성한 클래스(class)-AB 차동입력 증폭단은, 정상상태에서 낮은 전류가 흐르고, 슬루상태에서 높은 전류 구동능력을 갖게 되어, 본 구조를 2 단으로 이루어진 연산증폭기의 차동입력 증폭단으로 사용할 경우, 레일 투 레일(rail-to-rail) 구동 및 저소비전력과 높은 슬루율을 갖는 연산증폭기를 설계할 수 있다.

도 7은 상기 도 6에 나타낸 클래스(class)-AB 차동입력 증폭단과 클래스(class)-AB 출력단을 결합하여 구성한 연산증폭기의 회로도이다.

클래스(class)-AB 출력단은 일반적으로 많이 사용되는 구조로서 낮은 정상상태 전류와 슬루상태에서의 큰 전류구동능력 및 레일 투 레일(rail-to-rail) 구동이 가능하므로, 상기의 클래스(class)-AB 출력단과 상기의 클래스(class)-AB 차동입력 증폭단으로 구성된 연산증폭기는 레일 투 레일(rail-to-rail) 구동 및 저소비전력과 높은 슬루율을 갖게된다.

도 8은 본 발명에 따른 평판 디스플레이 구동용 연산증폭기의 성능을 확인하기 위해 구동 부하로써 LCD 패널의 데이터 라인을 모델링한 개략도(schematic diagram)로서, 데이터 라인의 저항성분과 커패시턴스 성분을 분포 회로 모델로 표현한 것이다. 시간 영역에서 본 발명에 따른 평판디스플레이 구동용 연산증폭기의 동작을 확인하기 위해, 30인치 이상의 LCD 패널의 분할 구동시의 부하 조건으로 150pF, 20㏀을 출력단에 구성하였다.

도 9 은 상기 도 8 의 부하 조건에서 1V 에서 9V로 변하는 구형파 인가시의 입력 및 출력 전압을 나타낸 것이다. 상기 도 9를 참조하면, 출력 전압이 약 5V 인 지점에서 31.2V/μsec 이상의 슬루율을 갖고 있음을 알 수 있다.

표 1에는 종래의 일반적인 구조의 차동입력단을 갖는 연산증폭기와, 클래스(class)-AB 차동입력단을 갖는 연산증폭기의 성능을 비교하여 요약한 것이다.

일반적인 구조의 차동입력단을 갖는 연산증폭기의 경우 정상상태 전류의 크기가 8μA 일때 약 2.8V/μsec의 슬루율을 갖는 반면, 클래스(class)-AB 차동입력단을 사용한 연산증폭기는 정상상태 전류의 크기가 5μA 일때 약 31.2V/μsec의 슬루율을 갖고 있어, 더 낮은 소비전력에서 더 높은 슬루율을 갖고 있음을 확인할 수 있다.

	일반적인 구조의 차동입력단을사용한 연산증폭기	클래스(class)-AB 차동입력단을사용한 연산증폭기
슬루율	2.8V/μsec	31.2V/μsec
정상상태 전류	8μA	5μA

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

이상에서 설명한 바와 같은 본 발명 평판 디스플레이 구동용 저소비전력, 고 슬루율 연산증폭기는 차동입력단의 정상상태 전류가 작더라도 슬루상태에서 전류가 커져 높은 슬루율을 갖게된다. 따라서 저소비전력과 높은 슬루율을 동시에 얻을 수 있는 효과가 있다.

Claims (3)

1. 클래스(class)-AB 차동입력 증폭단, 레벨시프트단 및 출력단으로 이루어져 차동 신호를 입력받아 고이득으로 증폭한 후 출력하는 연산증폭기에 있어서,

   복수개의 클래스(class)-AB 차동입력단을 병렬로 사용하여 레일 투 레일(rail-to-rail) 구동이 가능하되, 상기 클래스(class)-AB 차동입력단을 폴디드-케스코드 구조와 결합한 클래스(class)-AB 차동입력 증폭단과;

   상기 클래스(class)-AB 차동입력 증폭단의 출력을 입력받아 출력을 버퍼링하는 출력버퍼를 포함하는 클래스(class)-AB 출력단으로 이루어지는 것을 특징으로 하는 평판 디스플레이 구동용 고이득 저전력 연산증폭기.
2. 삭제
3. 제 1 항에 있어서, 상기 차동입력 증폭단은 상기 폴디드-케스코드 구조와 결합하여 낮은 정상상태 전류와 슬루상태에서의 높은 전류구동능력을 갖는 것을 특징으로 하는 평판 디스플레이 구동용 고이득 저전력 연산 증폭기.