JP4564285B2

JP4564285B2 - 半導体集積回路

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Inventors: 昭司上野
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Description

本発明は、出力増幅器を含む半導体集積回路に関する。

液晶表示装置（以下、「ＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）」という。）は、ＬＣＤ駆動ドライバにより表示制御される。このドライバの出力段には出力信号を増幅する出力増幅器が設けられる。

図５は、従来の出力増幅器を含む半導体集積回路の回路図を示している。差動増幅回路１０１の＋入力端子１０２と−入力端子１０３から入力された２つの入力信号の電圧差を増幅して出力端子１０４から出力している。

出力段１０５は、プッシュプル構造をしている。ソース電極が第２の電源に接続されたｐ型ＭＯＳトランジスタ１０６のゲート電極には差動増幅回路１０１の出力信号が直接入力・制御されているため、常にリニア制御されている。

一方、ソース電極が第１の電源に接続されたｎ型ＭＯＳトランジスタ１０７の制御は、差動増幅回路１０１の出力信号によって直接制御されない。Ｃ級動作するＳＲ（ＳｌｅｗＲａｔｅ）エンハンスメント回路１０８によって差動増幅回路１０１の出力信号が立下りエッジの際に定電流源１０９からｎ型ＭＯＳトランジスタ１０７のゲート電極に対して電流を瞬間的に流し、駆動能力を確保している。

その結果、高速動作に対応できる高ＳＲの出力増幅器を実現することができる（例えば、非特許文献１参照。）。

しかし、図５に示す回路には、出力信号の立ち下がりエッジが終了する部分に信号波形の歪みが生じるという問題があった。

図６は、図５に示す出力端子１０４に抵抗５ｋΩ、コンデンサ２０ｐＦを負荷した場合の横軸に時間、縦軸に出力信号の電圧とした出力波形のシミュレーション結果である。Ａ部は出力信号の立ち下がりエッジが終了する部分を示しているが、図６から明らかに出力信号に段差が発生しているのがわかる。

これは、ｎ型ＭＯＳトランジスタ１０７の制御がＣ級動作によって行われるため、動作の切り替わる際のｎ型ＭＯＳトランジスタ１０７のゲート電極に与える電圧信号が変化するためである。

また、ｐ型ＭＯＳトランジスタ１０６のゲート−ドレイン間には位相補償するためにコンデンサ１１０が挿入されている。このコンデンサ１１０は十分な位相補償を確保するため比較的大きな容量で設計しなければならない。

しかし、高ＳＲとするためには、上記コンデンサ１１０に流れる充放電電流の制御に必要な動作電流が必要となり、消費電力が大きくなっていた。特に、携帯機器には低消費電力動作が求められている。
Tetsuro Itakura、 Hironori Minamizaki、 Tetsuya Saito、 and Tadashi Kuroda「A 402-Output TFT-LCD Driver IC With Power Control Based on the Number of Colors Selected」、 IEEE JOURNAL OF SOLID-STATE CIRCUITS、VOL.38、NO.3、March 2003、 p.503-509

そこで、本発明の目的は、高ＳＲを維持し、低消費電力の出力増幅器を含む半導体集積回路を提供することにある。

本発明の一態様によれば、非反転入力端子および反転入力端子からそれぞれ入力される２つの入力信号の電圧差を増幅する第１の極性を有する第１の差動増幅回路と、前記非反転入力端子および前記反転入力端子からそれぞれ入力される前記２つの入力信号の電圧差を増幅し、前記第１の極性と反対の第２の極性を有する第２の差動増幅回路と、前記第１の差動増幅回路の非反転出力と、前記第２の差動増幅回路の反転出力とを加算する第１の加算手段と、前記第２の差動増幅回路の非反転出力と、前記第１の差動増幅回路の反転出力とを加算する第２の加算手段と、前記第２の加算手段の出力信号によって制御される前記第１の極性を有する第１のスイッチング素子と、前記第１の加算手段の出力信号によって制御される前記第２の極性を有する第２のスイッチング素子とを備える出力段制御手段と、前記出力段制御手段の前記第１のスイッチング素子の出力信号によって制御される前記第１の極性を有する第３のスイッチング素子と、前記出力段制御手段の第２のスイッチング素子の出力信号によって制御される前記第２の極性を有する第４のスイッチング素子とを備える出力段と、前記第３のスイッチング素子の出力端と前記第４のスイッチング素子の出力端が共通に接続される出力端子とを具備することを特徴とする半導体集積回路が提供される。

また本発明の他の態様によれば、非反転入力端子と、反転入力端子と、前記非反転入力端子に接続される第１の非反転入力端と、前記反転入力端子に接続される第１の反転入力端と、第１の非反転出力端および第１の反転出力端を備え、前記第１の非反転入力端および前記第１の反転入力端からそれぞれ入力される２つの入力信号の電圧差を増幅した出力信号を前記第１の非反転出力端から出力し、この出力信号の反転信号を前記第１の反転出力端から出力する第１の極性を有する第１の差動増幅回路と、前記非反転入力端子に接続された第２の非反転入力端と、前記反転入力端子に接続される第２の反転入力端と、第２の非反転出力端および第２の反転出力端を備え、前記第２の非反転入力端および前記第２の反転入力端からそれぞれ入力される２つの入力信号の電圧差を増幅した出力信号を前記第２の非反転出力端から出力し、この出力信号の反転信号を前記第２の反転出力端から出力する第１の極性と反対の第２の極性を有する第２の差動増幅回路と、前記第１の差動増幅回路の前記第１の非反転出力端に流れる電流と、前記第２の差動増幅回路の前記第２の反転出力端に流れる電流とを加算する第１の電流加算手段と、前記第２の差動増幅回路の前記第２の非反転出力端に流れる電流と、前記第１の差動増幅回路の前記第１の反転出力端に流れる電流とを加算する第２の電流加算手段と、制御端が前記第２の電流加算回路の出力端に接続される前記第１の極性を有する第１のスイッチング素子と、制御端が前記第１の電流加算回路の出力端に接続される前記第２の極性を有する第２のスイッチング素子とを有する出力段制御手段と、制御端が前記第１のスイッチング素子の出力端に接続された前記第１の極性を有する第３のスイッチング素子と、制御端が前記第２のスイッチング素子の出力端に接続された前記第２の極性を有する第４のスイッチング素子とを有する出力段と、前記第３のスイッチング素子の出力端と前記第４のスイッチング素子の出力端が共通に接続される出力端子と、前記出力端子と前記第３のスイッチング素子の制御端との間、および、前記出力端子と前記第４のスイッチング素子の制御端との間にそれぞれ接続される第１および第２の位相補償回路とを具備することを特徴とする半導体集積回路が提供される。

本発明によれば、高ＳＲを維持し、低消費電力の出力増幅器を含む半導体集積回路を得ることができる。

以下、本発明の実施例を図面を参照して説明する。

図１は、本発明の第１の実施例に係る出力増幅器１０を含む半導体集積回路を示した回路図である。

出力増幅器１０は、２つの入力端子（非反転入力端子１４、反転入力端子１５）、出力端子１６、差動増幅回路１１、出力段制御回路２０および出力段３０から構成されている。

差動増幅回路１１は、入力端のトランジスタがｎチャネルトランジスタから構成されたＮ型差動増幅回路１２とｐチャネルトランジスタから構成されたＰ型差動増幅回路１３から構成されている。

第１の電源１を０Ｖ、第２の電源２を５Ｖとすると、Ｎ型差動増幅回路１２は約１〜５Ｖの電圧範囲内で、Ｐ型差動増幅回路１３は約０〜４Ｖの電圧範囲内でそれぞれ差動増幅回路の機能を有するので、２つの差動増幅回路を組み合わせることによって０〜５ＶのＲａｉｌｔｏＲａｉｌで増幅することができる。

Ｎ型差動増幅回路１２は、ｎ型ＭＯＳトランジスタＭ１、Ｍ２、ｐ型ＭＯＳトランジスタＭ３、Ｍ４および電流源Ｉ１から構成されている。

Ｐ型差動増幅回路１３は、ｐ型ＭＯＳトランジスタＭ５、Ｍ６、ｎ型ＭＯＳトランジスタＭ７、Ｍ８および電流源Ｉ２から構成されている。

非反転入力端子（＋入力端子）１４は、Ｎ型差動増幅回路１２のｎ型ＭＯＳトランジスタＭ２およびＰ型差動増幅回路１３のｐ型ＭＯＳトランジスタＭ６のゲート電極にそれぞれ接続されている。同様に、反転入力端子（−入力端子）１５は、Ｎ型差動増幅回路１２のｎ型ＭＯＳトランジスタＭ１およびＰ型差動増幅回路１３のｐ型ＭＯＳトランジスタＭ５のゲート電極にそれぞれ接続されている。

ｐ型ＭＯＳトランジスタＭ４には、Ｎ型差動増幅回路１２の反転出力電流が流れている。このｐ型ＭＯＳトランジスタＭ４と第１のカレントミラー回路ＣＭ１を形成するｐ型ＭＯＳトランジスタＭ９のドレイン電極はＰ型差動増幅回路１３の非反転出力端１８と接続されている。

ｎ型ＭＯＳトランジスタＭ８には、Ｐ型差動増幅回路１３の反転出力電流が流れている。このｎ型ＭＯＳトランジスタＭ８と第２のカレントミラー回路ＣＭ２を形成するｎ型ＭＯＳトランジスタＭ１０のドレイン電極はＮ型差動増幅回路１２の非反転出力端１７と接続されている。

次に、出力段制御回路２０は２つのｐ型ＭＯＳトランジスタＭ１１、Ｍ１２および２つのｎ型ＭＯＳトランジスタＭ１３、Ｍ１４から構成されている。

ｐ型ＭＯＳトランジスタＭ１１、Ｍ１２は、ゲート電極にそれぞれ、Ｎ型差動増幅回路１２の非反転出力端１７が接続され、ソース電極は第２の電源２に接続されている。

ｎ型ＭＯＳトランジスタＭ１３、Ｍ１４は、ゲート電極にそれぞれ、Ｐ型差動増幅回路１３の非反転出力端１８が接続され、ソース電極は第１の電源１に接続されている。

ｐ型ＭＯＳトランジスタＭ１１のドレイン電極とｎ型ＭＯＳトランジスタＭ１３のドレイン電極は接続され、ｐ型ＭＯＳトランジスタＭ１２のドレイン電極とｎ型ＭＯＳトランジスタＭ１４のドレイン電極は接続されている。

次に、出力段３０はｎ型ＭＯＳトランジスタＭ１５およびｐ型ＭＯＳトランジスタＭ１６から構成されている。

ｎ型ＭＯＳトランジスタＭ１５は、ソース電極は第１の電源１に接続され、ドレイン電極がｐ型ＭＯＳトランジスタＭ１６のドレイン電極と接続されている。また、ｐ型ＭＯＳトランジスタＭ１６のソース電極は第２の電源２に接続されている。

ｎ型ＭＯＳトランジスタＭ１５のゲート電極は、出力制御回路２０のｎ型ＭＯＳトランジスタＭ１３のドレイン電極と接続されている。

同じく、ｐ型ＭＯＳトランジスタＭ１６のゲート電極は、出力段制御回路２０のｐ型ＭＯＳトランジスタＭ１２のドレイン電極と接続されている。

出力段３０のｎ型ＭＯＳトランジスタＭ１５のドレイン電極とｐ型ＭＯＳトランジスタＭ１６のドレイン電極の接続部は、出力増幅器１０の出力端子１６となる。

また、ｎ型ＭＯＳトランジスタＭ１５のドレイン電極とゲート電極との間に第１の位相補償コンデンサＣ１を挿入し、ｐ型ＭＯＳトランジスタＭ１６のドレイン電極とゲート電極との間に第２の位相補償コンデンサＣ２を挿入する。

次に本実施例の出力増幅器１０の信号処理について説明する。

Ｎ型差動増幅回路１２は、＋入力端子１４と−入力端子１５から入力された入力電圧の差分電圧が増幅されてｐ型ＭＯＳトランジスタＭ３のドレイン電極から出力される。

同様に、Ｐ型差動増幅回路１３は、＋入力端子１４と−入力端子１５から入力された入力電圧の差分電圧が増幅されてｎ型ＭＯＳトランジスタＭ７のドレイン電極から出力される。

ｐ型ＭＯＳトランジスタＭ４には、Ｎ型差動増幅回路１２の反転出力電流が流れている。このｐ型ＭＯＳトランジスタＭ４と第１のカレントミラー回路ＣＭ１を構成しているｐ型ＭＯＳトランジスタＭ９のドレイン電流は、Ｎ型差動増幅回路１２の反転出力信号である。

ｐ型ＭＯＳトランジスタＭ９のドレイン電極は、Ｐ型差動増幅回路１３の非反転出力端１８であるｎ型ＭＯＳトランジスタＭ７のドレイン電極と接続されているので、Ｎ型差動増幅回路１２の反転出力電流がＰ型差動増幅回路１３の非反転出力電流に加算されることになる。

同様に、ｎ型ＭＯＳトランジスタＭ８には、Ｐ型差動増幅回路１３の反転出力電流が流れている。このｎ型ＭＯＳトランジスタＭ８と第２のカレントミラー回路ＣＭ２を構成しているｎ型ＭＯＳトランジスタＭ１０のドレイン電流は、Ｐ型差動増幅回路１３の反転出力信号である。

ｎ型ＭＯＳトランジスタＭ１０のドレイン電極は、Ｎ型差動増幅回路１２の非反転出力端１７であるｐ型ＭＯＳトランジスタＭ３のドレイン電極と接続されているので、Ｐ型差動増幅回路１３の反転出力電流がＮ型差動増幅回路１２の非反転出力電流に加算されることになる。

このようにＮ型差動増幅回路１２とＰ型差動増幅回路１３の反転出力信号と非反転出力信号をそれぞれ加算した信号を出力段制御回路２０に入力する。

ｐ型ＭＯＳトランジスタＭ１１、Ｍ１２はＮ型差動増幅回路１２の非反転出力信号だけでなく、Ｐ型差動増幅回路１３の反転出力信号によっても制御される。また、ｎ型ＭＯＳトランジスタＭ１３、Ｍ１４はＰ型差動増幅回路１３の非反転出力信号だけでなく、Ｎ型差動増幅回路１２の反転出力信号によっても制御される。

出力段３０を構成するｎ型ＭＯＳトランジスタＭ１５のゲート電極に対して、ｎ型ＭＯＳトランジスタＭ１３のドレイン電圧を印加して制御する。同様に、出力段３０を形成するｐ型ＭＯＳトランジスタＭ１６のゲート電極に対して、ｐ型ＭＯＳトランジスタＭ１２のドレイン電圧を印加して制御する。

すなわち、ｎ型ＭＯＳトランジスタＭ１５とｐ型ＭＯＳトランジスタＭ１６は、ｐ型ＭＯＳトランジスタＭ３、Ｍ１１、Ｍ１２のカレントミラー回路とｎ型ＭＯＳトランジスタＭ７、Ｍ１３、Ｍ１４のカレントミラー回路の電流比をそれぞれ微調整することによって制御される。

したがって、出力段３０のｐ型ＭＯＳトランジスタＭ１６だけでなくｎ型ＭＯＳトランジスタＭ１５に対しても、Ｎ型差動増幅回路１２とＰ型差動増幅回路１３の出力信号を直接制御信号として用いているので、リニア制御が実現できる。

このように、従来技術において一方の出力トランジスタの制御に必要であったＣ級動作を行うエンハンストメント回路が不要となり、またこれに伴って強制的に行われていた電流ブーストが必要なくなる。Ｃ級動作の切り替わり時の変化による出力波形の段差が生じることもない。

図２は、本発明の第２の実施例に係る出力増幅器１０を含む半導体集積回路を示した回路図である。

本実施例の出力増幅器１０も前述した第１の実施例と同様に、２つの入力端子（＋入力端子１４、−入力端子１５）、出力端子１６、差動増幅回路１１、出力段制御回路２０および出力段３０から構成されている。

差動増幅回路１１、第１および第２のカレントミラー回路ＣＭ１、ＣＭ２の構成は、第１の実施例と同様なので回路構成の説明は省略する。

出力段制御回路２０は３つのｐ型ＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１７および３つのｎ型ＭＯＳトランジスタＭ１３、Ｍ１４、Ｍ１８ならびにゲート電圧制御回路４０から構成されている。

ｐ型ＭＯＳトランジスタＭ１１、Ｍ１２は、ゲート電極にそれぞれＮ型差動増幅回路１２の非反転出力端１７が接続され、ソース電極は第２の電源２に接続されている。

ｎ型ＭＯＳトランジスタＭ１３、Ｍ１４は、ゲート電極にそれぞれＰ型差動増幅回路１３の非反転出力端１８が接続され、ソース電極は第１の電源１に接続されている。

ｐ型ＭＯＳトランジスタＭ１７は、ソース電極がｐ型ＭＯＳトランジスタＭ１１のドレイン電極と接続され、ドレイン電極がｎ型ＭＯＳトランジスタＭ１３のドレイン電極と接続されている。

ｎ型ＭＯＳトランジスタＭ１８は、ドレイン電極がｐ型ＭＯＳトランジスタＭ１２のドレイン電極と接続され、ソース電極がｎ型ＭＯＳトランジスタ１４のドレイン電極と接続されている。

ｐ型ＭＯＳトランジスタＭ１７およびｎ型ＭＯＳトランジスタＭ１８のゲート電極は、ゲート電圧制御回路４０と接続されている。

ゲート電圧制御回路４０は、ｐ型ＭＯＳトランジスタＭ１９、Ｍ２０、ｎ型ＭＯＳトランジスタＭ２１、Ｍ２２および電流源Ｉ３から構成されている。

ｐ型ＭＯＳトランジスタＭ１９は、ソース電極が第２の電極２と接続され、ドレイン電極はｐ型ＭＯＳトランジスタＭ２０のソース電極と接続されている。また、ｐ型ＭＯＳトランジスタＭ２０のドレイン電極は電流源Ｉ３の一方と接続されている。

ｎ型ＭＯＳトランジスタＭ２１は、ドレイン電極が電流源Ｉ３の他方と接続され、ソース電極がｎ型ＭＯＳトランジスタＭ２２のドレイン電極と接続されている。また、ｎ型ＭＯＳトランジスタＭ２２のソース電極は第１の電源１と接続されている。

ｐ型ＭＯＳトランジスタＭ１９、Ｍ２０およびｎ型ＭＯＳトランジスタＭ２１、Ｍ２２のゲート電極は、それぞれのトランジスタのドレイン電極と接続されている。

ｐ型ＭＯＳトランジスタＭ１７のゲート電極は、ｐ型ＭＯＳトランジスタＭ２０のドレイン電極と接続され、ｎ型ＭＯＳトランジスタＭ１８のゲート電極は、ｎ型ＭＯＳトランジスタＭ２１のドレイン電極と接続されている。

ｎ型ＭＯＳトランジスタＭ１５は、ソース電極が第１の電源１に接続され、ドレイン電極がｐＭＯＳトランジスタＭ１６のドレイン電極と接続されている。また、ｐ型ＭＯＳトランジスタ１６のソース電極は第２の電源２に接続されている。

出力段３０のｎ型ＭＯＳトランジスタＭ１５のドレイン電極とｐ型ＭＯＳトランジスタＭ１６のドレイン電極の接続部は、出力端子１６となる。

また、ｎ型ＭＯＳトランジスタＭ１５のドレイン電極とｐ型ＭＯＳトランジスタＭ１７のソース電極との間に第１の位相補償コンデンサＣ１が挿入されている。また、ｐ型ＭＯＳトランジスタＭ１６のドレイン電極とｎ型ＭＯＳトランジスタＭ１８のソース電極との間に第２の位相補償コンデンサＣ２が挿入されている。

したがって、ｎ型ＭＯＳトランジスタＭ１５の位相補償回路は、第１の位相補償コンデンサＣ１とｐ型ＭＯＳトランジスタＭ１７から構成されている。また、ｐ型ＭＯＳトランジスタＭ１６の位相補償回路は、第２の位相補償コンデンサＣ２とｎ型ＭＯＳトランジスタＭ１８から構成されている。

第１の実施例と同様に、Ｎ型差動増幅回路１２は、＋入力端子１４と−入力端子１５から入力された入力電圧の差分電圧が増幅されてｐ型ＭＯＳトランジスタＭ３のドレイン電極から出力される。

ｐ型ＭＯＳトランジスタＭ４には、Ｎ型差動増幅回路１２の反転出力電流が流れている。このｐ型ＭＯＳトランジスタＭ４と第１のカレントミラー回路ＣＭ１を構成しているｐ型ＭＯＳトランジスタＭ９のドレイン電流は、Ｎ型差動増幅回路１２の反転出力電流である。

同様に、ｎ型ＭＯＳトランジスタＭ８には、Ｐ型差動増幅回路１３の反転出力電流が流れている。このｎ型ＭＯＳトランジスタＭ８と第２のカレントミラー回路ＣＭ２を構成しているｎ型ＭＯＳトランジスタＭ１０のドレイン電流は、Ｐ型差動増幅回路１３の反転出力電流である。

ｐ型ＭＯＳトランジスタＭ１１、Ｍ１２は、Ｎ型差動増幅回路１２の非反転出力信号だけでなく、Ｐ型差動増幅回路１３の反転出力信号によっても制御される。また、ｎ型ＭＯＳトランジスタＭ１３、Ｍ１４は、Ｐ型差動増幅回路１３の非反転出力信号だけでなく、Ｎ型差動増幅回路１２の反転出力信号によっても制御される。

出力段３０を構成するｎ型ＭＯＳトランジスタＭ１５のゲート電極に対して、ｎ型ＭＯＳトランジスタＭ１３のドレイン電圧を印加して制御する。そして、このｎ型ＭＯＳトランジスタＭ１３のドレイン電圧は、ｐ型ＭＯＳトランジスタＭ１７のゲート電圧を制御することによって制御される。同様に、出力段３０を構成するｐ型ＭＯＳトランジスタＭ１６のゲート電極に対して、ｐ型ＭＯＳトランジスタＭ１２のドレイン電圧を印加して制御する。そして、このｐ型ＭＯＳトランジスタＭ１２のドレイン電圧は、ｎ型ＭＯＳトランジスタＭ１８のゲート電圧を制御することによって制御される。

したがって、ｎ型ＭＯＳトランジスタＭ１５のゲート電極に印加される電圧は、ｐ型ＭＯＳトランジスタＭ１７のゲート電圧によって制御されることになり、ｐ型ＭＯＳトランジスタＭ１６のゲート電極に印加される電圧は、ｎ型ＭＯＳトランジスタＭ１８のゲート電圧によって制御されることになる。

このｐ型ＭＯＳトランジスタＭ１７およびｎ型ＭＯＳトランジスタＭ１８のゲート電圧は、それぞれ、ゲート電圧制御回路４０によって制御される。

ｐ型ＭＯＳトランジスタＭ１７のゲート電極に印加されるゲート電圧は、ｐ型ＭＯＳトランジスタＭ２０のドレイン電極にかかる電圧である。また、ｎ型ＭＯＳトランジスタＭ１８のゲート電極に印加されるゲート電圧は、ｎ型ＭＯＳトランジスタＭ２１のドレイン電極にかかる電圧である。

ここで、出力増幅器１０がボルテージフォロワとして使用され、＋入力端子１４と−入力端子１５が同電位となる場合を考えると、ｐ型ＭＯＳトランジスタＭ１１、Ｍ１２のドレイン電流とｎ型ＭＯＳトランジスタＭ１３、Ｍ１４のドレイン電流はほぼ同じで、ＤＣ的に安定した状態となる。

このようにＤＣ的に安定した状態の出力段３０を構成するｎ型ＭＯＳトランジスタＭ１５とｐ型ＭＯＳトランジスタＭ１６にかかるゲート−ソース間の電圧Ｖ_GSをＶａとする。この場合、ｎ型ＭＯＳトランジスタＭ１３のドレイン−ソース間の電圧Ｖ_DSはＶａなので、ｐ型ＭＯＳトランジスタＭ１２のＶ_DSは（ＶＤＤ−Ｖａ）である（第１の電源を０Ｖ、第２の電源をＶＤＤとする。）。

ゲート電圧制御回路４０もＤＣ的に安定した状態とするように電流源Ｉ３を制御すると、ｐ型ＭＯＳトランジスタＭ１９、Ｍ２０およびｎ型ＭＯＳトランジスタＭ２１、Ｍ２２のＶ_GSは総てＶａである。

すると、ｐ型ＭＯＳトランジスタＭ２０のドレイン電圧は、（ＶＤＤ−Ｖａ−Ｖａ）＝（ＶＤＤ−２Ｖａ）となって、ｐ型ＭＯＳトランジスタＭ１７のゲート電極に印加される。

ＤＣ的に安定しているｐ型ＭＯＳトランジスタＭ１７のＶ_DSもＶａなので、ｐ型ＭＯＳトランジスタＭ１１のドレイン電圧は、（ＶＤＤ−２Ｖａ）＋Ｖａ＝（ＶＤＤ−Ｖａ）となる。したがって、ｐ型ＭＯＳトランジスタＭ１１のＶ_DSはＶＤＤ−（ＶＤＤ−Ｖａ）＝Ｖａとなる。

同様に、ｎ型ＭＯＳトランジスタＭ２１にかかるドレイン電圧は、Ｖａ＋Ｖａ＝２Ｖａとなって、ｎ型ＭＯＳトランジスタＭ１８のゲート電極に印加される。

ＤＣ的に安定しているｎ型ＭＯＳトランジスタＭ１８のＶ_DSもＶａなので、ｎ型ＭＯＳトランジスタＭ１４のドレイン電圧は、２Ｖａ−Ｖａ＝Ｖａとなる。したがって、ｎ型ＭＯＳトランジスタＭ１４のＶ_DSはＶａとなる。

ｐ型ＭＯＳトランジスタＭ１１のＶ_DSとｎ型ＭＯＳトランジスタＭ１４のＶ_DSは共にＶａになるので、出力段制御回路２０の２つの出力端間の電圧バランスがとれて、出力段３０に安定した電圧を与えることができる。

いま仮に、出力段制御回路２０内にｐ型ＭＯＳトランジスタＭ１７およびｎ型ＭＯＳトランジスタＭ１８がない場合を考えると、ｐ型ＭＯＳトランジスタＭ１１のＶ_DSはＶＤＤ−Ｖａ、ｎ型ＭＯＳトランジスタＭ１４のＶ_DSはＶａとなってしまう。そこで、この場合、ｐ型ＭＯＳトランジスタＭ３、Ｍ１１、Ｍ１２のカレントミラー回路、ｎ型ＭＯＳトランジスタＭ７、Ｍ１３、Ｍ１４のカレントミラー回路の電流比を微調整する必要が生じる。

これに対して、出力段制御回路２０内に設けられたｐ型ＭＯＳトランジスタＭ１７およびｎ型ＭＯＳトランジスタＭ１８は、ｐ型ＭＯＳトランジスタＭ１１、Ｍ１２およびｎ型ＭＯＳトランジスタＭ１３、Ｍ１４の電流比の微調整を行わずとも出力段３０の出力を安定に保つように働く。

また、ｎ型ＭＯＳトランジスタＭ１５の位相補償は、第１の位相補償コンデンサＣ１とｐ型ＭＯＳトランジスタＭ１７の組み合わせによって決定される。したがって、位相補償は第１の位相補償コンデンサＣ１の容量だけでなく、ｐ型ＭＯＳトランジスタＭ１７の抵抗値によっても制御することができるので、第１の位相補償コンデンサＣ１の容量を抑えることが可能となる。同様に、ｐ型ＭＯＳトランジスタＭ１６の位相補償においても第２の位相補償コンデンサＣ２の容量を抑えることができる。

したがって、第１および第２の位相補償コンデンサＣ１、Ｃ２の容量を抑えることによって動作電流を削減することができる。

また前述した第１の実施例と同様に、出力段３０のｐ型ＭＯＳトランジスタＭ１６だけでなくｎ型ＭＯＳトランジスタＭ１５に対して、Ｎ型差動増幅回路１２とＰ型差動増幅回路１３の出力信号を直接制御信号として用いているので、リニア制御が実現できる。

このように第１の実施例と同様に、従来技術において一方の出力トランジスタの制御に必要であったＣ級動作を行うエンハンストメント回路が不要となり、またこれに伴って強制的に行われていた電流ブーストが必要なくなる。また、Ｃ級動作の切り替わり時の変化による出力波形の段差が生じることもない。

なお、ゲート電圧制御回路４０は本実施例に限らない。本実施例のようにｐ型ＭＯＳトランジスタＭ１７およびｎ型ＭＯＳトランジスタＭ１８を制御することができればよい。

図３は、本発明の第３の実施例に係る出力増幅器１０を含む半導体集積回路を示した回路図である。

本実施例の出力増幅器１０も前述した第２の実施例と同様に、２つの入力端子（＋入力端子１４、−入力端子１５）、出力端子１６、差動増幅回路１１、出力段制御回路２０、ゲート電圧制御回路４０および出力段３０から構成されている。

差動増幅回路１１の基本的な回路構成、および、ゲート電圧制御回路４０、第１、第２のカレントミラー回路ＣＭ１、ＣＭ２の構成は、第２の実施例と同様なので、ここでは、この部分の回路構成の詳細な説明は省略する。

本実施例が第２の実施例と異なる点は、出力段制御回路２０の回路構成である。第２の実施例では、出力段３０を構成するｎ型ＭＯＳトランジスタＭ１５とｐ型ＭＯＳトランジスタＭ１６を、それぞれ独立に制御する回路が出力段制御回路２０に設けられていたが、本実施例の出力段制御回路２０では、ｎ型ＭＯＳトランジスタＭ１５とｐ型ＭＯＳトランジスタＭ１６を制御する回路は共通化されている。

すなわち、本実施例の出力段制御回路２０では、ゲート電極がＮ型差動増幅回路１２の非反転出力端１７に接続されるｐ型ＭＯＳトランジスタＭ１１のドレイン電極に、ｐ型ＭＯＳトランジスタＭ１７のソース電極とｎ型ＭＯＳトランジスタＭ１８のドレイン電極が共通に接続され、ゲート電極がＰ型差動増幅回路１３の非反転出力端１８に接続されるｎ型ＭＯＳトランジスタＭ１３のドレイン電極に、ｐ型ＭＯＳトランジスタＭ１７のドレイン電極とｎ型ＭＯＳトランジスタＭ１８のソース電極が共通に接続されている。

そして、ｐ型ＭＯＳトランジスタＭ１１のドレイン電極が出力段３０のｐ型ＭＯＳトランジスタＭ１６のゲート電極に接続され、ｎ型ＭＯＳトランジスタＭ１３のドレイン電極が出力段３０のｎ型ＭＯＳトランジスタＭ１５のゲート電極に接続される。

一方、ｐ型ＭＯＳトランジスタＭ１７のゲート電極とｎ型ＭＯＳトランジスタＭ１８のゲート電極は、第２の実施例と同じく、ゲート電圧制御回路４０のｐ型ＭＯＳトランジスタＭ２０のドレイン電極とｎ型ＭＯＳトランジスタＭ２１のドレイン電極にそれぞれ接続されている。

なお、本実施例では、ｐ型ＭＯＳトランジスタＭ１１のソース電極、およびｐ型ＭＯＳトランジスタＭ１１とカレントミラー回路を構成するｐ型ＭＯＳトランジスタＭ３のソース電極は、それぞれ抵抗素子Ｒ３、Ｒ１を介して第２の電源２に接続されている。同様に、ｎ型ＭＯＳトランジスタＭ１３のソース電極、およびｎ型ＭＯＳトランジスタＭ１３とカレントミラー回路を構成するｎ型ＭＯＳトランジスタＭ７のソース電極は、それぞれ抵抗素子Ｒ４、Ｒ２を介して第１の電源１に接続されている。これらの抵抗素子Ｒ１〜Ｒ４は、トランジスタのしきい値のバラツキによるカレントミラー回路の特性の変動を抑える働きを有する。

また、本実施例では、ｎ型ＭＯＳトランジスタＭ１５のドレイン電極とｎ型ＭＯＳトランジスタＭ１３のソース電極との間に第１の位相補償コンデンサＣ１が挿入され、ｐ型ＭＯＳトランジスタＭ１６のドレイン電極とｐ型ＭＯＳトランジスタＭ１１のソース電極との間に第２の位相補償コンデンサＣ２が挿入される。

したがって、ｎ型ＭＯＳトランジスタＭ１５の位相補償回路は、第１の位相補償コンデンサＣ１とｎ型ＭＯＳトランジスタＭ１３から構成される。また、ｐ型ＭＯＳトランジスタＭ１６の位相補償回路は、第２の位相補償コンデンサＣ２とｐ型ＭＯＳトランジスタＭ１１から構成される。

このような本実施例の動作においても、ｎ型ＭＯＳトランジスタＭ１５のゲート電極に印加される電圧は、ｐ型ＭＯＳトランジスタＭ１７のゲート電圧によって制御され、ｐ型ＭＯＳトランジスタＭ１６のゲート電極に印加される電圧は、ｎ型ＭＯＳトランジスタＭ１８のゲート電圧によって制御される。したがって、本実施例の出力段３０も安定した動作を行う。

このような本実施例においては、出力段制御回路２０を構成するトランジスタの数を少なくすることができるので、半導体集積回路の消費電流を少なくすることができる。

また、本実施例における位相補償は、第１の位相補償コンデンサＣ１とｎ型ＭＯＳトランジスタＭ１３、および第２の位相補償コンデンサＣ２とｐ型ＭＯＳトランジスタＭ１１で行われる。したがって、位相補償をｎ型ＭＯＳトランジスタＭ１３およびｐ型ＭＯＳトランジスタＭ１１の抵抗値によっても制御できる。そのため、本実施例においても、第１および第２の位相補償コンデンサＣ１、Ｃ２の容量を抑えることができる。

図４は、本発明の第４の実施例に係る出力増幅器１０を含む半導体集積回路を示した回路図である。

本実施例の出力増幅器１０も前述した第３の実施例と同様に、ｎ型ＭＯＳトランジスタＭ１５とｐ型ＭＯＳトランジスタＭ１６からなる出力段３０を有し、このｎ型ＭＯＳトランジスタＭ１５とｐ型ＭＯＳトランジスタＭ１６を共通に制御する出力段制御回路２０を有している。また、第３の実施例と同様に、２つの入力端子（＋入力端子１４、−入力端子１５）、出力端子１６、差動増幅回路１１を有している。そこで、第３の実施例と同じ部分には同じ符号を付し、詳細な説明は省略する。

一方、本実施例では第３の実施例と異なり、出力段制御回路２０に含まれるｐ型ＭＯＳトランジスタＭ１７およびｎ型ＭＯＳトランジスタＭ１８にそれぞれゲート電圧を与えるゲート電圧制御回路４０が、出力増幅器１０の回路構成から省かれている。

その代わり、出力増幅器１０の外部からｎ型ＭＯＳトランジスタ用バイアス電圧およびｐ型ＭＯＳトランジスタ用バイアス電圧をそれぞれ供給するｎ型ＭＯＳトランジスタ用バイアス電圧端子５０およびｐ型ＭＯＳトランジスタ用バイアス電圧端子６０が設けられている。

出力段制御回路２０のｐ型ＭＯＳトランジスタＭ１７のゲート電極はｐ型ＭＯＳトランジスタ用バイアス電圧端子６０に接続され、ｎ型ＭＯＳトランジスタＭ１８のゲート電極はｎ型ＭＯＳトランジスタ用バイアス電圧端子５０に接続される。

また、本実施例では、第３の実施例の抵抗素子Ｒ１、Ｒ３の代わりに、ゲート電極がそれぞれｐ型ＭＯＳトランジスタ用バイアス電圧端子６０に接続されるｐ型ＭＯＳトランジスタＭ２３、Ｍ２５が設けられ、抵抗素子Ｒ２、Ｒ４の代わりに、ゲート電極がそれぞれｎ型ＭＯＳトランジスタ用バイアス電圧端子５０に接続されるｎ型ＭＯＳトランジスタＭ２４、Ｍ２６が設けられている。

すなわち、ｐ型ＭＯＳトランジスタＭ２３のドレイン電極はｐ型ＭＯＳトランジスタＭ３のソース電極に接続され、ｐ型ＭＯＳトランジスタＭ２３のソース電極は第２の電源２に接続される。また、ｐ型ＭＯＳトランジスタＭ２５のドレイン電極はｐ型ＭＯＳトランジスタＭ１１のソース電極に接続され、ｐ型ＭＯＳトランジスタＭ２５のソース電極は第２の電源２に接続される。

同様に、ｎ型ＭＯＳトランジスタＭ２４のドレイン電極はｎ型ＭＯＳトランジスタＭ７のソース電極に接続され、ｎ型ＭＯＳトランジスタＭ２４のソース電極は第１の電源１に接続される。また、ｎ型ＭＯＳトランジスタＭ２６のドレイン電極はｎ型ＭＯＳトランジスタＭ１３のソース電極に接続され、ｎ型ＭＯＳトランジスタＭ２６のソース電極は第１の電源１に接続される。

これらのｐ型ＭＯＳトランジスタＭ２３、Ｍ２５およびｎ型ＭＯＳトランジスタＭ２４、Ｍ２６のオン抵抗が実施例３における抵抗素子Ｒ１〜Ｒ４の代わりに用いられる。

また、第３の実施例と同様に、ｎ型ＭＯＳトランジスタＭ１５のドレイン電極とｎ型ＭＯＳトランジスタＭ１３のソース電極との間に第１の位相補償コンデンサＣ１が挿入され、ｐ型ＭＯＳトランジスタＭ１６のドレイン電極とｐ型ＭＯＳトランジスタＭ１１のソース電極との間に第２の位相補償コンデンサＣ２が挿入される。

このような本実施例によれば、ゲート電圧制御回路４０を内蔵しないため出力増幅器１０を構成するトランジスタの数を少なくすることができる。一般に、ＬＣＤを駆動するドライバでは、ＬＣＤの多数の画素を駆動するため、同じ構成の出力増幅器が多数用いられる。したがって、このような多数の出力増幅器を集積するＬＣＤ駆動ドライバに本実施例の出力増幅器１０を適用すると、ＬＣＤ駆動ドライバ用集積回路のトランジスタ数を大幅に少なくすることができる。

また、本実施例においては、ｐ型ＭＯＳトランジスタＭ２３、Ｍ２５およびｎ型ＭＯＳトランジスタＭ２４、Ｍ２６を抵抗素子として用いるため、ポリシリコン層などにより抵抗素子を形成するよりも、集積回路のチップ面積を格段に小さくすることができる。

本発明の第１の実施例に係る出力増幅器を含む半導体集積回路の回路構成図である。本発明の第２の実施例に係る出力増幅器を含む半導体集積回路の回路構成図である。本発明の第３の実施例に係る出力増幅器を含む半導体集積回路の回路構成図である。本発明の第４の実施例に係る出力増幅器を含む半導体集積回路の回路構成図である。従来技術の出力増幅器を含む半導体集積回路の回路構成図である。図５に示す出力増幅器を用いた出力信号のタイミング図である。

符号の説明

１第１の電源
２第２の電源
１０出力増幅器
１１差動増幅回路
１２Ｎ型差動増幅回路
１３Ｐ型差動増幅回路
１４非反転入力端子（＋入力端子）
１５反転入力端子（−入力端子）
１６出力端子
１７Ｎ型差動増幅回路の非反転出力端
１８Ｐ型差動増幅回路の非反転出力端
２０出力段制御回路
３０出力段
４０ゲート電圧制御回路
５０ｎ型ＭＯＳトランジスタ用バイアス電圧端子
６０ｐ型ＭＯＳトランジスタ用バイアス電圧端子
Ｍ１〜Ｍ２６ＭＯＳトランジスタ
Ｃ１、Ｃ２位相補償コンデンサ
Ｉ１〜Ｉ３電流源
ＣＭ１、ＣＭ２カレントミラー回路
Ｒ１〜Ｒ４抵抗素子

Claims

非反転入力端子および反転入力端子からそれぞれ入力される２つの入力信号の電圧差を増幅する第１の極性を有する第１の差動増幅手段と、
前記非反転入力端子および前記反転入力端子からそれぞれ入力される前記２つの入力信号の電圧差を増幅し、前記第１の極性と反対の第２の極性を有する第２の差動増幅手段と、
前記第１の差動増幅手段の非反転出力と、前記第２の差動増幅手段の反転出力とを加算する第１の加算手段と、
前記第２の差動増幅手段の非反転出力と、前記第１の差動増幅手段の反転出力とを加算する第２の加算手段と、
前記第２の加算手段の出力信号によって制御される前記第１の極性を有する第１のスイッチング素子と、前記第１の加算手段の出力信号によって制御される前記第２の極性を有する第２のスイッチング素子とを備える出力段制御手段と、
前記出力段制御手段の前記第１のスイッチング素子の出力信号によって制御される前記第１の極性を有する第３のスイッチング素子と、前記出力段制御手段の第２のスイッチング素子の出力信号によって制御される前記第２の極性を有する第４のスイッチング素子とを備える出力段と、
前記第３のスイッチング素子の出力端と前記第４のスイッチング素子の出力端が共通に接続される出力端子と
を具備することを特徴とする半導体集積回路。
非反転入力端子と、
反転入力端子と、
前記非反転入力端子に接続される第１の非反転入力端と、前記反転入力端子に接続される第１の反転入力端と、第１の非反転出力端および第１の反転出力端を備え、前記第１の非反転入力端および前記第１の反転入力端からそれぞれ入力される２つの入力信号の電圧差を増幅した出力信号を前記第１の非反転出力端から出力し、この出力信号の反転信号を前記第１の反転出力端から出力する第１の極性を有する第１の差動増幅回路と、
前記非反転入力端子に接続された第２の非反転入力端と、前記反転入力端子に接続される第２の反転入力端と、第２の非反転出力端および第２の反転出力端を備え、前記第２の非反転入力端および前記第２の反転入力端からそれぞれ入力される２つの入力信号の電圧差を増幅した出力信号を前記第２の非反転出力端から出力し、この出力信号の反転信号を前記第２の反転出力端から出力する第１の極性と反対の第２の極性を有する第２の差動増幅回路と、
前記第１の差動増幅回路の前記第１の非反転出力端に流れる電流と、前記第２の差動増幅回路の前記第２の反転出力端に流れる電流とを加算する第１の電流加算手段と、
前記第２の差動増幅回路の前記第２の非反転出力端に流れる電流と、前記第１の差動増幅回路の前記第１の反転出力端に流れる電流とを加算する第２の電流加算手段と、
制御端が前記第２の電流加算手段の出力端に接続される前記第１の極性を有する第１のスイッチング素子と、制御端が前記第１の電流加算手段の出力端に接続される前記第２の極性を有する第２のスイッチング素子とを有する出力段制御手段と、
制御端が前記第１のスイッチング素子の出力端に接続された前記第１の極性を有する第３のスイッチング素子と、制御端が前記第２のスイッチング素子の出力端に接続された前記第２の極性を有する第４のスイッチング素子とを有する出力段と、
前記第３のスイッチング素子の出力端と前記第４のスイッチング素子の出力端が共通に接続される出力端子と、
前記第３のスイッチング素子の出力端と前記第３のスイッチング素子の制御端との間、および、前記第４のスイッチング素子の出力端と前記第４のスイッチング素子の制御端との間にそれぞれ接続される第１および第２の位相補償回路と
を具備することを特徴とする半導体集積回路。
前記第１の差動増幅回路は、
ゲート電極が前記非反転入力端子に接続される第１のｎ型トランジスタと、
ゲート電極が前記反転入力端子に接続される第２のｎ型トランジスタと、
一方が前記第１のｎ型トランジスタのソース電極および前記第２のｎ型トランジスタのソース電極に接続され、他方が第１の電源に接続される第１の電流源と、
ドレイン電極およびゲート電極が前記第１のｎ型トランジスタのドレイン電極に接続され、ソース電極が第２の電源に接続される第１のｐ型トランジスタと、
ドレイン電極およびゲート電極が前記第２のｎ型トランジスタのドレイン電極に接続され、ソース電極が前記第２の電源に接続されて、前記ドレイン電極が前記第１の非反転出力端となる第２のｐ型トランジスタと、
ゲート電極が前記第１のｐ型トランジスタのゲート電極に接続され、ソース電極が前記第２の電源に接続されて、ドレイン電極が前記第１の反転出力端となる第３のｐ型トランジスタとを有し、
前記第２の差動増幅回路は、
ゲート電極が前記非反転入力端子に接続される第４のｐ型トランジスタと、
ゲート電極が前記反転入力端子に接続される第５のｐ型トランジスタと、
一方が前記第４のｐ型トランジスタのソース電極および前記第５のｐ型トランジスタのソース電極に接続され、他方が前記第２の電源に接続される第２の電流源と、
ドレイン電極およびゲート電極が前記第４のｐ型トランジスタのドレイン電極に接続され、ソース電極が前記第１の電源に接続される第３のｎ型トランジスタと、
ドレイン電極およびゲート電極が前記第５のｐ型トランジスタのドレイン電極に接続され、ソース電極が前記第１の電源に接続されて、前記ドレイン電極が前記第２の非反転出力端となる第４のｎ型トランジスタと、
ゲート電極が前記第３のｎ型トランジスタのゲート電極に接続され、ソース電極が前記第１の電源に接続されて、ドレイン電極が前記第２の反転出力端となる第５のｎ型トランジスタと
を有することを特徴とする請求項２に記載の半導体集積回路。