JP5237715B2 - 出力回路 - Google Patents

Description

本発明は、出力回路に係り、特に、フルスイング特性を有するＡＢ級出力回路における出力応答特性の向上等を図ったものに関する。

従来、この種の回路としては、例えば、図５に基本回路構成が示されたＡＢ級出力回路などが良く知られている。
以下、同図を参照しつつ、この従来の基本回路構成例について説明する。
この出力回路は、Ｐチャンネルの第１のＭＯＳトランジスタＱ１ＡとＮチャンネルの第２のＭＯＳトランジスタＱ２Ａからなるプッシュプル出力段が設けられていると共に、その入力側には、Ｐチャンネルの第３のＭＯＳトランジスタＱ３ＡとＮチャンネルの第４のＭＯＳトランジスタＱ４Ａからなるトランジスタ対が設けられてなるものである

第３のＭＯＳトランジスタＱ３Ａのソースと第４のＭＯＳトランジスタＱ４Ａのドレインは、相互に接続されて第１のＭＯＳトランジスタＱ１Ａのゲートに接続されると共に、その接続点には第１の制御電流源７が接続される一方、第３のＭＯＳトランジスタＱ３Ａのドレインと第４のＭＯＳトランジスタＱ４Ａのソースは、相互に接続されて第２のＭＯＳトランジスタのゲートに接続されると共に、その接続点には、第２の制御電流源８が接続されている。
そして、第３のＭＯＳトランジスタＱ３Ａのゲートには、第１のバイアス電源６４が、第４のＭＯＳトランジスタＱ４Ａのゲートには、第２のバイアス電源５９が、それぞれ接続されている。

かかる構成において、第１のバイアス電源６４と第２のバイアス電源５９は、第１及び第２のＭＯＳトランジスタＱ１Ａ，Ｑ２Ａが同時に非導通状態となることがないように、かつ、ＡＢ級動作となるように、それぞれのバイアスが設定されると共に、第１の制御電流源７と第２の制御電流源８は、それぞれの増分が逆極性となるように動作するものとなっている。
なお、図５において、第１の容量５５、第２の容量５６、第３の容量５７、及び、第４の容量５８は、トランジスタの寄生容量、又は、位相補償用容量を表したものである。

図６には、図５に示された基本回路のより具体的な回路構成例が示されており、以下、同図について概括的に説明する。なお、図５に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この構成例は、特に、図５における第１及び第２の制御電流源７，８の具体的な回路構成例と共に、信号入力段の回路構成例を示したものである。
Ｐチャンネルの第７のＭＯＳトランジスタＱ７Ａは、第１の制御電流源としての機能を果たす一方、Ｎチャンネルの第９のトランジスタＱ９Ａは、第２の制御電流源としての機能を果たすものとなっている。

一方、信号入力段は、演算増幅器６９と、２つのコンダクタンスアンプ６７，６８を主たる構成要素として構成されたものとなっており、図６は、入力信号に対する出力応答を試験するためのパルス信号発生器７３が接続された状態が示されている。
すなわち、演算増幅器６９の反転入力端子には、パルス信号発生器７３の出力信号が印加されると共に、帰還抵抗器７０を介して出力信号がフィードバックされるようになっており、回路全体として反転増幅器が構成されるようになっている。

演算増幅器６９は、２つの信号出力が得られるようになっており、その一方は、コンダクタンスアンプ６７の入力段に、他方は、コンダクタンスアンプ６８の入力段に、それぞれ接続されている。
そして、コンダクタンスアンプ６７の出力段は、第７のＭＯＳトランジスタＱ７Ａとカレントミラーと構成するＰチャンネルの第８のＭＯＳトランジスタＱ８Ａのドレイン及びゲートに接続されている。
また、コンダクタンスアンプ６８の出力段は、第９のＭＯＳトランジスタＱ９Ａとカレントミラーと構成するＮチャンネルの第１０のＭＯＳトランジスタＱ１０Ａのドレイン及びゲートに接続されている。

かかる従来回路においては、第１及び第２のＭＯＳトランジスタＱ１Ａ，Ｑ２Ａが、スイッチング動作により、第１のＭＯＳトランジスタＱ１Ａが非導通状態から導通状態へ移行する一方、第２のＭＯＳトランジスタＱ２Ａが導通状態から非導通状態へ移行する際、第２のＭＯＳトランジスタＱ２Ａのゲート電位は低下するが、その際、第３の容量５７、第４の容量５８に蓄積された電荷は、第２の制御電流源８によって放電されることとなる。

この放電が迅速に行われる場合には、第２のＭＯＳトランジスタＱ２Ａは、導通状態から急速に非導通状態となるが、放電時間が長くなると第２のＭＯＳトランジスタＱ２Ａが非導通状態となるまでの時間も長くなり、この第２のＭＯＳトランジスタＱ２Ａが非導通となるまでの上述の容量の放電時間は、入力信号に対する出力信号のディレイ（遅延）として現れることとなる。
また、第１のＭＯＳトランジスタＱ１Ａが導通状態から非導通状態へ移行する一方、第２のＭＯＳトランジスタＱ２Ａが非導通状態から導通状態へ移行する際も同様に、第１の容量５５、第２の容量５６を第１の制御電流源７で放電する時間が入力信号に対する出力信号のディレイとなる。
かかるディレイを解決する方策としては、例えば、第１及び第２の制御電流７，８の出力電流Ｉ１、Ｉ２を増加させる方法が従来から知られている。
なお、このような出力回路としては、例えば、特許文献１等に開示されたものがある。
特開２００６−２９５３６５号公報（第１０−１６頁、図４−図７）

しかしながら、第１及び第２の制御電流源７，８の出力電流を単純に増加させるのみでは、当然に消費電流の増加を招くため、省電力化が必要とされるものにあっては決して得策ではない。

本発明は、上記実状に鑑みてなされたもので、消費電流の増加を招くことなく、出力応答の遅延改善を可能とする出力回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る出力回路は、
Ｐチャンネルの第１のＭＯＳトランジスタとＮチャンネルの第２のＭＯＳトランジスタとを有してなるプッシュプル出力段を有すると共に、
それぞれのゲートにバイアス電圧が印加されたＰチャンネルの第３のＭＯＳトランジスタとＮチャンネルの第４のＭＯＳトランジスタとを有し、前記第３のＭＯＳトランジスタのソースと前記第４のＭＯＳトランジスタのドレインと前記第１のＭＯＳトランジスタのゲートが相互に接続され、当該接続点と正電源との間には、第１の制御電流源が接続される一方、
前記第３のＭＯＳトランジスタのドレインと前記第４のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのゲートが相互に接続され、当該接続点と負電源との間に、第２の制御電流源が接続されてなる出力回路であって、
前記第２のＭＯＳトランジスタのゲートにソースが、負電源にドレインが、それぞれ接続されたＰチャンネルの第５のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートにソースが、正電源にドレインが、それぞれ接続されたＮチャンネルの第６のＭＯＳトランジスタが、それぞれ設けられると共に、
前記第５のＭＯＳトランジスタのゲートに接続された第１の制御回路と、
前記第６のＭＯＳトランジスタのゲートに接続された第２の制御回路が、それぞれ設けられ、
前記第１の制御回路は、前記第１の制御電流源が非導通状態の際に、前記第５のＭＯＳトランジスタのゲートを論理値Ｌｏｗとする一方、前記第１の制御電流源が導通状態の際に、前記第５のＭＯＳトランジスタのゲートを論理値Ｈｉｇｈとするよう構成され、
前記第２の制御回路は、前記第２の制御電流源が非導通状態の際に、前記第６のＭＯＳトランジスタのゲートを論理値Ｈｉｇｈとする一方、前記第２の制御電流源が導通状態の際に、前記第６のＭＯＳトランジスタのゲートを論理値Ｌｏｗとするよう構成されてなり、
前記プッシュプル出力段がリニアに動作する領域では、前記第５のＭＯＳトランジスタのゲート電位は、前記第１の制御回路により論理値Ｈｉｇｈとされる一方、前記第６のＭＯＳトランジスタのゲート電位は、前記第２の制御回路により論理値Ｌｏｗとされ、前記第５及び第６のＭＯＳトランジスタが、いずれも非導通状態とされるものである。
かかる構成において、前記第１の制御電流源は、Ｐチャンネルの第７及び第８のＭＯＳトランジスタ及び第３の制御電流源を有し、前記第７及び第８のＭＯＳトランジスタのソースは、共に正電源に接続され、前記第７のＭＯＳトランジスタのドレインは、前記第１のＭＯＳトランジスタのゲートへ接続され、前記第８のＭＯＳトランジスタのゲートは、当該第８のＭＯＳトランジスタのドレイン及び前記第７のＭＯＳトランジスタのゲートと相互に接続されると共に、当該第８のＭＯＳトランジスタのゲートとドレインの接続点と負電源との間に前記第３の制御電流源が接続されてなり、
前記第２の制御電流源は、Ｎチャンネルの第９及び第１０のＭＯＳトランジスタ及び第４の制御電流源を有し、前記第９及び第１０のＭＯＳトランジスタのソースは、共に負電源に接続され、前記第９のＭＯＳトランジスタのドレインは、前記第２のＭＯＳトランジスタのゲートへ接続され、前記第１０のＭＯＳトランジスタのゲートは、当該第１０のＭＯＳトランジスタのドレイン及び前記第９のＭＯＳトランジスタのゲートと相互に接続されると共に、当該第１０のＭＯＳトランジスタのゲートとドレインの接続点と正電源との間に前記第４の制御電流源が接続されてなり、
前記第１の制御回路は、Ｐチャンネルの第１１のＭＯＳトランジスタとＮチャンネルの第１２のＭＯＳトランジスタとを有し、前記第１１及び第１２のＭＯＳトランジスタは、ドレインが相互に接続され、当該接続点が前記第５のＭＯＳトランジスタのゲートに接続される一方、前記第１１のＭＯＳトランジスタのソースは正電源に、前記第１２のＭＯＳトランジスタのソースは負電源に、それぞれ接続され、前記第１１のＭＯＳトランジスタのゲートは、前記第８のＭＯＳトランジスタのゲートに、前記第１２のＭＯＳトランジスタのゲートは、前記第１０のＭＯＳトランジスタのゲートに、それぞれ接続されてなり、
前記第２の制御回路は、Ｐチャンネルの第１３のＭＯＳトランジスタとＮチャンネルの第１４のＭＯＳトランジスタとを有し、前記第１３及び第１４のＭＯＳトランジスタは、ドレインが相互に接続され、当該接続点が前記第６のＭＯＳトランジスタのゲートに接続される一方、前記第１３のＭＯＳトランジスタのソースは正電源に、前記第１４のＭＯＳトランジスタのソースは負電源に、それぞれ接続され、前記第１３のＭＯＳトランジスタのゲートは、前記第８のＭＯＳトランジスタのゲートに、前記第１４のＭＯＳトランジスタのゲートは、前記第１０のＭＯＳトランジスタのゲートに、それぞれ接続されてなり、
前記第１１乃至第１４のＭＯＳトランジスタは、
前記第３の制御電流源が非導通状態の際に、前記第５のＭＯＳトランジスタのゲートが論理値Ｌｏｗとされる一方、前記第３の制御電流源が導通状態の際に、前記第５のＭＯＳトランジスタのゲートが論理値Ｈｉｇｈとされ、
前記第４の制御電流源が非導通状態の際に、前記第６のＭＯＳトランジスタのゲートが論理値Ｈｉｇｈとされる一方、前記第４の制御電流源が導通状態の際に、前記第６のＭＯＳトランジスタのゲートが論理値Ｌｏｗとされるよう、各々のトランジスタサイズが設定されてなるものが好適である。

本発明によれば、出力段のトランジスタのゲート・ドレイン間、又は、ゲート・電源間の容量に蓄積された電荷の放電の際にのみ動作する回路を設け、放電の促進を図るようにしたので、消費電流の増加を招くことなく、オーバーシュートやリンキングを生ずることなく出力応答の遅延改善を図ることができるという効果を奏するものである。

以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における出力回路の基本構成例について、図１を参照しつつ説明する。
この出力回路は、プッシュプル出力段２０１と、このプッシュプル出力段２０１の入力側に設けられたトランジスタ対２０２と、放電促進部２０３とに大別されて構成されたものとなっている。

プッシュプル出力段２０１は、Ｐチャンネルの第１のＭＯＳトランジスタ（図１においては「Ｑ１」と表記）３０とＮチャンネルの第２のＭＯＳトランジスタ（図１においては「Ｑ２」と表記）３１とを主たる構成要素としてなるものである。
第１のＭＯＳトランジスタ３０と第２のＭＯＳトランジスタ３１は、ドレイン同士が相互に接続されると共に、出力端子５２に接続されたものとなっている。
また、第１のＭＯＳトランジスタ３０のソースには、所定の正の電源電圧Ｖが印加されるようになっている（換言すれば、図示されない正電源に接続されるようになっている）一方、第２のＭＯＳトランジスタ３１のソースには、所定の負の電源電圧が印加されるようになっており（換言すれば、図示されない負電源に接続されるようになっており）、本発明の実施の形態においては、負の電源電圧は、グランド電位となっている。
なお、以下の説明において、負の電源電圧が印加される構成要素については、説明の便宜上、「グランドに接続されている」と表現することとする。

トランジスタ対２０２は、Ｐチャンネルの第３のＭＯＳトランジスタ（図１においては「Ｑ３」と表記）３２と、Ｎチャンネルの第４のＭＯＳトランジスタ（図１においては「Ｑ４」と表記）３３とを主たる構成要素として構成されたものとなっている。
すなわち、まず、第３のＭＯＳトランジスタ３２のゲートには、第１のバイアス電源３４が、第４のＭＯＳトランジスタ３３のゲートには、第２のバイアス電源３５がそれぞれ接続されている。
そして、第３のＭＯＳトランジスタ３２のソースと第４のＭＯＳトランジスタ３３のドレインは相互に接続され、その接続点は、第１のＭＯＳトランジスタ３０のゲートに接続されると共に、その接続点には、第１の制御電流源１９が接続されている。この第１の制御電流源１９は、正の電源電圧Ｖが印加され所定の電流を出力するようになっているものである。

また、第３のＭＯＳトランジスタ３２のドレインと第４のＭＯＳトランジスタ３３のソースは相互に接続され、その接続点は、第２のＭＯＳトランジスタ３１のゲートに接続されると共に、その接続点とグランドとの間には、第２の制御電流源２０が接続されている。

放電促進部２０３は、Ｐチャンネルの第５のＭＯＳトランジスタ（図１においては「Ｑ５」と表記）３６と、Ｎチャンネルの第６のＭＯＳトランジスタ（図１においては「Ｑ６」と表記）３７と、第１の制御回路（図１においては「ＣＯＮＴ−１」と表記）２８と、第２の制御回路（図１においては「ＣＯＮＴ−２」と表記）２７とを主たる構成要素として構成されてなるものである。
以下、具体的に説明すれば、まず、第５のＭＯＳトランジスタ３６は、ソースが第２のＭＯＳトランジスタ３１のゲートに接続される一方、ドレインは、グランドに接続されている。
そして、第５のＭＯＳトランジスタ３６のゲートには、第１の制御回路２８が接続されており、後述するように第５のＭＯＳトランジスタ３６の動作が制御されるようになっている。

一方、第６のＭＯＳトランジスタ３７は、ソースが第１のＭＯＳトランジスタ３０のゲートに接続される一方、ドレインには、正の電源電圧Ｖが印加されるようになっている。
そして、第６のＭＯＳトランジスタ３７のゲートには、第２の制御回路２７が接続されており、後述するように第６のＭＯＳトランジスタ３７の動作が制御されるようになっている。

なお、図１において、第１のＭＯＳトランジスタ３０のゲートと正の電源電圧との間に示された第３の容量４８、同じく第１のＭＯＳトランジスタ３０のゲートとドレイン間に示された第４の容量４９、また、第２のＭＯＳトランジスタ３１のゲートとドレイン間に示された第１の容量５０、及び、第２のＭＯＳトランジスタ３１のゲートとグランド間に示された第２の容量５１は、トランジスタの寄生容量、又は、位相補償用容量である。

かかる構成において、第１の制御電流源１９と第２の制御電流源２０は、それぞれの増分が逆極性となるように動作するものとなっている。
また、第１のバイアス電源３４と第２のバイアス電源３５は、第１及び第２のＭＯＳトランジスタ３０，３１が、同時に導通状態となることがないよう、各々のバイアス電圧が適宜設定されており、第１及び第２のＭＯＳトランジスタ３０，３１のＡＢ級動作が確保されるようになっている。

そして、第１の制御回路２８は、第１の制御電流源１９が非導通状態にある場合に、第５のＭＯＳトランジスタ３６のゲートを論理値Ｌｏｗに相当する電位とする一方、第１の制御電流源１９が導通状態にある場合には、第５のＭＯＳトランジスタ３６のゲートを論理値Ｈｉｇｈに相当する電位とするよう構成されたものとなっている。
また、第２の制御回路２７は、第２の制御電流源２０が非導通状態にある場合に、第６のＭＯＳトランジスタ３７のゲートを論理値Ｈｉｇｈに相当する電位とする一方、第２の制御電流源２０が導通状態にある場合には、第６のＭＯＳトランジスタ３７のゲートを論理値Ｌｏｗに相当する電位とするよう構成されたものとなっている。

そして、この出力回路がリニアに動作する領域では、第５のＭＯＳトランジスタ３６のゲート電位は、第１の制御回路２８により論理値Ｈｉｇｈとされる一方、第６のＭＯＳトランジスタ３７のゲート電位は、第２の制御回路２７により論理値Ｌｏｗとされ、第５及び第６のＭＯＳトランジスタ３６，３７は、いずれも非導通状態とされる。そのため、放電促進部２０３による消費電流は発生せず、出力回路本来の動作には何ら影響を与えることは無い。

一方、第１の制御電流源１９が非導通状態となると、第１のＭＯＳトランジスタ３０は導通状態に、第２のＭＯＳトランジスタ３１は非導通状態になる。
この第２のＭＯＳトランジスタ３１が非導通状態となる際に、第２のＭＯＳトランジスタ３１のゲート・ソース間容量、ゲート・ドレイン間容量は、第２の制御電流源２０によりディスチャージ（放電）されることとなる。この時、第５のＭＯＳトランジスタ３６のゲートは、第１の制御回路２８により論理値Ｌｏｗとされ、第２のＭＯＳトランジスタ３１のゲート電位が、第５のＭＯＳトランジスタ３６のしきい値以上であれば、第５のＭＯＳトランジスタ３６は導通状態となる。このため、第５のＭＯＳトランジスタ３６の電流は、第２のＭＯＳトランジスタ３１のゲート・ドレイン間容量、及び、ゲート・ソース間容量の放電を促進し、これらの容量に蓄積されている電荷は急速に放電されることとなる。
かかる急速な放電は、出力応答の改善に寄与し、出力応答が従来に比して良好なものとなる。

そして、このような放電により、第２のＭＯＳトランジスタ３１のゲート電位が低下すると、第５のＭＯＳトランジスタ３６のゲート・ソース間電位が低下し、それと共に、第５のＭＯＳトランジスタ３６の電流は低下する。しかる後、第５のＭＯＳトランジスタ３６のゲート・ソース間電位がしきい値以下となると、第５のＭＯＳトランジスタ３６は非導通状態となる。
このように、第５のＭＯＳトランジスタ３６は、上述の放電の間のみ導通し、オーバーシュートやリンキング等の出力波形の品質劣化を引き起こすことは無い。

一方、第６のＭＯＳトランジスタ３７も、上述の第５のＭＯＳトランジスタ３６と同様に、第２の制御電流源２０が非導通状態となった際に、第１のＭＯＳトランジスタ３０のゲート・ソース間容量、及び、ゲート・ドレイン間容量の電荷の急速放電を行うものとなっている。

図２には、より具体的な回路構成例が示されており、以下、同図を参照しつつこの具体回路例について説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この回路構成例は、図１に示された第１及び第２の制御電流源１９，２０、第１及び第２の制御回路２７，２８のより具体的な構成例を示したものである。
以下、具体的に説明すれば、まず、第１の制御電流源１９は、Ｐチャンネルの第７及び第８のＭＯＳトランジスタ（図１においては、それぞれ「Ｑ７」、「Ｑ８」と表記）３８，３９と、第３の制御電流源４６とを有して構成されたものとなっている。

すなわち、第７のＭＯＳトランジスタ３８は、そのソースに、正の電源電圧Ｖが印加されるようになっている一方、ドレインは第１のＭＯＳトランジスタ３０のゲートに接続されている。
そして、第７のＭＯＳトランジスタ３８のゲートは、第８のＭＯＳトランジスタ３９のゲートに接続されている。

第８のＭＯＳトランジスタ３９は、そのソースに、正の電源電圧Ｖが印加されるようになっている一方、ゲートとドレインが相互に接続されて、いわゆるダイオード接続されたものとなっている。そして、第８のＭＯＳトランジスタ３９のゲートとドレインの接続点とグランドとの間には、第３の制御電流源４６が設けられている。
一方、第２の制御電流源２０は、Ｎチャンネルの第９及び第１０のＭＯＳトランジスタ（図１においては、それぞれ「Ｑ９」、「Ｑ１０」と表記）４０，４１と、第４の制御電流源４７とを有して構成されたものとなっている。

すなわち、第９のＭＯＳトランジスタ４０は、そのドレインが第２のＭＯＳトランジスタ３１のゲートに接続されている一方、ソースはグランドに接続されている。
そして、第９のＭＯＳトランジスタ４０のゲートは、第１０のＭＯＳトランジスタ４１のゲートに接続されている。
第１０のＭＯＳトランジスタ４１は、そのソースがグランドに接続される一方、ゲートとドレインが相互に接続されて、いわゆるダイオード接続されたものとなっている。そして、第１０のＭＯＳトランジスタ４１のゲートとドレインの接続点には、第４の制御電流源４７が接続されており、この第４の制御電流源４７は、正の電源電圧Ｖが印加されて動作するものとなっている。
ここで、第３の制御電流源４６と第４の制御電流源４７は、それぞれの電流の増分が逆極性となるように動作するものとなっている。

また、第１の制御回路２８は、Ｐチャンネルの第１１のＭＯＳトランジスタ（図１においては「Ｑ１１」と表記）４２とＮチャンネルの第１２のＭＯＳトランジスタ（図１においては「Ｑ１２」と表記）４３とを有して構成されたものとなっている。
すなわち、第１１及び第１２のＭＯＳトランジスタ４２，４３は、ドレインが相互に接続されて、その接続点には、第５のＭＯＳトランジスタ３６のゲートが接続されたものとなっている。
また、第１１のＭＯＳトランジスタ４２のソースには、正の電源電圧Ｖが印加されるようになっている一方、第１２のＭＯＳトランジスタ４３のソースは、グランドに接続されている。
そして、第１１のＭＯＳトランジスタ４２のゲートは、第８のＭＯＳトランジスタ３９のゲートに、第１２のＭＯＳトランジスタ４３のゲートは、第１０のＭＯＳトランジスタ４１のゲートに、それぞれ接続されている。

一方、第２の制御回路２７は、Ｐチャンネルの第１３のＭＯＳトランジスタ（図１においては「Ｑ１３」と表記）４４とＮチャンネルの第１４のＭＯＳトランジスタ（図１においては「Ｑ１４」と表記）４５とを有して構成されたものとなっている。
すなわち、第１３及び第１４のＭＯＳトランジスタ４４，４５は、ドレインが相互に接続されて、その接続点には、第６のＭＯＳトランジスタ３７のゲートが接続されたものとなっている。
また、第１３のＭＯＳトランジスタ４４のソースには、正の電源電圧Ｖが印加されるようになっている一方、第１４のＭＯＳトランジスタ４５のソースは、グランドに接続されている。
そして、第１３のＭＯＳトランジスタ４４のゲートは、第８のＭＯＳトランジスタ３９のゲートに、第１４のＭＯＳトランジスタ４５のゲートは、第１０のＭＯＳトランジスタ４１のゲートに、それぞれ接続されている。

次に、かかる構成における動作について説明する。
最初に、前提条件として、第１１乃至第１４のＭＯＳトランジスタ４２〜４５のサイズは、第５及び第６のＭＯＳトランジスタ３６，３７を次述するような動作状態とできるように設定されているものとする。
すなわち、第３の制御電流源４６が非導通状態にある場合に、第５のＭＯＳトランジスタ３６のゲートを論理値Ｌｏｗとする一方、第３の制御電流源４６が導通状態にある場合には、第５のＭＯＳトランジスタ３６のゲートを論理値Ｈｉｇｈとする。
また、第４の制御電流源４７が非導通状態にある場合に、第６のＭＯＳトランジスタ３７のゲートを論理値Ｈｉｇｈとする一方、第４の制御電流源４７が導通状態にある場合には、第６のＭＯＳトランジスタ３７のゲートを論理値Ｌｏｗとする。

かかる前提条件の下、この出力回路がリニアに動作している場合にあっては、第５及び第６のＭＯＳトランジスタ３６，３７は、いずれも非導通状態となり、電流を消費することは無く、したがって、出力回路の動作に対して何ら影響を与えることは無い。

そして、第３の制御電流源４６が非導通状態となると、第１のＭＯＳトランジスタ３０が導通状態となる一方、第２のＭＯＳトランジスタ３１は非導通状態となるが、この際、第１及び第２の容量５０，５１は、第９のトランジスタ４０の電流によって放電されることとなる。ここで、第９のトランジスタ４０の電流は、第４の制御電流源４７の電流が第１０のＭＯＳトランジスタ４１によってカレントミラーされて流れるものである。
この時、第５のＭＯＳトランジスタ３６のゲートは論理値Ｌｏｗとなり、第２のＭＯＳトランジスタ３１のゲート電位が、第５のＭＯＳトランジスタ３６のしきい値以上であれば、第５のＭＯＳトランジスタ３６は導通状態となり、第５のＭＯＳトランジスタ３６の電流は、第１及び第２の容量５０，５１の放電をさらに促進させることになる。
このように、第１及び第２の容量５０，５１は急速に放電されるため、出力応答のディレイが確実に改善されることとなる。

この第１及び第２の容量５０，５１の放電によって、第２のＭＯＳトランジスタ３１のゲート電位が低下していくと共に、ゲート・ソース間の電位も低下し、第５のＭＯＳトランジスタ３６の電流は低下していく。そして、第２のＭＯＳトランジタ３１のゲート・ソース間の電位が、第５のＭＯＳトランジスタ３６のしきい値以下となると、第５のＭＯＳトランジスタ３６は、非導通状態となる。
このように、第５のＭＯＳトランジスタ３６は、第１及び第２の容量５０，５１の放電の間のみ導通するため、出力のオーバーシュートやリンキング等の波形品質の劣化を招くようなことは無く、良好な出力波形が確保される。

一方、第６のＭＯＳトランジスタ３７の動作も、基本的には、上述の第５のＭＯＳトランジスタ３６と同様であり、第４の制御電流源４７が非導通状態となった場合に、第３及び第４の容量４８，４９の電荷を急速に放電せしめる機能を果たすものとなっている。なお、ここでの再度の詳細な動作説明は省略することとする。

図３には、図２に示された第３及び第４の制御電流源４６、４７の具体回路例が示されており、以下、同図を参照しつつこの回路例について説明する。なお、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この回路構成例においては、第３の制御電流源として第１のコンダクタンスアンプ９６が、第４の制御電流源として第２のコンダクタンスアンプ９７が、それぞれ設けられると共に、入力信号に応じて、これら２つのコンダクタンスアンプ９６，９７の動作を制御する演算増幅器９８が設けられたものとなっている。

以下、具体的に説明すれば、まず、演算増幅器９８は、２つの出力が得られるようになっており、その一方の出力は、第１のコンダクタンスアンプ９６の入力段に、他方の出力は、第２のコンダクタンスアンプ９７の入力段が、それぞれ接続されたものとなっている。
一方、演算増幅器９８の反転入力端子には、外部からの信号が印加可能とされており、この図３においては、出力応答特性を試験するためのパルス発生器１０１が抵抗器１００を介して接続された状態が示されている。さらに、演算増幅器９８の反転入力端子には、帰還抵抗器１０２を介して出力信号が負帰還されるようになっている。

また、演算増幅器９８の非反転入力端子には、基準電圧源９９が接続されており、所定の基準電圧が印加されるようになっている。
そして、演算増幅器９８においては、反転入力端子へ印加された入力信号と、非反転入力端子における所定の基準電圧との差分に応じた増幅が行われ、２つの増幅信号が出力されるものとなっている。

一方、第１のコンダクタンスアンプ９６の出力端は、第８のＭＯＳトランジスタ３９のドレイン及びゲートに接続されており、第２のコンダクタンスアンプ９７の出力端は、第１０のＭＯＳトランジスタ４１のドレイン及びゲートに接続されたものとなっている。

かかる構成において、第１及び第２のコンダクタンスアンプ９６，９７は、演算増幅器９８の入力信号に応じて、それぞれの出力端子から外部へ電流を出力する場合と、出力端子を介して外部から電流が流れ込む場合とがある。
そして、第１及び第２のコンダクタンスアンプ９６，９７から電流が出力される場合には、第８のＭＯＳトランジスタ３９が非導通状態、すなわち、第３の制御電流源４６が非動作状態となる一方、第１０のＭＯＳトランジスタ４１が導通状態、すなわち、第４の制御電流源４７が動作状態となる。

また、第１及び第２のコンダクタンスアンプ９６，９７の出力端へ外部から電流が流れ込む場合には、上述とは逆に、第３の制御電流源４６が動作状態となる一方、第４の制御電流源４７が非動作状態となる。
なお、回路動作の詳細は、図２で説明した通りであるので、ここでの再度の詳細な説明は省略することとする。

図４には、本発明の実施の形態における出力回路のパルス信号入力に対する出力応答特性を示す特性線図が示されており、以下、同図について説明する。
図４において、横軸は時間の経過を示し、縦軸は、一方が入力電圧を、他方が出力電圧を、それぞれ示している。
また、同図において、実線の特性線は、本発明の実施の形態における出力回路の負論理の入力信号に対する出力応答例を表し、二点鎖線の特性線は、従来回路（図６参照）の同様な特性例を表している。
図４によれば、本発明の実施の形態における出力回路にあっては、出力応答のディレイが、従来回路に比して確実に改善されていることが確認できる。

本発明の実施の形態における出力回路の基本構成例を示す構成図である。 図１に示された基本構成例をより具体化した回路構成例を示す回路図である。 図２に示された回路構成例における第３及び第４の制御電流源の具体回路構成例を示した回路図である。 本発明の実施の形態における出力回路のパルス応答特性を示す特性線図である。 従来の出力回路の基本構成例を示す構成図である。 図５に示された基本構成例をより具体化した回路構成例を示す回路図である。

符号の説明

１９…第１の制御電流源
２０…第２の制御電流源
２７…第１の制御回路
２８…第２の制御回路
４６…第３の制御電流源
４７…第４の制御電流源
２０１…プッシュプル出力段

Claims (2)

1. Ｐチャンネルの第１のＭＯＳトランジスタとＮチャンネルの第２のＭＯＳトランジスタとを有してなるプッシュプル出力段を有すると共に、
   それぞれのゲートにバイアス電圧が印加されたＰチャンネルの第３のＭＯＳトランジスタとＮチャンネルの第４のＭＯＳトランジスタとを有し、前記第３のＭＯＳトランジスタのソースと前記第４のＭＯＳトランジスタのドレインと前記第１のＭＯＳトランジスタのゲートが相互に接続され、当該接続点と正電源との間には、第１の制御電流源が接続される一方、
   前記第３のＭＯＳトランジスタのドレインと前記第４のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのゲートが相互に接続され、当該接続点と負電源との間に、第２の制御電流源が接続されてなる出力回路であって、
   前記第２のＭＯＳトランジスタのゲートにソースが、負電源にドレインが、それぞれ接続されたＰチャンネルの第５のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートにソースが、正電源にドレインが、それぞれ接続されたＮチャンネルの第６のＭＯＳトランジスタが、それぞれ設けられると共に、
   前記第５のＭＯＳトランジスタのゲートに接続された第１の制御回路と、
   前記第６のＭＯＳトランジスタのゲートに接続された第２の制御回路が、それぞれ設けられ、
   前記第１の制御回路は、前記第１の制御電流源が非導通状態の際に、前記第５のＭＯＳトランジスタのゲートを論理値Ｌｏｗとする一方、前記第１の制御電流源が導通状態の際に、前記第５のＭＯＳトランジスタのゲートを論理値Ｈｉｇｈとするよう構成され、
   前記第２の制御回路は、前記第２の制御電流源が非導通状態の際に、前記第６のＭＯＳトランジスタのゲートを論理値Ｈｉｇｈとする一方、前記第２の制御電流源が導通状態の際に、前記第６のＭＯＳトランジスタのゲートを論理値Ｌｏｗとするよう構成されてなり、
   前記プッシュプル出力段がリニアに動作する領域では、前記第５のＭＯＳトランジスタのゲート電位は、前記第１の制御回路により論理値Ｈｉｇｈとされる一方、前記第６のＭＯＳトランジスタのゲート電位は、前記第２の制御回路により論理値Ｌｏｗとされ、前記第５及び第６のＭＯＳトランジスタが、いずれも非導通状態とされることを特徴とする出力回路。
2. 前記第１の制御電流源は、Ｐチャンネルの第７及び第８のＭＯＳトランジスタ及び第３の制御電流源を有し、前記第７及び第８のＭＯＳトランジスタのソースは、共に正電源に接続され、前記第７のＭＯＳトランジスタのドレインは、前記第１のＭＯＳトランジスタのゲートへ接続され、前記第８のＭＯＳトランジスタのゲートは、当該第８のＭＯＳトランジスタのドレイン及び前記第７のＭＯＳトランジスタのゲートと相互に接続されると共に、当該第８のＭＯＳトランジスタのゲートとドレインの接続点と負電源との間に前記第３の制御電流源が接続されてなり、
   前記第２の制御電流源は、Ｎチャンネルの第９及び第１０のＭＯＳトランジスタ及び第４の制御電流源を有し、前記第９及び第１０のＭＯＳトランジスタのソースは、共に負電源に接続され、前記第９のＭＯＳトランジスタのドレインは、前記第２のＭＯＳトランジスタのゲートへ接続され、前記第１０のＭＯＳトランジスタのゲートは、当該第１０のＭＯＳトランジスタのドレイン及び前記第９のＭＯＳトランジスタのゲートと相互に接続されると共に、当該第１０のＭＯＳトランジスタのゲートとドレインの接続点と正電源との間に前記第４の制御電流源が接続されてなり、
   前記第１の制御回路は、Ｐチャンネルの第１１のＭＯＳトランジスタとＮチャンネルの第１２のＭＯＳトランジスタとを有し、前記第１１及び第１２のＭＯＳトランジスタは、ドレインが相互に接続され、当該接続点が前記第５のＭＯＳトランジスタのゲートに接続される一方、前記第１１のＭＯＳトランジスタのソースは正電源に、前記第１２のＭＯＳトランジスタのソースは負電源に、それぞれ接続され、前記第１１のＭＯＳトランジスタのゲートは、前記第８のＭＯＳトランジスタのゲートに、前記第１２のＭＯＳトランジスタのゲートは、前記第１０のＭＯＳトランジスタのゲートに、それぞれ接続されてなり、
   前記第２の制御回路は、Ｐチャンネルの第１３のＭＯＳトランジスタとＮチャンネルの第１４のＭＯＳトランジスタとを有し、前記第１３及び第１４のＭＯＳトランジスタは、ドレインが相互に接続され、当該接続点が前記第６のＭＯＳトランジスタのゲートに接続される一方、前記第１３のＭＯＳトランジスタのソースは正電源に、前記第１４のＭＯＳトランジスタのソースは負電源に、それぞれ接続され、前記第１３のＭＯＳトランジスタのゲートは、前記第８のＭＯＳトランジスタのゲートに、前記第１４のＭＯＳトランジスタのゲートは、前記第１０のＭＯＳトランジスタのゲートに、それぞれ接続されてなり、
   前記第１１乃至第１４のＭＯＳトランジスタは、
   前記第３の制御電流源が非導通状態の際に、前記第５のＭＯＳトランジスタのゲートが論理値Ｌｏｗとされる一方、前記第３の制御電流源が導通状態の際に、前記第５のＭＯＳトランジスタのゲートが論理値Ｈｉｇｈとされ、
   前記第４の制御電流源が非導通状態の際に、前記第６のＭＯＳトランジスタのゲートが論理値Ｈｉｇｈとされる一方、前記第４の制御電流源が導通状態の際に、前記第６のＭＯＳトランジスタのゲートが論理値Ｌｏｗとされるよう、各々のトランジスタサイズが設定されてなることを特徴とする請求項１記載の出力回路。

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