JP6616953B2 - 信号出力回路 - Google Patents
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Description
図1は、本発明の第1の実施形態に係る信号出力回路100の構成を示す図である。信号出力回路100は、入力端51および52にそれぞれ供給される入力信号Sin1およびSin2の信号レベルに応じた信号レベルを有する出力信号Soutを出力端53から出力する回路である。信号出力回路100は、出力段回路10、制御電圧出力部20、30、およびインバータ40を含んで構成されている。なお、図1において、信号出力回路100の出力信号Soutによって駆動される負荷をモデル化したキャパシタ200が出力端53に接続されている。
図7は、本発明の第2の実施形態に係る信号出力回路100Aの構成を示す図である。上記の第1の実施形態に係る信号出力回路100は、ハイレベル信号およびローレベル信号の出力が可能な所謂トーテムポール型の構成を有するものであった。これに対して、第2の実施形態に係る信号出力回路100Aは、ハイレベル信号のみを出力する構成を有する。
図8は、本発明の第3の実施形態に係る信号出力回路100Bの構成を示す図である。上記の第1の実施形態に係る信号出力回路100は、ハイレベル信号およびローレベル信号の出力が可能な所謂トーテムポール型の構成を有するものであった。これに対して、第3の実施形態に係る信号出力回路100Aは、ローレベル信号のみを出力する構成を有する。
11、21、31 P−MOSトランジスタ
12、22、32 N−MOSトランジスタ
20、30 制御電圧出力部
23 低電位側電圧出力回路
33 高電位側電圧出力回路
L1、L2 電源ライン
Claims (8)
- 出力端子に接続されたドレイン、第1の電圧レベルの電圧が供給される第1の電源ラインに接続されたソース、および制御電圧が供給されるゲートを有し、前記制御電圧の電圧レベルが前記第1の電圧レベルと異なる場合にオン状態となる第1のトランジスタと、
前記第1の電源ラインと、第2の電圧レベルの電圧が供給される第2の電源ラインとの間に設けられ、前記第1のトランジスタのゲートに接続され、ゲートに入力信号が入力される第1の回路部分と、前記第1の回路部分に接続され、前記制御電圧を出力する電圧出力回路とを有する制御電圧出力部と、
を含み、
前記電圧出力回路は、前記第1の電源ラインと前記第2の電源ラインとの間に、抵抗素子と、ドレインとゲートが接続された少なくとも1つのトランジスタとが、直列に接続されている第2の回路部分を有し、
前記制御電圧出力部は、前記入力信号の信号レベルが第1の状態にあり且つ前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第1の電圧レベルと前記第2の電圧レベルとの間の第3の電圧レベルの電圧を前記制御電圧として出力する
信号出力回路。 - 前記制御電圧出力部は、前記入力信号の信号レベルが第2の状態にある場合に、前記第1の電圧レベルの電圧を前記制御電圧として出力し、前記入力信号の信号レベルが第1の状態にあり且つ前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも小さい場合には、前記第2の電圧レベルの電圧を前記制御電圧として出力する
請求項1に記載の信号出力回路。 - 前記第1の回路部分は、
ソースが前記第1の電源ラインに接続され、ドレインが前記第1のトランジスタのゲートに接続され、ゲートに前記入力信号が入力される第2のトランジスタと、
ソースが前記電圧出力回路に接続され、ドレインが前記第1のトランジスタのゲートに接続され、ゲートに前記入力信号が入力される第3のトランジスタと、
を含み、
前記電圧出力回路は、前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも小さい場合には、前記第2の電圧レベルの電圧を前記第3のトランジスタのソースに供給し、前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第1の電圧レベルと前記第2の電圧レベルとの間の第3の電圧レベルの電圧を前記第3のトランジスタのソースに供給する
請求項2に記載の信号出力回路。 - 前記第2の回路部分は、前記第1の電源ラインと前記第2の電源ラインとの間に設けられ、前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも大となった場合に導通し、前記第3の電圧レベルの電圧を出力する
請求項3に記載の信号出力回路。 - 出力端子に接続されたドレイン、第1の電圧レベルの電圧が供給される第1の電源ラインに接続されたソース、および第1の制御電圧が供給される第1のゲートを有し、前記第1の制御電圧の電圧レベルが前記第1の電圧レベルよりも低い場合にオン状態となる第1のトランジスタと、
前記出力端子に接続されたドレイン、前記第1の電圧レベルよりも低い第2の電圧レベルの電圧が供給される第2の電源ラインに接続されたソース、および第2の制御電圧が供給される第2のゲートを有し、前記第2の制御電圧の電圧レベルが前記第2の電圧レベルよりも高い場合にオン状態となる第2のトランジスタと、
前記第1の電源ラインと前記第2の電源ラインとの間に設けられ、前記第1のトランジスタのゲートに接続され、ゲートに第1の入力信号が入力される第1の回路部分と、前記第1の回路部分に接続され、前記第1の制御電圧を出力する第1の電圧出力回路とを有する第1の制御電圧出力部と、
前記第1の電源ラインと前記第2の電源ラインとの間に設けられ、前記第2のトランジスタのゲートに接続され、ゲートに第2の入力信号が入力される第2の回路部分と、前記第2の回路部分に接続され、前記第2の制御電圧を出力する第2の電圧出力回路とを有する第2の制御電圧出力部と、
を含み、
前記第1の電圧出力回路は、前記第1の電源ラインと前記第2の電源ラインとの間に、抵抗素子と、ドレインとゲートが接続された少なくとも1つのトランジスタとが、直列に接続されている第3の回路部分を有し、
前記第2の電圧出力回路は、前記第1の電源ラインと前記第2の電源ラインとの間に、抵抗素子と、ドレインとゲートが接続された少なくとも1つのトランジスタとが、直列に接続されている第4の回路部分を有し、
前記第1の制御電圧出力部は、前記第1の入力信号の信号レベルが第1の状態にあり且つ前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第1の電圧レベルと前記第2の電圧レベルとの間の第3の電圧レベルの電圧を前記第1の制御電圧として出力し、
前記第2の制御電圧出力部は、前記第2の入力信号の信号レベルが第1の状態にあり且つ前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第1の電圧レベルと前記第2の電圧レベルとの間の第4の電圧レベルの電圧を前記第2の制御電圧として出力する
信号出力回路。 - 前記第1の制御電圧出力部は、前記第1の入力信号の信号レベルが第2の状態にある場合に、前記第1の電圧レベルの電圧を前記第1の制御電圧として出力し、前記第1の入力信号の信号レベルが第1の状態にあり且つ前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも小さい場合には、前記第2の電圧レベルの電圧を前記第1の制御電圧として出力し、
前記第2の制御電圧出力部は、前記第2の入力信号の信号レベルが第2の状態にある場合に、前記第2の電圧レベルの電圧を前記第2の制御電圧として出力し、前記第2の入力信号の信号レベルが第1の状態にあり且つ前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも小さい場合には、前記第1の電圧レベルの電圧を前記第2の制御電圧として出力する
請求項5に記載の信号出力回路。 - 前記第1の回路部分は、
ソースが前記第1の電源ラインに接続され、ドレインが前記第1のトランジスタのゲートに接続され、ゲートに前記第1の入力信号が入力される第3のトランジスタと、
ソースが前記第1の電圧出力回路に接続され、ドレインが前記第1のトランジスタのゲートに接続され、ゲートに前記第1の入力信号が入力される第4のトランジスタと、
を含み、
前記第1の電圧出力回路は、前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも小さい場合には、前記第2の電圧レベルの電圧を前記第4のトランジスタのソースに供給し、前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第1の電圧レベルと前記第2の電圧レベルとの間の第3の電圧レベルの電圧を前記第4のトランジスタのソースに供給し、
前記第2の回路部分は、
ソースが前記第2の電源ラインに接続され、ドレインが前記第2のトランジスタのゲートに接続され、ゲートに前記第2の入力信号が入力される第5のトランジスタと、
ソースが前記第2の電圧出力回路に接続され、ドレインが前記第2のトランジスタのゲートに接続され、ゲートに前記第2の入力信号が入力される第6のトランジスタと、
を含み、
前記第2の電圧出力回路は、前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも小さい場合には、前記第1の電圧レベルの電圧を前記第6のトランジスタのソースに供給し、前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも大きい場合には、前記第1の電圧レベルと前記第2の電圧レベルとの間の第4の電圧レベルの電圧を前記第6のトランジスタのソースに供給する
請求項6に記載の信号出力回路。 - 前記第3の回路部分は、前記第1の電源ラインと前記第2の電源ラインとの間に設けられ、前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも大となった場合に導通し、前記第3の電圧レベルの電圧を出力し、
前記第4の回路部分は、前記第1の電源ラインと前記第2の電源ラインとの間に設けられ、前記第1の電源ラインと前記第2の電源ラインとの間の電圧レベルの差が所定の大きさよりも大となった場合に導通し、前記第4の電圧レベルの電圧を出力する
請求項7に記載の信号出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015070034A JP6616953B2 (ja) | 2015-03-30 | 2015-03-30 | 信号出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015070034A JP6616953B2 (ja) | 2015-03-30 | 2015-03-30 | 信号出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016192589A JP2016192589A (ja) | 2016-11-10 |
JP6616953B2 true JP6616953B2 (ja) | 2019-12-04 |
Family
ID=57245816
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015070034A Active JP6616953B2 (ja) | 2015-03-30 | 2015-03-30 | 信号出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6616953B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09130230A (ja) * | 1995-10-06 | 1997-05-16 | Hewlett Packard Co <Hp> | 集積回路におけるトランジスタ間の競合を排除するための方法及び装置 |
JP3967002B2 (ja) * | 1997-09-11 | 2007-08-29 | 株式会社ルネサステクノロジ | 半導体集積回路 |
US6051995A (en) * | 1998-09-11 | 2000-04-18 | Sharp Electronics Corporation | Constant impedance, low noise CMOS buffer |
JP4371645B2 (ja) * | 2002-10-01 | 2009-11-25 | 三菱電機株式会社 | 半導体装置 |
JP2006108778A (ja) * | 2004-09-30 | 2006-04-20 | Oki Electric Ind Co Ltd | 出力回路 |
-
2015
- 2015-03-30 JP JP2015070034A patent/JP6616953B2/ja active Active
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Publication number | Publication date |
---|---|
JP2016192589A (ja) | 2016-11-10 |
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