JP2000151408A - 電流セル及びこれを用いたディジタル／アナログ変換器 - Google Patents
電流セル及びこれを用いたディジタル／アナログ変換器Info
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- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
Abstract
(57)【要約】
【課題】 回路構成が簡単でオーバーシュートやリンギ
ング等の出力電流波形の劣化がない電流セルと、ディジ
タル／アナログ変換器を提供する。 【解決手段】 駆動部４０のインバータ４１，４３は、
出力部２０Ａの内部ノードＮ１から与えられる電源電圧
で駆動されので、これらのインバータ４１，４３の出力
信号ＳＥＬ，ＮＳＥＬの立上がりは、立下がりに比べて
遅延する。このため、ＰＭＯＳ２２，２３のオンからオ
フへの変化が遅延し、これらのＰＭＯＳ２２，２３が同
時にオン状態になる期間が生じるので、ＰＭＯＳ２１か
ら供給される一定電流Ｉｓは常に一定の値に維持され
る。これにより、ディジタル信号ＩＮが変化時したとき
に、オーバーシュートやリンギング等のない出力信号Ｏ
ＵＴが得られる。
ング等の出力電流波形の劣化がない電流セルと、ディジ
タル／アナログ変換器を提供する。 【解決手段】 駆動部４０のインバータ４１，４３は、
出力部２０Ａの内部ノードＮ１から与えられる電源電圧
で駆動されので、これらのインバータ４１，４３の出力
信号ＳＥＬ，ＮＳＥＬの立上がりは、立下がりに比べて
遅延する。このため、ＰＭＯＳ２２，２３のオンからオ
フへの変化が遅延し、これらのＰＭＯＳ２２，２３が同
時にオン状態になる期間が生じるので、ＰＭＯＳ２１か
ら供給される一定電流Ｉｓは常に一定の値に維持され
る。これにより、ディジタル信号ＩＮが変化時したとき
に、オーバーシュートやリンギング等のない出力信号Ｏ
ＵＴが得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されたディジ
タル信号の値に対応する電流を出力するディジタル／ア
ナログ変換器（以下、「ＤＡＣ」という）等に適した電
流セル、及びこれを用いたＤＡＣに関するものである。
タル信号の値に対応する電流を出力するディジタル／ア
ナログ変換器（以下、「ＤＡＣ」という）等に適した電
流セル、及びこれを用いたＤＡＣに関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献：米国特許第５，４５２，０１４号明細書 図２（ａ），（ｂ）は、前記文献に記載された従来の電
流セルの構成図であり、同図（ａ）は古典的な電流セル
の回路構成を、及び同図（ｂ）は同図（ａ）の問題点を
解決するための駆動部１０の代替回路を示している。図
２（ａ）に示すように、この電流セルは、駆動部１０と
出力部２０を有しており、入力端子１にレベル“Ｌ”の
ディジタル信号ＩＮが与えられたとき、出力端子２から
負荷回路３に対して一定の出力電流ＯＵＴを出力し、入
力端子１にレベル“Ｈ”のディジタル信号ＩＮが与えら
れたときは、出力端子２からの出力電流ＯＵＴを停止す
るものである。駆動部１０は、インバータ１１と、縦続
接続された２個のインバータ１２，１３とで構成されて
いる。入力端子１は、インバータ１１，１２の入力側に
接続され、インバータ１１，１３の出力側から相補的な
選択信号ＳＥＬ，ＮＳＥＬがそれぞれ出力されるように
なっている。
例えば次のような文献に記載されるものがあった。 文献：米国特許第５，４５２，０１４号明細書 図２（ａ），（ｂ）は、前記文献に記載された従来の電
流セルの構成図であり、同図（ａ）は古典的な電流セル
の回路構成を、及び同図（ｂ）は同図（ａ）の問題点を
解決するための駆動部１０の代替回路を示している。図
２（ａ）に示すように、この電流セルは、駆動部１０と
出力部２０を有しており、入力端子１にレベル“Ｌ”の
ディジタル信号ＩＮが与えられたとき、出力端子２から
負荷回路３に対して一定の出力電流ＯＵＴを出力し、入
力端子１にレベル“Ｈ”のディジタル信号ＩＮが与えら
れたときは、出力端子２からの出力電流ＯＵＴを停止す
るものである。駆動部１０は、インバータ１１と、縦続
接続された２個のインバータ１２，１３とで構成されて
いる。入力端子１は、インバータ１１，１２の入力側に
接続され、インバータ１１，１３の出力側から相補的な
選択信号ＳＥＬ，ＮＳＥＬがそれぞれ出力されるように
なっている。
【０００３】出力部２０は、３個のＰチャネルＭＯＳト
ランジスタ（以下、「ＰＭＯＳ」という）２１，２２，
２３と、抵抗２４とで構成されている。ＰＭＯＳ２１の
ソースは電源電位ＶＤＤに接続され、ゲートには、この
ＰＭＯＳ２１を飽和状態で動作させることによって、一
定電流Ｉｓを流すためのバイアス電圧Ｖｂが与えられて
いる。ＰＭＯＳ２１のドレインには、ＰＭＯＳ２２，２
３のソースが接続されており、このＰＭＯＳ２２のドレ
インが抵抗２４を介して接地電位ＧＮＤに、ＰＭＯＳ２
３のドレインが出力端子２に、それぞれ接続されてい
る。また、ＰＭＯＳ２２，２３のゲートには、それぞれ
選択信号ＳＥＬ，ＮＳＥＬが与えられるようになってい
る。
ランジスタ（以下、「ＰＭＯＳ」という）２１，２２，
２３と、抵抗２４とで構成されている。ＰＭＯＳ２１の
ソースは電源電位ＶＤＤに接続され、ゲートには、この
ＰＭＯＳ２１を飽和状態で動作させることによって、一
定電流Ｉｓを流すためのバイアス電圧Ｖｂが与えられて
いる。ＰＭＯＳ２１のドレインには、ＰＭＯＳ２２，２
３のソースが接続されており、このＰＭＯＳ２２のドレ
インが抵抗２４を介して接地電位ＧＮＤに、ＰＭＯＳ２
３のドレインが出力端子２に、それぞれ接続されてい
る。また、ＰＭＯＳ２２，２３のゲートには、それぞれ
選択信号ＳＥＬ，ＮＳＥＬが与えられるようになってい
る。
【０００４】このような電流セルにおいて、入力端子１
に与えられるディジタル信号ＩＮが“Ｌ”であると、選
択信号ＮＳＥＬ，ＳＥＬは、それぞれ“Ｈ”，“Ｌ”と
なる。これにより、ＰＭＯＳ２２はオフ状態、ＰＭＯＳ
２３はオン状態となるので、一定電流ＩｓはこのＰＭＯ
Ｓ２３を介して出力端子２から出力電流ＯＵＴとして出
力される。また、ディジタル信号ＩＮが“Ｈ”である
と、選択信号ＮＳＥＬ，ＳＥＬは、それぞれ“Ｌ”，
“Ｈ”となる。これにより、ＰＭＯＳ２２はオン状態と
なり、ＰＭＯＳ２３はオフ状態となるので、一定電流Ｉ
ｓはこのＰＭＯＳ２２、及び抵抗２４を介して接地電位
ＧＮＤに流れ、出力電流ＯＵＴは出力されない。
に与えられるディジタル信号ＩＮが“Ｌ”であると、選
択信号ＮＳＥＬ，ＳＥＬは、それぞれ“Ｈ”，“Ｌ”と
なる。これにより、ＰＭＯＳ２２はオフ状態、ＰＭＯＳ
２３はオン状態となるので、一定電流ＩｓはこのＰＭＯ
Ｓ２３を介して出力端子２から出力電流ＯＵＴとして出
力される。また、ディジタル信号ＩＮが“Ｈ”である
と、選択信号ＮＳＥＬ，ＳＥＬは、それぞれ“Ｌ”，
“Ｈ”となる。これにより、ＰＭＯＳ２２はオン状態と
なり、ＰＭＯＳ２３はオフ状態となるので、一定電流Ｉ
ｓはこのＰＭＯＳ２２、及び抵抗２４を介して接地電位
ＧＮＤに流れ、出力電流ＯＵＴは出力されない。
【０００５】しかし、このような構成の電流セルでは、
ディジタル信号ＩＮが“Ｌ”から“Ｈ”へ、及び“Ｈ”
から“Ｌ”へ変化するときに、ＰＭＯＳ２２，２３のド
レイン電流−ゲート電圧特性、或いは閾値電圧に起因す
る特性により、これらのＰＭＯＳ２２，２３が完全にオ
ン状態にはならない期間が発生する。このため、ＰＭＯ
Ｓ２２を流れる電流Ｉ２２と、ＰＭＯＳ２３を流れる電
流Ｉ２３との合計が、一定電流Ｉｓよりも小さくなる。
このため、ＰＭＯＳ２２，２３のドレインの電位が瞬間
的に上昇し、その上昇した電位からオン状態に切り替わ
ったＰＭＯＳ２２またはＰＭＯＳ２３へ電流が流れる。
これにより、出力電流ＯＵＴ、及び電源電位ＶＤＤから
供給される一定電流Ｉｓは、瞬間的に大きく変動する。
これらの出力電流ＯＵＴや一定電流Ｉｓの流れる経路に
は、ＩＣのリード線や基板のプリントパターン等による
寄生インダクタンスが存在し、これに流れる電流の変動
により、オーバーシュートやリンギングが発生すること
があった。このため、このような電流セルを映像信号用
のＤＡＣに用いた場合、画質が劣化するという問題があ
った。
ディジタル信号ＩＮが“Ｌ”から“Ｈ”へ、及び“Ｈ”
から“Ｌ”へ変化するときに、ＰＭＯＳ２２，２３のド
レイン電流−ゲート電圧特性、或いは閾値電圧に起因す
る特性により、これらのＰＭＯＳ２２，２３が完全にオ
ン状態にはならない期間が発生する。このため、ＰＭＯ
Ｓ２２を流れる電流Ｉ２２と、ＰＭＯＳ２３を流れる電
流Ｉ２３との合計が、一定電流Ｉｓよりも小さくなる。
このため、ＰＭＯＳ２２，２３のドレインの電位が瞬間
的に上昇し、その上昇した電位からオン状態に切り替わ
ったＰＭＯＳ２２またはＰＭＯＳ２３へ電流が流れる。
これにより、出力電流ＯＵＴ、及び電源電位ＶＤＤから
供給される一定電流Ｉｓは、瞬間的に大きく変動する。
これらの出力電流ＯＵＴや一定電流Ｉｓの流れる経路に
は、ＩＣのリード線や基板のプリントパターン等による
寄生インダクタンスが存在し、これに流れる電流の変動
により、オーバーシュートやリンギングが発生すること
があった。このため、このような電流セルを映像信号用
のＤＡＣに用いた場合、画質が劣化するという問題があ
った。
【０００６】図２（ｂ）は、図２（ａ）の駆動部１０の
代替回路である駆動部３０の構成図である。この駆動部
３０は、図２（ａ）の問題を解決するために、同図中の
駆動部１０に代えて用いられるものであり、５個のイン
バータ３１〜３５と、２個の２入力論理積の否定ゲート
（以下、「ＮＡＮＤ」という）３６，３７とで構成され
ている。入力端子１は、ＮＡＮＤ３６の第１の入力側に
接続されるとともに、インバータ３１を介してＮＡＮＤ
３７の第１の入力側に接続されている。ＮＡＮＤ３６，
３７の出力側にはインバータ３２，３３がそれぞれ接続
され、これらのインバータ３２，３３から相補的な選択
信号ＮＳＥＬ，ＳＥＬが出力されるようになっている。
更に、インバータ３２の出力側は、インバータ３４を介
してＮＡＮＤ３７の第２の入力側に接続され、インバー
タ３３の出力側は、インバータ３５を介してＮＡＮＤ３
６の第２の入力側に接続されている。
代替回路である駆動部３０の構成図である。この駆動部
３０は、図２（ａ）の問題を解決するために、同図中の
駆動部１０に代えて用いられるものであり、５個のイン
バータ３１〜３５と、２個の２入力論理積の否定ゲート
（以下、「ＮＡＮＤ」という）３６，３７とで構成され
ている。入力端子１は、ＮＡＮＤ３６の第１の入力側に
接続されるとともに、インバータ３１を介してＮＡＮＤ
３７の第１の入力側に接続されている。ＮＡＮＤ３６，
３７の出力側にはインバータ３２，３３がそれぞれ接続
され、これらのインバータ３２，３３から相補的な選択
信号ＮＳＥＬ，ＳＥＬが出力されるようになっている。
更に、インバータ３２の出力側は、インバータ３４を介
してＮＡＮＤ３７の第２の入力側に接続され、インバー
タ３３の出力側は、インバータ３５を介してＮＡＮＤ３
６の第２の入力側に接続されている。
【０００７】このような駆動部３０では、例えばディジ
タル信号ＩＮが“Ｈ”のとき、選択信号ＮＳＥＬは
“Ｈ”となり、選択信号ＳＥＬは“Ｌ”となる。ここ
で、ディジタル信号ＩＮが“Ｈ”から“Ｌ”に変化する
と、ＮＡＮＤ３６の出力信号は直ちに“Ｈ”に変化し、
これに従って選択信号ＮＳＥＬは“Ｈ”から“Ｌ”に変
化する。選択信号ＮＳＥＬが“Ｌ”になると、これがイ
ンバータ３４を介してＮＡＮＤ３７に帰還され、選択信
号ＳＥＬは“Ｌ”から“Ｈ”に変化する。次に、ディジ
タル信号ＩＮが“Ｌ”から“Ｈ”に変化すると、ＮＡＮ
Ｄ３７の出力信号は直ちに“Ｈ”に変化し、これに従っ
て選択信号ＳＥＬは“Ｈ”から“Ｌ”に変化する。選択
信号ＳＥＬが“Ｌ”になると、これがインバータ３５を
介してＮＡＮＤ３６に帰還され、選択信号ＮＳＥＬは
“Ｌ”から“Ｈ”に変化する。
タル信号ＩＮが“Ｈ”のとき、選択信号ＮＳＥＬは
“Ｈ”となり、選択信号ＳＥＬは“Ｌ”となる。ここ
で、ディジタル信号ＩＮが“Ｈ”から“Ｌ”に変化する
と、ＮＡＮＤ３６の出力信号は直ちに“Ｈ”に変化し、
これに従って選択信号ＮＳＥＬは“Ｈ”から“Ｌ”に変
化する。選択信号ＮＳＥＬが“Ｌ”になると、これがイ
ンバータ３４を介してＮＡＮＤ３７に帰還され、選択信
号ＳＥＬは“Ｌ”から“Ｈ”に変化する。次に、ディジ
タル信号ＩＮが“Ｌ”から“Ｈ”に変化すると、ＮＡＮ
Ｄ３７の出力信号は直ちに“Ｈ”に変化し、これに従っ
て選択信号ＳＥＬは“Ｈ”から“Ｌ”に変化する。選択
信号ＳＥＬが“Ｌ”になると、これがインバータ３５を
介してＮＡＮＤ３６に帰還され、選択信号ＮＳＥＬは
“Ｌ”から“Ｈ”に変化する。
【０００８】このように、駆動部３０では帰還経路を設
け、選択信号ＳＥＬ，ＮＳＥＬが“Ｌ”から“Ｈ”に変
化するタイミングを、“Ｈ”から“Ｌ”に変化するタイ
ミングよりも遅くなるように構成している。このため、
ディジタル信号ＩＮの変化時点で、選択信号ＳＥＬ，Ｎ
ＳＥＬが同時に“Ｌ”になる状態が発生する。選択信号
ＳＥＬ，ＮＳＥＬが同時に“Ｌ”になると、出力部２０
のＰＭＯＳ２２，２３は同時にオン状態となり、ＰＭＯ
Ｓ２２を流れる電流Ｉ２２と、ＰＭＯＳ２３を流れる電
流Ｉ２３の合計は、常に一定電流Ｉｓに保たれる。これ
により、ＰＭＯＳ２２，２３のソースの電位は常に一定
に保たれ、一定電流Ｉｓの変動が抑制されるので、オー
バーシュートやリンギングを発生することなく、出力電
流ＯＵＴを滑らかにオン／オフ制御することができる。
け、選択信号ＳＥＬ，ＮＳＥＬが“Ｌ”から“Ｈ”に変
化するタイミングを、“Ｈ”から“Ｌ”に変化するタイ
ミングよりも遅くなるように構成している。このため、
ディジタル信号ＩＮの変化時点で、選択信号ＳＥＬ，Ｎ
ＳＥＬが同時に“Ｌ”になる状態が発生する。選択信号
ＳＥＬ，ＮＳＥＬが同時に“Ｌ”になると、出力部２０
のＰＭＯＳ２２，２３は同時にオン状態となり、ＰＭＯ
Ｓ２２を流れる電流Ｉ２２と、ＰＭＯＳ２３を流れる電
流Ｉ２３の合計は、常に一定電流Ｉｓに保たれる。これ
により、ＰＭＯＳ２２，２３のソースの電位は常に一定
に保たれ、一定電流Ｉｓの変動が抑制されるので、オー
バーシュートやリンギングを発生することなく、出力電
流ＯＵＴを滑らかにオン／オフ制御することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
図２（ｂ）の駆動部３０を用いた電流セルでは、回路の
ゲート数が多くなり、例えば集積回路におけるチップの
面積が増大するとともに、消費電力が大きくなるという
課題があった。本発明は、前記従来技術が持っていた課
題を解決し、簡素化した回路構成で、オーバーシュート
やリンギング等の出力電流波形の劣化の無い電流セル
と、これを用いたＤＡＣを提供するものである。
図２（ｂ）の駆動部３０を用いた電流セルでは、回路の
ゲート数が多くなり、例えば集積回路におけるチップの
面積が増大するとともに、消費電力が大きくなるという
課題があった。本発明は、前記従来技術が持っていた課
題を解決し、簡素化した回路構成で、オーバーシュート
やリンギング等の出力電流波形の劣化の無い電流セル
と、これを用いたＤＡＣを提供するものである。
【００１０】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、電流セルにおいて、デ
ィジタル信号が入力される入力ノードと、前記ディジタ
ル信号の論理レベルに応じて出力電流を出力する出力ノ
ードと、第１の電源電位から内部ノードに一定電流を供
給する定電流手段を備えている。更にこの電流スイッチ
は、前記内部ノードと第２の電源電位間の電圧で駆動さ
れ、前記ディジタル信号の論理レベルを反転して第１の
選択信号を生成する第１の選択手段と、前記内部ノード
と前記第２の電源電位間の電圧で駆動され、前記ディジ
タル信号の論理レベルを反転させた反転信号の論理レベ
ルを更に反転して第２の選択信号を生成する第２の選択
手段と、前記第１の選択信号によって選択されたときに
前記内部ノードから前記第２の電源電位へ前記一定電流
を流す第１のスイッチ手段と、前記第２の選択信号によ
って選択されたときに前記内部ノードから前記出力ノー
ドへ前記一定電流を流す第２のスイッチ手段とを有して
いる。
に、本発明の内の第１の発明は、電流セルにおいて、デ
ィジタル信号が入力される入力ノードと、前記ディジタ
ル信号の論理レベルに応じて出力電流を出力する出力ノ
ードと、第１の電源電位から内部ノードに一定電流を供
給する定電流手段を備えている。更にこの電流スイッチ
は、前記内部ノードと第２の電源電位間の電圧で駆動さ
れ、前記ディジタル信号の論理レベルを反転して第１の
選択信号を生成する第１の選択手段と、前記内部ノード
と前記第２の電源電位間の電圧で駆動され、前記ディジ
タル信号の論理レベルを反転させた反転信号の論理レベ
ルを更に反転して第２の選択信号を生成する第２の選択
手段と、前記第１の選択信号によって選択されたときに
前記内部ノードから前記第２の電源電位へ前記一定電流
を流す第１のスイッチ手段と、前記第２の選択信号によ
って選択されたときに前記内部ノードから前記出力ノー
ドへ前記一定電流を流す第２のスイッチ手段とを有して
いる。
【００１１】第２の発明は、第１の発明の電流セルの第
１の選択手段を、ソースが内部ノードに接続された第１
のＰＭＯＳと、ソースが第２の電源電位に接続された第
１のＮＭＯＳとを有し、共通接続されたゲートに与えら
れたディジタル信号の論理レベルを反転して、共通接続
されたドレインから第１の選択信号を出力する構成とし
ている。また、第２の選択手段を、ソースが内部ノード
に接続された第２のＰＭＯＳと、ソースが第２の電源電
位に接続された第２のＮＭＯＳとを有し、共通接続され
たゲートに与えられた反転信号の論理レベルを反転し
て、共通接続されたドレインから第２の選択信号を出力
する構成としている。
１の選択手段を、ソースが内部ノードに接続された第１
のＰＭＯＳと、ソースが第２の電源電位に接続された第
１のＮＭＯＳとを有し、共通接続されたゲートに与えら
れたディジタル信号の論理レベルを反転して、共通接続
されたドレインから第１の選択信号を出力する構成とし
ている。また、第２の選択手段を、ソースが内部ノード
に接続された第２のＰＭＯＳと、ソースが第２の電源電
位に接続された第２のＮＭＯＳとを有し、共通接続され
たゲートに与えられた反転信号の論理レベルを反転し
て、共通接続されたドレインから第２の選択信号を出力
する構成としている。
【００１２】第１及び第２の発明によれば、以上のよう
に電流セルを構成したので、次のような作用が行われ
る。第１の電源電位から定電流手段を通して内部ノード
に接続された第１及び第２のスイッチ手段に一定電流が
供給される。内部ノードには、例えばそれぞれＰＭＯＳ
とＮＭＯＳとで構成された第１及び第２の選択手段が接
続されており、これれらの選択手段は、この内部ノード
の電圧によって駆動される。ここで、入力ノードに入力
されたディジタル信号の論理レベルが反転すると、第１
及び第２の選択手段の出力もこれに応じて、それぞれ相
補的に反転するが、入力されたディジタル信号のレベル
“Ｈ”よりも、これらの第１及び第２の選択手段の駆動
電圧の方が低いので、第１及び第２の選択信号の立上が
りのタイミングが遅延する。これにより、第１及び第２
のスイッチ手段が同時にオン状態になる期間が発生し、
定電流手段から供給される一定電流は常に一定の値に保
持される。
に電流セルを構成したので、次のような作用が行われ
る。第１の電源電位から定電流手段を通して内部ノード
に接続された第１及び第２のスイッチ手段に一定電流が
供給される。内部ノードには、例えばそれぞれＰＭＯＳ
とＮＭＯＳとで構成された第１及び第２の選択手段が接
続されており、これれらの選択手段は、この内部ノード
の電圧によって駆動される。ここで、入力ノードに入力
されたディジタル信号の論理レベルが反転すると、第１
及び第２の選択手段の出力もこれに応じて、それぞれ相
補的に反転するが、入力されたディジタル信号のレベル
“Ｈ”よりも、これらの第１及び第２の選択手段の駆動
電圧の方が低いので、第１及び第２の選択信号の立上が
りのタイミングが遅延する。これにより、第１及び第２
のスイッチ手段が同時にオン状態になる期間が発生し、
定電流手段から供給される一定電流は常に一定の値に保
持される。
【００１３】第３の発明は、第１の発明の電流セルの第
１の選択手段を、内部ノードと第２の電源電位間の電圧
で駆動され、第１の入力側に与えられる制御信号で活性
化されたときに、第２の入力側に与えられた前記ディジ
タル信号の論理レベルを反転して第１の選択信号を出力
する２入力の第１のＮＡＮＤで構成し、第２の選択手段
を、内部ノードと第２の電源電位間の電圧で駆動され、
第１の入力側に与えられる制御信号で活性化されたとき
に、第２の入力側に与えられた反転信号の論理レベルを
反転して第２の選択信号を出力する２入力の第２のＮＡ
ＮＤで構成している。第３の発明によれば、次のような
作用が行われる。制御信号が不活性化されると、第１及
び第２のＮＡＮＤからは第１及び第２の選択信号が出力
されず、電流セルから出力電流が出力されない。制御信
号が活性化されると、第１及び第２のＮＡＮＤからは第
１及び第２の選択信号が出力される。このとき、第１及
び第２のＮＡＮＤは、内部ノードと第２の電源電位間の
電圧で駆動されるので、第１及び第２の発明と同様の作
用が行われる。
１の選択手段を、内部ノードと第２の電源電位間の電圧
で駆動され、第１の入力側に与えられる制御信号で活性
化されたときに、第２の入力側に与えられた前記ディジ
タル信号の論理レベルを反転して第１の選択信号を出力
する２入力の第１のＮＡＮＤで構成し、第２の選択手段
を、内部ノードと第２の電源電位間の電圧で駆動され、
第１の入力側に与えられる制御信号で活性化されたとき
に、第２の入力側に与えられた反転信号の論理レベルを
反転して第２の選択信号を出力する２入力の第２のＮＡ
ＮＤで構成している。第３の発明によれば、次のような
作用が行われる。制御信号が不活性化されると、第１及
び第２のＮＡＮＤからは第１及び第２の選択信号が出力
されず、電流セルから出力電流が出力されない。制御信
号が活性化されると、第１及び第２のＮＡＮＤからは第
１及び第２の選択信号が出力される。このとき、第１及
び第２のＮＡＮＤは、内部ノードと第２の電源電位間の
電圧で駆動されるので、第１及び第２の発明と同様の作
用が行われる。
【００１４】第４の発明は、第１〜第３の発明の電流セ
ルにおいて、内部ノードと第１または第２の電源電位間
に、該内部ノードの電位変動を抑制するための静電容量
を有する電位変動抑制手段を設けている。第５の発明
は、第４の発明における電位変動抑制手段を、ゲートを
内部ノードに接続するとともにソース及びドレインを第
１または第２の電源電位に接続したＭＯＳトランジス
タ、もしくはキャパシタで構成している。第４及び第５
の発明によれば、内部ノードと第１または第２の電源電
位間に、ＭＯＳトランジスタやキャパシタ等の電位変動
抑制手段が付加されているので、この内部ノードの電位
変動が抑制され、安定した出力電流が出力される。
ルにおいて、内部ノードと第１または第２の電源電位間
に、該内部ノードの電位変動を抑制するための静電容量
を有する電位変動抑制手段を設けている。第５の発明
は、第４の発明における電位変動抑制手段を、ゲートを
内部ノードに接続するとともにソース及びドレインを第
１または第２の電源電位に接続したＭＯＳトランジス
タ、もしくはキャパシタで構成している。第４及び第５
の発明によれば、内部ノードと第１または第２の電源電
位間に、ＭＯＳトランジスタやキャパシタ等の電位変動
抑制手段が付加されているので、この内部ノードの電位
変動が抑制され、安定した出力電流が出力される。
【００１５】第６の発明は、ＤＡＣにおいて、ｍビット
（但し、ｍは複数）のディジタルデータを解読し、該デ
ィジタルデータの値に対応した論理レベルを有するｎ個
（但し、ｎは複数）のディジタル信号を出力するデータ
解読手段と、前記ｎ個のディジタル信号に対応して設け
られ、それぞれ与えられたディジタル信号の論理レベル
に応じて出力ノードから所定の出力電流を出力する第１
乃至第５の発明のｎ個の電流セルと、前記ｎ個の電流セ
ルの各出力ノードを共通接続し、前記ディジタルデータ
に対応した値の電流を出力する出力端子とを備えてい
る。第６の発明によれば、次のような作用が行われる。
ｍビットのディジタルデータが、データ解読手段に与え
られると、そのディジタルデータの値に対応したｎ個の
ディジタル信号が出力され、ｎ個の電流セルにそれぞれ
与えられる。各電流セルでは、与えられたディジタル信
号で制御された所定の出力電流が出力される。これらの
電流セルの出力ノードは、出力端子に共通接続されてい
るので、この出力端子からディジタルデータに対応した
値の電流が出力される。
（但し、ｍは複数）のディジタルデータを解読し、該デ
ィジタルデータの値に対応した論理レベルを有するｎ個
（但し、ｎは複数）のディジタル信号を出力するデータ
解読手段と、前記ｎ個のディジタル信号に対応して設け
られ、それぞれ与えられたディジタル信号の論理レベル
に応じて出力ノードから所定の出力電流を出力する第１
乃至第５の発明のｎ個の電流セルと、前記ｎ個の電流セ
ルの各出力ノードを共通接続し、前記ディジタルデータ
に対応した値の電流を出力する出力端子とを備えてい
る。第６の発明によれば、次のような作用が行われる。
ｍビットのディジタルデータが、データ解読手段に与え
られると、そのディジタルデータの値に対応したｎ個の
ディジタル信号が出力され、ｎ個の電流セルにそれぞれ
与えられる。各電流セルでは、与えられたディジタル信
号で制御された所定の出力電流が出力される。これらの
電流セルの出力ノードは、出力端子に共通接続されてい
るので、この出力端子からディジタルデータに対応した
値の電流が出力される。
【００１６】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す電流セルの構成
図であり、図２中の要素と共通の要素には共通の符号が
付されている。この電流セルは、出力部２０Ａと駆動部
４０を有しており、入力ノード（例えば、入力端子）１
にレベル“Ｌ”のディジタル信号ＩＮが与えられたと
き、出力ノード（例えば、出力端子）２から負荷回路３
に対して、一定の出力電流ＯＵＴを出力し、入力端子１
にレベル“Ｈ”のディジタル信号ＩＮが与えられたとき
は、出力端子２からの出力電流ＯＵＴを停止するもので
ある。
図であり、図２中の要素と共通の要素には共通の符号が
付されている。この電流セルは、出力部２０Ａと駆動部
４０を有しており、入力ノード（例えば、入力端子）１
にレベル“Ｌ”のディジタル信号ＩＮが与えられたと
き、出力ノード（例えば、出力端子）２から負荷回路３
に対して、一定の出力電流ＯＵＴを出力し、入力端子１
にレベル“Ｈ”のディジタル信号ＩＮが与えられたとき
は、出力端子２からの出力電流ＯＵＴを停止するもので
ある。
【００１７】出力部２０Ａは、定電流手段（例えば、Ｐ
ＭＯＳ）２１と、第１及び第２のスイッチ手段（例え
ば、ＰＭＯＳ）２２，２３と、抵抗２４と、電位変動抑
制手段（例えば、キャパシタ）２５とで構成されてい
る。ＰＭＯＳ２１は、温度や電源電圧の変動にかかわら
ず常に一定電流ＩｓをＰＭＯＳ２２，２３に供給するも
ので、所定のバイアス電圧Ｖｂ（即ち、ゲート−ソース
間電圧）が与えられたときの飽和電流が、この一定電流
Ｉｓとなるようにゲート長やゲート幅等の寸法が設計さ
れている。ＰＭＯＳ２１のソースは電源電位ＶＤＤに、
ドレインは内部ノードＮ１にそれぞれ接続され、ゲート
にはバイアス電圧Ｖｂが与えられている。内部ノードＮ
１には、ＰＭＯＳ２２，２３のソースが接続されてお
り、このＰＭＯＳ２２のドレインが抵抗２４を介して接
地電位ＧＮＤに、ＰＭＯＳ２３のドレインが出力端子２
に、それぞれ接続されている。また、ＰＭＯＳ２２，２
３のゲートには、駆動部４０からそれぞれ選択信号ＳＥ
Ｌ，ＮＳＥＬが与えられるようになっている。更に、内
部ノードＮ１と接地電位ＧＮＤ間には、スイッチング動
作時の内部ノードＮ１の電位変動を抑制するためのキャ
パシタ２５が接続されている。
ＭＯＳ）２１と、第１及び第２のスイッチ手段（例え
ば、ＰＭＯＳ）２２，２３と、抵抗２４と、電位変動抑
制手段（例えば、キャパシタ）２５とで構成されてい
る。ＰＭＯＳ２１は、温度や電源電圧の変動にかかわら
ず常に一定電流ＩｓをＰＭＯＳ２２，２３に供給するも
ので、所定のバイアス電圧Ｖｂ（即ち、ゲート−ソース
間電圧）が与えられたときの飽和電流が、この一定電流
Ｉｓとなるようにゲート長やゲート幅等の寸法が設計さ
れている。ＰＭＯＳ２１のソースは電源電位ＶＤＤに、
ドレインは内部ノードＮ１にそれぞれ接続され、ゲート
にはバイアス電圧Ｖｂが与えられている。内部ノードＮ
１には、ＰＭＯＳ２２，２３のソースが接続されてお
り、このＰＭＯＳ２２のドレインが抵抗２４を介して接
地電位ＧＮＤに、ＰＭＯＳ２３のドレインが出力端子２
に、それぞれ接続されている。また、ＰＭＯＳ２２，２
３のゲートには、駆動部４０からそれぞれ選択信号ＳＥ
Ｌ，ＮＳＥＬが与えられるようになっている。更に、内
部ノードＮ１と接地電位ＧＮＤ間には、スイッチング動
作時の内部ノードＮ１の電位変動を抑制するためのキャ
パシタ２５が接続されている。
【００１８】駆動部４０は、第１の選択手段（例えば、
インバータ）４１と、縦続接続された２個のインバータ
４２，４３とで構成されている。インバータ４１は、Ｐ
ＭＯＳ４１ａとＮＭＯＳ４１ｂとで構成されており、こ
のＰＭＯＳ４１ａのソースが、出力部２０Ａの内部ノー
ドＮ１に接続されている。ＰＭＯＳ４１ａとＮＭＯＳ４
１ｂのゲートは入力端子１に接続され、このＮＭＯＳ４
１ｂのソースが接地電位ＧＮＤに接続されている。ま
た、ＰＭＯＳ４１ａとＮＭＯＳ４１ｂの各ドレインが接
続され、ここから選択信号ＳＥＬが出力されるようにな
っている。インバータ４２の入力側は入力端子１に接続
され、この出力側に第２の選択手段（例えば、インバー
タ）４３が接続されている。インバータ４３は、インバ
ータ４１と同様に、ＰＭＯＳ４３ａとＮＭＯＳ４３ｂと
で構成されており、このＰＭＯＳ４３ａのソースが、出
力部２０Ａの内部ノードＮ１に接続されている。ＰＭＯ
Ｓ４３ａとＮＭＯＳ４３ｂのゲートはインバータ４２の
出力側に接続され、このＮＭＯＳ４３ｂのソースが接地
電位ＧＮＤに接続されている。また、ＰＭＯＳ４３ａと
ＮＭＯＳ４３ｂの各ドレインが接続され、ここから選択
信号ＮＳＥＬが出力されるようになっている。
インバータ）４１と、縦続接続された２個のインバータ
４２，４３とで構成されている。インバータ４１は、Ｐ
ＭＯＳ４１ａとＮＭＯＳ４１ｂとで構成されており、こ
のＰＭＯＳ４１ａのソースが、出力部２０Ａの内部ノー
ドＮ１に接続されている。ＰＭＯＳ４１ａとＮＭＯＳ４
１ｂのゲートは入力端子１に接続され、このＮＭＯＳ４
１ｂのソースが接地電位ＧＮＤに接続されている。ま
た、ＰＭＯＳ４１ａとＮＭＯＳ４１ｂの各ドレインが接
続され、ここから選択信号ＳＥＬが出力されるようにな
っている。インバータ４２の入力側は入力端子１に接続
され、この出力側に第２の選択手段（例えば、インバー
タ）４３が接続されている。インバータ４３は、インバ
ータ４１と同様に、ＰＭＯＳ４３ａとＮＭＯＳ４３ｂと
で構成されており、このＰＭＯＳ４３ａのソースが、出
力部２０Ａの内部ノードＮ１に接続されている。ＰＭＯ
Ｓ４３ａとＮＭＯＳ４３ｂのゲートはインバータ４２の
出力側に接続され、このＮＭＯＳ４３ｂのソースが接地
電位ＧＮＤに接続されている。また、ＰＭＯＳ４３ａと
ＮＭＯＳ４３ｂの各ドレインが接続され、ここから選択
信号ＮＳＥＬが出力されるようになっている。
【００１９】図３は、図１の動作を示す信号波形図であ
る。以下、この図３を参照しつつ、図１の動作を説明す
る。ここで、電源電位ＶＤＤとして３．３Ｖが与えら
れ、入力端子１のディジタル信号ＩＮは、レベル“Ｌ”
のとき０Ｖ、レベル“Ｈ”のとき３．３Ｖであるとす
る。また、出力部２０Ａにおける内部ノードＮ１の電位
ＶＣＯＭは、ＰＭＯＳ２１によって２．１Ｖに低下され
ているものとする。図３の時刻ｔ１において、ディジタ
ル信号ＩＮが“Ｌ”であれば、インバータ４２から出力
されるディジタル信号／ＩＮ（但し、「／」は反転を表
す）は“Ｈ”となっている。従って、インバータ４１か
ら出力される選択信号ＳＥＬは、電位ＶＣＯＭの２．１
Ｖにほぼ等しくなり、インバータ４３から出力される選
択信号ＮＳＥＬは、接地電位ＧＮＤの０Ｖにほぼ等しく
なっている。これにより、ＰＭＯＳ２２はオフ状態とな
り、ＰＭＯＳ２３はオン状態となって、ＰＭＯＳ２１か
ら供給される一定電流Ｉｓは、このＰＭＯＳ２３の電流
Ｉ２３として出力端子２から出力される。
る。以下、この図３を参照しつつ、図１の動作を説明す
る。ここで、電源電位ＶＤＤとして３．３Ｖが与えら
れ、入力端子１のディジタル信号ＩＮは、レベル“Ｌ”
のとき０Ｖ、レベル“Ｈ”のとき３．３Ｖであるとす
る。また、出力部２０Ａにおける内部ノードＮ１の電位
ＶＣＯＭは、ＰＭＯＳ２１によって２．１Ｖに低下され
ているものとする。図３の時刻ｔ１において、ディジタ
ル信号ＩＮが“Ｌ”であれば、インバータ４２から出力
されるディジタル信号／ＩＮ（但し、「／」は反転を表
す）は“Ｈ”となっている。従って、インバータ４１か
ら出力される選択信号ＳＥＬは、電位ＶＣＯＭの２．１
Ｖにほぼ等しくなり、インバータ４３から出力される選
択信号ＮＳＥＬは、接地電位ＧＮＤの０Ｖにほぼ等しく
なっている。これにより、ＰＭＯＳ２２はオフ状態とな
り、ＰＭＯＳ２３はオン状態となって、ＰＭＯＳ２１か
ら供給される一定電流Ｉｓは、このＰＭＯＳ２３の電流
Ｉ２３として出力端子２から出力される。
【００２０】時刻ｔ２において、ディジタル信号ＩＮが
“Ｌ”（＝０Ｖ）から“Ｈ”（＝３．３Ｖ）へ上昇を開
始すると、これに対応してインバータ４２から出力され
るディジタル信号／ＩＮは、３．３Ｖから０Ｖへ下降を
開始する。ディジタル信号ＩＮの上昇に伴い、インバー
タ４１から出力される選択信号ＳＥＬは、２．１Ｖから
低下を開始する。一方、この時点でのディジタル信号／
ＩＮは、インバータ４３の電源電圧、すなわちＶＣＯＭ
（＝２．１Ｖ）よりも高いので、このインバータ４３か
ら出力される選択信号ＮＳＥＬは、０Ｖのままである。
時刻ｔ３において、ディジタル信号／ＩＮが２．１Ｖま
で低下すると、インバータ４３から出力される選択信号
ＮＳＥＬは、０Ｖから上昇を開始する。
“Ｌ”（＝０Ｖ）から“Ｈ”（＝３．３Ｖ）へ上昇を開
始すると、これに対応してインバータ４２から出力され
るディジタル信号／ＩＮは、３．３Ｖから０Ｖへ下降を
開始する。ディジタル信号ＩＮの上昇に伴い、インバー
タ４１から出力される選択信号ＳＥＬは、２．１Ｖから
低下を開始する。一方、この時点でのディジタル信号／
ＩＮは、インバータ４３の電源電圧、すなわちＶＣＯＭ
（＝２．１Ｖ）よりも高いので、このインバータ４３か
ら出力される選択信号ＮＳＥＬは、０Ｖのままである。
時刻ｔ３において、ディジタル信号／ＩＮが２．１Ｖま
で低下すると、インバータ４３から出力される選択信号
ＮＳＥＬは、０Ｖから上昇を開始する。
【００２１】時刻ｔ４において、インバータ４１から出
力される選択信号ＳＥＬが、ＰＭＯＳ２２の閾値電圧
（例えば、０．７Ｖ）まで低下すると、このＰＭＯＳ２
２はオン状態に変化する。一方、この時点での選択信号
ＮＳＥＬは、ＰＭＯＳ２３の閾値電圧（例えば、０．７
Ｖ）以下であるので、このＰＭＯＳ２３はオン状態とな
っている。これにより、ＰＭＯＳ２１から供給される一
定電流Ｉｓは、ＰＭＯＳ２２，２３に分流し、このＰＭ
ＯＳ２３の電流Ｉ２３が出力端子２から出力電流ＯＵＴ
として出力される。時刻ｔ５において、選択信号ＮＳＥ
ＬがＰＭＯＳ２３の閾値電圧を越えると、このＰＭＯＳ
２３はオフ状態に変化する。これにより、ＰＭＯＳ２１
から供給される一定電流Ｉｓは、ＰＭＯＳ２２の電流Ｉ
２２として接地電位ＧＮＤへ流れ、出力端子２からの出
力電流ＯＵＴは停止する。時刻ｔ６において、ディジタ
ル信号ＩＮが３．３Ｖまで上昇すると、この電流セルは
安定した状態に落ち着く。
力される選択信号ＳＥＬが、ＰＭＯＳ２２の閾値電圧
（例えば、０．７Ｖ）まで低下すると、このＰＭＯＳ２
２はオン状態に変化する。一方、この時点での選択信号
ＮＳＥＬは、ＰＭＯＳ２３の閾値電圧（例えば、０．７
Ｖ）以下であるので、このＰＭＯＳ２３はオン状態とな
っている。これにより、ＰＭＯＳ２１から供給される一
定電流Ｉｓは、ＰＭＯＳ２２，２３に分流し、このＰＭ
ＯＳ２３の電流Ｉ２３が出力端子２から出力電流ＯＵＴ
として出力される。時刻ｔ５において、選択信号ＮＳＥ
ＬがＰＭＯＳ２３の閾値電圧を越えると、このＰＭＯＳ
２３はオフ状態に変化する。これにより、ＰＭＯＳ２１
から供給される一定電流Ｉｓは、ＰＭＯＳ２２の電流Ｉ
２２として接地電位ＧＮＤへ流れ、出力端子２からの出
力電流ＯＵＴは停止する。時刻ｔ６において、ディジタ
ル信号ＩＮが３．３Ｖまで上昇すると、この電流セルは
安定した状態に落ち着く。
【００２２】次に、時刻ｔ７において、ディジタル信号
ＩＮが“Ｈ”から“Ｌ”へ下降を開始すると、これに対
応してインバータ４２から出力されるディジタル信号／
ＩＮは、“Ｌ”から“Ｈ”へ上昇を開始する。ディジタ
ル信号／ＩＮの上昇に伴い、インバータ４３から出力さ
れる選択信号ＮＳＥＬは、２．１Ｖから低下を開始す
る。一方、この時点でのディジタル信号ＩＮは、インバ
ータ４１の電源電圧、即ちＶＣＯＭよりも高いので、こ
のインバータ４１から出力される選択信号ＳＥＬは、０
Ｖのままである。時刻ｔ８において、ディジタル信号Ｉ
Ｎが２．１Ｖまで低下すると、インバータ４１から出力
される選択信号ＳＥＬは、０Ｖから上昇を開始する。
ＩＮが“Ｈ”から“Ｌ”へ下降を開始すると、これに対
応してインバータ４２から出力されるディジタル信号／
ＩＮは、“Ｌ”から“Ｈ”へ上昇を開始する。ディジタ
ル信号／ＩＮの上昇に伴い、インバータ４３から出力さ
れる選択信号ＮＳＥＬは、２．１Ｖから低下を開始す
る。一方、この時点でのディジタル信号ＩＮは、インバ
ータ４１の電源電圧、即ちＶＣＯＭよりも高いので、こ
のインバータ４１から出力される選択信号ＳＥＬは、０
Ｖのままである。時刻ｔ８において、ディジタル信号Ｉ
Ｎが２．１Ｖまで低下すると、インバータ４１から出力
される選択信号ＳＥＬは、０Ｖから上昇を開始する。
【００２３】時刻ｔ９において、インバータ４３から出
力される選択信号ＮＳＥＬが、ＰＭＯＳ２３の閾値電圧
まで低下すると、このＰＭＯＳ２３はオン状態に変化す
る。一方、この時点での選択信号ＳＥＬは、ＰＭＯＳ２
２の閾値電圧以下であるので、このＰＭＯＳ２２はオン
状態となっている。これにより、ＰＭＯＳ２１から供給
される一定電流Ｉｓは、ＰＭＯＳ２２，２３に分流し、
このＰＭＯＳ２３の電流Ｉ２３が出力端子２から出力電
流ＯＵＴとして出力される。時刻ｔ１０において、選択
信号ＳＥＬがＰＭＯＳ２の閾値電圧を越えると、このＰ
ＭＯＳ２２はオフ状態に変化する。これにより、ＰＭＯ
Ｓ２１から供給される一定電流Ｉｓは、ＰＭＯＳ２３の
電流Ｉ２３として出力端子２から出力される。時刻ｔ１
１において、ディジタル信号ＩＮが０Ｖまで下降する
と、この電流セルは安定した状態に落ち着く。
力される選択信号ＮＳＥＬが、ＰＭＯＳ２３の閾値電圧
まで低下すると、このＰＭＯＳ２３はオン状態に変化す
る。一方、この時点での選択信号ＳＥＬは、ＰＭＯＳ２
２の閾値電圧以下であるので、このＰＭＯＳ２２はオン
状態となっている。これにより、ＰＭＯＳ２１から供給
される一定電流Ｉｓは、ＰＭＯＳ２２，２３に分流し、
このＰＭＯＳ２３の電流Ｉ２３が出力端子２から出力電
流ＯＵＴとして出力される。時刻ｔ１０において、選択
信号ＳＥＬがＰＭＯＳ２の閾値電圧を越えると、このＰ
ＭＯＳ２２はオフ状態に変化する。これにより、ＰＭＯ
Ｓ２１から供給される一定電流Ｉｓは、ＰＭＯＳ２３の
電流Ｉ２３として出力端子２から出力される。時刻ｔ１
１において、ディジタル信号ＩＮが０Ｖまで下降する
と、この電流セルは安定した状態に落ち着く。
【００２４】以上のように、この第１の実施形態の電流
セルは、出力部２０ＡのノードＮ１からインバータ４
１，４２に電源電圧を供給する構成としているので、簡
単な回路構成で、ディジタル信号ＩＮの変化時に選択信
号ＳＥＬ，ＮＳＥＬの変化のタイミングを遅らせ、ＰＭ
ＯＳ２２，２３を同時にオン状態にすることが可能にな
る。これにより、ＰＭＯＳ２１から供給される一定電流
Ｉｓを常に一定に保ち、出力電流ＯＵＴの急激な変化を
抑制することができるので、オーバーシュートやリンギ
ング等による出力電流波形の劣化をなくすことができる
という利点がある。また、内部ノードＮ１には、キャパ
シタ２５が接続されているので、この内部ノードＮ１の
電位変動を抑制し、出力電流ＯＵＴの急激な変動を、更
に抑制することができるという利点がある。
セルは、出力部２０ＡのノードＮ１からインバータ４
１，４２に電源電圧を供給する構成としているので、簡
単な回路構成で、ディジタル信号ＩＮの変化時に選択信
号ＳＥＬ，ＮＳＥＬの変化のタイミングを遅らせ、ＰＭ
ＯＳ２２，２３を同時にオン状態にすることが可能にな
る。これにより、ＰＭＯＳ２１から供給される一定電流
Ｉｓを常に一定に保ち、出力電流ＯＵＴの急激な変化を
抑制することができるので、オーバーシュートやリンギ
ング等による出力電流波形の劣化をなくすことができる
という利点がある。また、内部ノードＮ１には、キャパ
シタ２５が接続されているので、この内部ノードＮ１の
電位変動を抑制し、出力電流ＯＵＴの急激な変動を、更
に抑制することができるという利点がある。
【００２５】第２の実施形態 図４は、本発明の第２の実施形態を示す電流セルの構成
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この電流セルと、図１の電流セルとの相
違は、図１中の駆動部４０におけるインバータ４１，４
３に代えて、２入力のＮＡＮＤ４４，４５を有する駆動
部４０Ａを設けたことである。即ち、ＮＡＮＤ４４の第
１の入力側は入力端子１に接続され、ＮＡＮＤ４５の第
１の入力側はインバータ４２の出力側に接続されてい
る。また、ＮＡＮＤ４４，４５には、出力部２０Ａのノ
ードＮ１から電源が供給されるようになっている。更
に、ＮＡＮＤ４４，４５の第２の入力側は制御端子４に
接続され、この制御端子４から動作制御用のスリープ信
号ＳＬが与えられるようになっている。その他の構成
は、図１と同様である。
図であり、図１中の要素と共通の要素には共通の符号が
付されている。この電流セルと、図１の電流セルとの相
違は、図１中の駆動部４０におけるインバータ４１，４
３に代えて、２入力のＮＡＮＤ４４，４５を有する駆動
部４０Ａを設けたことである。即ち、ＮＡＮＤ４４の第
１の入力側は入力端子１に接続され、ＮＡＮＤ４５の第
１の入力側はインバータ４２の出力側に接続されてい
る。また、ＮＡＮＤ４４，４５には、出力部２０Ａのノ
ードＮ１から電源が供給されるようになっている。更
に、ＮＡＮＤ４４，４５の第２の入力側は制御端子４に
接続され、この制御端子４から動作制御用のスリープ信
号ＳＬが与えられるようになっている。その他の構成
は、図１と同様である。
【００２６】このような電流セルでは、スリープ信号Ｓ
Ｌが“Ｌ”のとき、ＮＡＮＤ４４，４５の出力信号、即
ち選択信号ＳＥＬ，ＮＳＥＬは、ディジタル信号ＩＮの
値に関係なく“Ｈ”となり、出力電流ＯＵＴの出力は停
止される。一方、スリープ信号ＳＬが“Ｈ”のときは、
図１と同様の動作が行われる。以上のように、この第２
の実施形態の電流セルは、第１の実施形態の利点に加え
て、外部からのスリープ信号ＳＬによって、動作を制御
することができるので、動作停止時の消費電力を低減す
ることができるという利点がある。
Ｌが“Ｌ”のとき、ＮＡＮＤ４４，４５の出力信号、即
ち選択信号ＳＥＬ，ＮＳＥＬは、ディジタル信号ＩＮの
値に関係なく“Ｈ”となり、出力電流ＯＵＴの出力は停
止される。一方、スリープ信号ＳＬが“Ｈ”のときは、
図１と同様の動作が行われる。以上のように、この第２
の実施形態の電流セルは、第１の実施形態の利点に加え
て、外部からのスリープ信号ＳＬによって、動作を制御
することができるので、動作停止時の消費電力を低減す
ることができるという利点がある。
【００２７】第３の実施形態 図５は、本発明の第３の実施形態を示すＤＡＣの構成図
である。これは、例えばディジタル映像信号をアナログ
の電流に変換するためのＤＡＣであり、入力端子１０１
に与えられるｎビット（但し、ｎは複数）の入力データ
Ｄｉｎを、対応する値の電流に変換して出力端子１０２
から出力電流Ａｏｕｔとして出力するものである。入力
端子１０１には、データ解読手段（例えば、デコーダ）
１０３が接続されている。デコーダ１０３は、ｍ個（但
し、ｍ＝２n −１）のディジタル信号ＩＮ１〜ＩＮｍを
出力する出力端子を有し、入力端子１０１に与えられた
ｎビットの入力データＤｉｎの値ｘに相当する数のディ
ジタル信号ＩＮ１〜ＩＮｘのレベルを“Ｌ”にして出力
するものである。各ディジタル信号ＩＮ１〜ＩＮｍは、
それぞれ電流セル１０４１〜１０４ｍの入力側に与えら
れるようになっている。各電流セル１０４１〜１０４ｍ
は、図１と同様の電流セルであり、それぞれ入力側に与
えられたディジタル信号ＩＮ１〜ＩＮｍが“Ｌ”のとき
に、一定電流Ｉｓの出力電流ＯＵＴ１〜ＯＵＴｍを出力
するものである。
である。これは、例えばディジタル映像信号をアナログ
の電流に変換するためのＤＡＣであり、入力端子１０１
に与えられるｎビット（但し、ｎは複数）の入力データ
Ｄｉｎを、対応する値の電流に変換して出力端子１０２
から出力電流Ａｏｕｔとして出力するものである。入力
端子１０１には、データ解読手段（例えば、デコーダ）
１０３が接続されている。デコーダ１０３は、ｍ個（但
し、ｍ＝２n −１）のディジタル信号ＩＮ１〜ＩＮｍを
出力する出力端子を有し、入力端子１０１に与えられた
ｎビットの入力データＤｉｎの値ｘに相当する数のディ
ジタル信号ＩＮ１〜ＩＮｘのレベルを“Ｌ”にして出力
するものである。各ディジタル信号ＩＮ１〜ＩＮｍは、
それぞれ電流セル１０４１〜１０４ｍの入力側に与えら
れるようになっている。各電流セル１０４１〜１０４ｍ
は、図１と同様の電流セルであり、それぞれ入力側に与
えられたディジタル信号ＩＮ１〜ＩＮｍが“Ｌ”のとき
に、一定電流Ｉｓの出力電流ＯＵＴ１〜ＯＵＴｍを出力
するものである。
【００２８】このＤＡＣは、ディジタル映像信号の入力
データＤｉｎの値が０の場合でも、ペデスタル・レベル
の電流を出力するための制御端子１０５を有しており、
この制御端子１０５に制御信号ＰＥＤが与えられるよう
になっている。制御端子１０５には、基底レベル制御部
１０６が接続されている。基底レベル制御部１０６は、
制御信号ＰＥＤが与えられたときに、ディジタル信号Ｉ
Ｎｐのレベルを“Ｌ”にして出力するものである。ディ
ジタル信号ＩＮｐは、電流セル１０７に与えられるよう
になっている。電流セル１０７は、図１とほぼ同様の電
流セルであり、与えられたディジタル信号ＩＮｐが
“Ｌ”のときに、ペデスタル・レベルの電流に相当する
一定電流Ｉｐの出力電流ＯＵＴｐを出力するものであ
る。
データＤｉｎの値が０の場合でも、ペデスタル・レベル
の電流を出力するための制御端子１０５を有しており、
この制御端子１０５に制御信号ＰＥＤが与えられるよう
になっている。制御端子１０５には、基底レベル制御部
１０６が接続されている。基底レベル制御部１０６は、
制御信号ＰＥＤが与えられたときに、ディジタル信号Ｉ
Ｎｐのレベルを“Ｌ”にして出力するものである。ディ
ジタル信号ＩＮｐは、電流セル１０７に与えられるよう
になっている。電流セル１０７は、図１とほぼ同様の電
流セルであり、与えられたディジタル信号ＩＮｐが
“Ｌ”のときに、ペデスタル・レベルの電流に相当する
一定電流Ｉｐの出力電流ＯＵＴｐを出力するものであ
る。
【００２９】これらの電流セル１０４１〜１０４ｍ，１
０７には、温度や電源電圧の変動に影響されず、常に一
定の出力電流ＯＵＴ１〜ＯＵＴｍ，ＯＵＴｐが得られる
ように、バイアス電圧Ｖｂが共通に与えられている。ま
た、電流セル１０４１〜１０４ｍ，１０７の出力側は、
出力端子１０２に共通接続されており、この出力端子１
０２からディジタル映像信号に対応した出力電流Ａｏｕ
ｔが出力されるようになっている。出力端子１０２に
は、終端抵抗１１１，１１３、及び同軸ケーブル１１２
等で構成される伝送路１１０を介して、図示しないビデ
オ表示装置等が接続されている。
０７には、温度や電源電圧の変動に影響されず、常に一
定の出力電流ＯＵＴ１〜ＯＵＴｍ，ＯＵＴｐが得られる
ように、バイアス電圧Ｖｂが共通に与えられている。ま
た、電流セル１０４１〜１０４ｍ，１０７の出力側は、
出力端子１０２に共通接続されており、この出力端子１
０２からディジタル映像信号に対応した出力電流Ａｏｕ
ｔが出力されるようになっている。出力端子１０２に
は、終端抵抗１１１，１１３、及び同軸ケーブル１１２
等で構成される伝送路１１０を介して、図示しないビデ
オ表示装置等が接続されている。
【００３０】次に動作を説明する。入力端子１０１に入
力データＤｉｎが与えられると、デコーダ１０３によっ
てこの入力データＤｉｎの値ｘ（例えば、ｘ＝６）と同
数のディジタル信号ＩＮ１〜ＩＮ６が“Ｌ”に設定さ
れ、その他のディジタル信号ＩＮ７〜ＩＮｍは“Ｈ”に
設定されて、各電流セル１０４１〜１０４ｍに出力され
る。これにより、電流セル１０４１〜１０４６から、そ
れぞれ一定電流Ｉｓの出力電流ＯＵＴ１〜ＯＵＴ６が出
力される。一方、他の電流セル１０４７〜１０４ｍから
の出力電流ＯＵＴ７〜ＯＵＴｍは０となる。この時、制
御端子１０５に制御信号ＰＥＤが与えられていなけれ
ば、基底レベル制御部１０６から出力されるディジタル
信号ＩＮｐは“Ｈ”となり、電流セル１０７の出力電流
ＯＵＴｐは０である。従って、出力端子１０２から出力
される出力電流Ａｏｕｔは６Ｉｓとなり、入力データＤ
ｉｎの値ｘに対応する電流が得られる。
力データＤｉｎが与えられると、デコーダ１０３によっ
てこの入力データＤｉｎの値ｘ（例えば、ｘ＝６）と同
数のディジタル信号ＩＮ１〜ＩＮ６が“Ｌ”に設定さ
れ、その他のディジタル信号ＩＮ７〜ＩＮｍは“Ｈ”に
設定されて、各電流セル１０４１〜１０４ｍに出力され
る。これにより、電流セル１０４１〜１０４６から、そ
れぞれ一定電流Ｉｓの出力電流ＯＵＴ１〜ＯＵＴ６が出
力される。一方、他の電流セル１０４７〜１０４ｍから
の出力電流ＯＵＴ７〜ＯＵＴｍは０となる。この時、制
御端子１０５に制御信号ＰＥＤが与えられていなけれ
ば、基底レベル制御部１０６から出力されるディジタル
信号ＩＮｐは“Ｈ”となり、電流セル１０７の出力電流
ＯＵＴｐは０である。従って、出力端子１０２から出力
される出力電流Ａｏｕｔは６Ｉｓとなり、入力データＤ
ｉｎの値ｘに対応する電流が得られる。
【００３１】また、制御端子１０５に制御信号ＰＥＤが
与えられていれば、基底レベル制御部１０６から出力さ
れるディジタル信号ＩＮｐは“Ｌ”となり、電流セル１
０７から一定電流Ｉｐの出力電流ＯＵＴｐが出力され
る。従って、出力端子１０２から出力される出力電流Ａ
ｏｕｔは６Ｉｓ＋Ｉｐとなり、入力データＤｉｎの値ｘ
にペデスタル・レベルが重畳された値の電流が得られ
る。ここで、入力端子１０１に与えられる入力データＤ
ｉｎの値が変化すると、この入力データＤｉｎの変化に
対応して各電流セル１０４１〜１０４ｍから出力される
出力電流ＯＵＴ１〜ＯＵＴｍがオン／オフする。これに
より、出力端子１０２から出力される出力電流Ａｏｕｔ
は、入力データＤｉｎの値に応じて変化する。各電流セ
ル１０４１〜１０４ｍは、図１の電流セルと同様の構成
となっているので、各出力電流ＯＵＴ１〜ＯＵＴｍの変
化はスムーズに行われる。更に、電流セル１０７も図１
の電流セルと同様の構成となっているので、制御信号Ｐ
ＥＤの変化時における出力電流ＯＵＴｐの変化はスムー
ズに行われる。
与えられていれば、基底レベル制御部１０６から出力さ
れるディジタル信号ＩＮｐは“Ｌ”となり、電流セル１
０７から一定電流Ｉｐの出力電流ＯＵＴｐが出力され
る。従って、出力端子１０２から出力される出力電流Ａ
ｏｕｔは６Ｉｓ＋Ｉｐとなり、入力データＤｉｎの値ｘ
にペデスタル・レベルが重畳された値の電流が得られ
る。ここで、入力端子１０１に与えられる入力データＤ
ｉｎの値が変化すると、この入力データＤｉｎの変化に
対応して各電流セル１０４１〜１０４ｍから出力される
出力電流ＯＵＴ１〜ＯＵＴｍがオン／オフする。これに
より、出力端子１０２から出力される出力電流Ａｏｕｔ
は、入力データＤｉｎの値に応じて変化する。各電流セ
ル１０４１〜１０４ｍは、図１の電流セルと同様の構成
となっているので、各出力電流ＯＵＴ１〜ＯＵＴｍの変
化はスムーズに行われる。更に、電流セル１０７も図１
の電流セルと同様の構成となっているので、制御信号Ｐ
ＥＤの変化時における出力電流ＯＵＴｐの変化はスムー
ズに行われる。
【００３２】以上のように、この第３の実施形態のＤＡ
Ｃは、第１の実施形態で説明した図１の電流セルを用い
て構成しているので、入力データＤｉｎや制御信号ＰＥ
Ｄの変化に対して、オーバーシュートやリンギング等に
よる出力電流波形の劣化がない出力信号Ａｏｕｔを得る
ことができるという利点がある。
Ｃは、第１の実施形態で説明した図１の電流セルを用い
て構成しているので、入力データＤｉｎや制御信号ＰＥ
Ｄの変化に対して、オーバーシュートやリンギング等に
よる出力電流波形の劣化がない出力信号Ａｏｕｔを得る
ことができるという利点がある。
【００３３】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） ＰＭＯＳ２１の供給電流の変動が少なく、内部
ノードＮ１の電圧変動が無視できるような場合には、図
１及び図４中のキャパシタ２５を削除することができ
る。 （ｂ） 図１及び図４中のキャパシタ２５に代えて、ド
レイン及びソースを電源電位ＶＤＤに接続し、ゲートを
内部ノードＮ１に接続したＰＭＯＳのゲート容量を用い
ても良い。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｄ）のようなものがある。 （ａ） ＰＭＯＳ２１の供給電流の変動が少なく、内部
ノードＮ１の電圧変動が無視できるような場合には、図
１及び図４中のキャパシタ２５を削除することができ
る。 （ｂ） 図１及び図４中のキャパシタ２５に代えて、ド
レイン及びソースを電源電位ＶＤＤに接続し、ゲートを
内部ノードＮ１に接続したＰＭＯＳのゲート容量を用い
ても良い。
【００３４】（ｃ） 図５中の電流セル１０４１〜１０
４ｍ，１０７は、図１の電流セルに限定されず、図４の
電流セル、或いは上記変形例（ａ），（ｂ）で述べたよ
うな構成の電流セルを用いることができる。 （ｄ） 図５中の電流セル１０４１〜１０４ｍは、すべ
て同一の一定電流Ｉｓを出力するようになっているが、
例えば、２Ｉｓ，４Ｉｓ等に重み付けされた電流を出力
するようにしても良い。これにより、出力電流Ａｏｕｔ
の分解能及び出力範囲を代えずに、電流セル１０４１〜
１０４ｍの数を削減することができる。但し、この場合
は、電流セル１０４１〜１０４ｍの出力電流ＯＵＴ１〜
ＯＵＴｍの大きさに対応して、デコーダ１０３のロジッ
クを変更する必要がある。
４ｍ，１０７は、図１の電流セルに限定されず、図４の
電流セル、或いは上記変形例（ａ），（ｂ）で述べたよ
うな構成の電流セルを用いることができる。 （ｄ） 図５中の電流セル１０４１〜１０４ｍは、すべ
て同一の一定電流Ｉｓを出力するようになっているが、
例えば、２Ｉｓ，４Ｉｓ等に重み付けされた電流を出力
するようにしても良い。これにより、出力電流Ａｏｕｔ
の分解能及び出力範囲を代えずに、電流セル１０４１〜
１０４ｍの数を削減することができる。但し、この場合
は、電流セル１０４１〜１０４ｍの出力電流ＯＵＴ１〜
ＯＵＴｍの大きさに対応して、デコーダ１０３のロジッ
クを変更する必要がある。
【００３５】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、定電流手段から一定電流が供給され
る内部ノードと第２の電源電位間に接続された第１及び
第２の選択手段を有している。このため、入力ノードの
ディジタル信号の変化したときに、第１及び第２のスイ
ッチ手段を切り替えるための選択信号の立上がりのタイ
ミングが遅延する。これにより、第１及び第２のスイッ
チ手段が同時にオン状態になる期間が生じるので、内部
ノードから供給される電流はほとんど変化せず、出力電
流にオーバーシュートやリンギングが発生することがな
く、出力電流波形の劣化が防止される。
２の発明によれば、定電流手段から一定電流が供給され
る内部ノードと第２の電源電位間に接続された第１及び
第２の選択手段を有している。このため、入力ノードの
ディジタル信号の変化したときに、第１及び第２のスイ
ッチ手段を切り替えるための選択信号の立上がりのタイ
ミングが遅延する。これにより、第１及び第２のスイッ
チ手段が同時にオン状態になる期間が生じるので、内部
ノードから供給される電流はほとんど変化せず、出力電
流にオーバーシュートやリンギングが発生することがな
く、出力電流波形の劣化が防止される。
【００３６】第３の発明によれば、制御信号によって第
１及び第２のスイッチ手段の動作を制御可能なように、
第１及び第２の選択手段を２入力のＮＡＮＤで構成して
いる。これにより、制御信号によって電流スイッチの動
作を停止することが可能になり、不必要な出力電流を停
止することができる。第４の発明によれば、内部ノード
の電位変動を抑制するための電位変動抑制手段を有して
いる。これにより、内部ノードの電位を一定に保つこと
が可能になり、更に出力電流波形の劣化を無くすことが
できる。第５の発明によれば、電位変動抑制手段をＭＯ
Ｓトランジスタまたはキャパシタで構成している。これ
により、簡単な構成で有効な電位変動抑制を行うことが
できる。第６の発明によれば、第１〜第５の発明の電流
セルを用いてＤＡＣを構成している。これにより、出力
電流波形の劣化がないＤＡＣを構成することができる。
１及び第２のスイッチ手段の動作を制御可能なように、
第１及び第２の選択手段を２入力のＮＡＮＤで構成して
いる。これにより、制御信号によって電流スイッチの動
作を停止することが可能になり、不必要な出力電流を停
止することができる。第４の発明によれば、内部ノード
の電位変動を抑制するための電位変動抑制手段を有して
いる。これにより、内部ノードの電位を一定に保つこと
が可能になり、更に出力電流波形の劣化を無くすことが
できる。第５の発明によれば、電位変動抑制手段をＭＯ
Ｓトランジスタまたはキャパシタで構成している。これ
により、簡単な構成で有効な電位変動抑制を行うことが
できる。第６の発明によれば、第１〜第５の発明の電流
セルを用いてＤＡＣを構成している。これにより、出力
電流波形の劣化がないＤＡＣを構成することができる。
【図１】本発明の第１の実施形態を示す電流セルの構成
図である。
図である。
【図２】従来の電流セルの構成図である。
【図３】図１の動作を示す信号波形図である。
【図４】本発明の第２の実施形態を示す電流セルの構成
図である。
図である。
【図５】本発明の第３の実施形態を示すＤＡＣの構成図
である。
である。
２０Ａ 出力部 ２１，２２，２３，４１ａ，４３ａ ＰＭＯＳ ２４ 抵抗 ２５ キャパシタ ４０，４０Ａ 駆動部 ４１，４２，４３ インバータ ４１ｂ，４３ｂ ＮＭＯＳ ４４，４５ ＮＡＮＤ １０３ デコーダ １０４１〜１０４ｍ 電流セル
Claims (6)
- 【請求項１】 ディジタル信号が入力される入力ノード
と、 前記ディジタル信号の論理レベルに応じて出力電流を出
力する出力ノードと、 第１の電源電位から内部ノードに一定電流を供給する定
電流手段と、 前記内部ノードと第２の電源電位間の電圧で駆動され、
前記ディジタル信号の論理レベルを反転して第１の選択
信号を生成する第１の選択手段と、 前記内部ノードと前記第２の電源電位間の電圧で駆動さ
れ、前記ディジタル信号の論理レベルを反転させた反転
信号の論理レベルを更に反転して第２の選択信号を生成
する第２の選択手段と、 前記第１の選択信号によって選択されたときに前記内部
ノードから前記第２の電源電位へ前記一定電流を流す第
１のスイッチ手段と、 前記第２の選択信号によって選択されたときに前記内部
ノードから前記出力ノードへ前記一定電流を流す第２の
スイッチ手段とを、 備えたことを特徴とする電流セル。 - 【請求項２】 前記第１の選択手段は、ソースが前記内
部ノードに接続された第１のＰチャネルＭＯＳトランジ
スタと、ソースが前記第２の電源電位に接続された第１
のＮチャネルＭＯＳトランジスタとを有し、共通接続さ
れたゲートに与えられた前記ディジタル信号の論理レベ
ルを反転して、共通接続されたドレインから前記第１の
選択信号を出力する構成とし、 前記第２の選択手段は、ソースが前記内部ノードに接続
された第２のＰチャネルＭＯＳトランジスタと、ソース
が前記第２の電源電位に接続された第２のＮチャネルＭ
ＯＳトランジスタとを有し、共通接続されたゲートに与
えられた前記反転信号の論理レベルを反転して、共通接
続されたドレインから前記第２の選択信号を出力する構
成としたことを特徴とする請求項１記載の電流セル。 - 【請求項３】 前記第１の選択手段は、前記内部ノード
と前記第２の電源電位間の電圧で駆動され、第１の入力
側に与えられる制御信号で活性化されたときに、第２の
入力側に与えられた前記ディジタル信号の論理レベルを
反転して前記第１の選択信号を出力する２入力の第１の
論理積の否定ゲートで構成し、 前記第２の選択手段は、前記内部ノードと前記第２の電
源電位間の電圧で駆動され、第１の入力側に与えられる
制御信号で活性化されたときに、第２の入力側に与えら
れた前記反転信号の論理レベルを反転して前記第２の選
択信号を出力する２入力の第２の論理積の否定ゲートで
構成したことを特徴とする請求項１記載の電流セル。 - 【請求項４】 前記内部ノードと前記第１または第２の
電源電位間に、該内部ノードの電位変動を抑制するため
の静電容量を有する電位変動抑制手段を設けたことを特
徴とする請求項１、２または３記載の電流セル。 - 【請求項５】 前記電位変動抑制手段は、ゲートを前記
内部ノードに接続するとともにソース及びドレインを前
記第１または第２の電源電位に接続したＭＯＳトランジ
スタ、もしくはキャパシタで構成したことを特徴とする
請求項４記載の電流セル。 - 【請求項６】 ｍビット（但し、ｍは複数）のディジタ
ルデータを解読し、該ディジタルデータの値に対応した
論理レベルを有するｎ個（但し、ｎは複数）のディジタ
ル信号を出力するデータ解読手段と、 前記ｎ個のディジタル信号に対応して設けられ、それぞ
れ与えられたディジタル信号の論理レベルに応じて出力
ノードから所定の出力電流を出力する請求項１、２、
３、４、または５記載のｎ個の電流セルと、 前記ｎ個の電流セルの各出力ノードを共通接続し、前記
ディジタルデータに対応した値の電流を出力する出力端
子とを、 備えたことを特徴とするディジタル／アナログ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31354298A JP3209967B2 (ja) | 1998-11-04 | 1998-11-04 | 電流セル及びこれを用いたディジタル／アナログ変換器 |
| US09/433,868 US6271779B1 (en) | 1998-11-04 | 1999-11-04 | Current cell and digital-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31354298A JP3209967B2 (ja) | 1998-11-04 | 1998-11-04 | 電流セル及びこれを用いたディジタル／アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000151408A true JP2000151408A (ja) | 2000-05-30 |
| JP3209967B2 JP3209967B2 (ja) | 2001-09-17 |
Family
ID=18042585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31354298A Expired - Fee Related JP3209967B2 (ja) | 1998-11-04 | 1998-11-04 | 電流セル及びこれを用いたディジタル／アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6271779B1 (ja) |
| JP (1) | JP3209967B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011109562A (ja) * | 2009-11-20 | 2011-06-02 | Fujitsu Semiconductor Ltd | Ｄ／ａコンバータ |
Families Citing this family (4)
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|---|---|---|---|---|
| JP3585113B2 (ja) * | 2000-06-23 | 2004-11-04 | 松下電器産業株式会社 | 電流源セル配置構造、電流源セル選択方法及び電流加算型ｄａ変換器 |
| KR100549872B1 (ko) * | 2003-12-10 | 2006-02-06 | 삼성전자주식회사 | 차동 스위칭 회로 및 디지털 아날로그 변환기 |
| US7068194B1 (en) * | 2005-03-21 | 2006-06-27 | National Semiconductor Corporation | High-density MOS-decoded unary DAC |
| JP5233755B2 (ja) * | 2009-03-05 | 2013-07-10 | ヤマハ株式会社 | Ｄ／ａ変換器の補正回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153832A (en) * | 1980-04-30 | 1981-11-28 | Nec Corp | Digital to analog converter |
| KR930009432B1 (ko) * | 1991-12-31 | 1993-10-04 | 현대전자산업 주식회사 | 디지탈/아나로그 변환기용 전류소자 |
| JPH07221642A (ja) | 1994-02-02 | 1995-08-18 | Hitachi Ltd | 半導体集積回路 |
| US5452014A (en) | 1994-03-21 | 1995-09-19 | Hewlett-Packard Company | Video dac rise time control and supply noise suppression |
| GB2333191A (en) * | 1998-01-08 | 1999-07-14 | Fujitsu Microelectronics Ltd | DAC current switch with reduced crossover noise |
-
1998
- 1998-11-04 JP JP31354298A patent/JP3209967B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-04 US US09/433,868 patent/US6271779B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011109562A (ja) * | 2009-11-20 | 2011-06-02 | Fujitsu Semiconductor Ltd | Ｄ／ａコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3209967B2 (ja) | 2001-09-17 |
| US6271779B1 (en) | 2001-08-07 |
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