JP5233755B2

JP5233755B2 - Ｄ／ａ変換器の補正回路

Info

Publication number: JP5233755B2
Application number: JP2009051545A
Authority: JP
Inventors: 彰司安井
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2009-03-05
Filing date: 2009-03-05
Publication date: 2013-07-10
Anticipated expiration: 2029-03-05
Also published as: EP2226943A3; CN101826874A; KR20100100625A; US20100225510A1; CN101826874B; US8068044B2; EP2226943A2; JP2010206665A; KR101147983B1

Description

この発明は、Ｄ／Ａ変換器の入出力特性に生じる非線形歪を補正する補正回路に関する。

図３は従来の電圧加算型Ｄ／Ａ変換器１０の構成を示す回路図である。図３に示すように、この電圧加算型Ｄ／Ａ変換器１０は、入力デジタル信号の各ビットＤ０〜Ｄ７の値に応じた電圧を発生する電圧発生部１１と、この電圧発生部１１が発生する各電圧を加算した出力信号ＯＵＴを発生する電圧加算部１２とにより構成されている。図示の例では、電圧発生部１１は、入力デジタル信号の各ビットＤ０〜Ｄ７を各々レベル反転して出力する８個のインバータＮ０〜Ｎ７により構成されている。電圧加算部１２において、抵抗Ｒｉ０〜Ｒｉ７は、各々の一端がインバータＮ０〜Ｎ７の各出力端に接続されており、各々の他端は抵抗Ｒ１の一端に共通接続されている。この例では、抵抗Ｒｉ０〜Ｒｉ７は、同一の抵抗値１２Ｒを有しており、この抵抗値１２Ｒは抵抗Ｒ１の抵抗値よりも十分に低く、また、インバータＤ０〜Ｄ７の出力抵抗は、抵抗Ｒｉ０〜Ｒｉ７の抵抗値よりも十分に低い。オペアンプ１３は、逆相入力端（マイナス入力端）に抵抗Ｒ１の他端が接続され、正相入力端（プラス入力端）は基準レベルＶｒｅｆに固定されている。この基準レベルＶｒｅｆは、この電圧加算型Ｄ／Ａ変換器１０の電源電圧がＶＣＣである場合、例えばＶＣＣ／２である。そして、オペアンプ１３の出力端と逆相入力端との間には抵抗Ｒ２が介挿されており、オペアンプ１３の出力信号が電圧加算型Ｄ／Ａ変換器１０の出力信号ＯＵＴとなる。

入力デジタル信号の各ビットＤ０〜Ｄ７のうちＨレベルであるものの個数をｎ個とすると、インバータＮ０〜Ｎ７により、８個の抵抗Ｒｉ０〜Ｒｉ７のうちｎ個の一端はＬレベル（０Ｖ）、８−ｎ個の一端はＨレベル（ＶＣＣ）とされる。ここで、抵抗Ｒ１の抵抗値が抵抗Ｒｉ０〜Ｒｉ７の抵抗値よりも十分に高い状況では、抵抗Ｒ１には殆ど電流が流れない。従って、例えばビットＤ０〜Ｄ３がＬレベルであって抵抗Ｒｉ０〜Ｒｉ３の各一端が電源ＶＣＣに接続され、ビットＤ４〜Ｄ７がＨレベルであって抵抗Ｒｉ４〜Ｒｉ７の各一端が接地された状態（ｎ＝４の状態）では、電源ＶＣＣから並列接続された４個の抵抗Ｒｉ０〜Ｒｉ３に流れ込んだ電流は、そのまま並列接続された４個の抵抗Ｒｉ４〜Ｒｉ７に流れる。このため、抵抗Ｒｉ０〜Ｒｉ７と抵抗Ｒ１の共通接続点の電圧Ｖ１は、次式に示すように、ビットＤ０〜Ｄ７のうちＨレベルのものの個数ｎに比例した電圧となる。
Ｖ１＝ＶＣＣ｛１２Ｒ／（８−ｎ）｝／｛（１２Ｒ／（８−ｎ））＋（１２Ｒ／ｎ）｝
＝ＶＣＣ・ｎ／８ ……（１）

この電圧Ｖ１が抵抗Ｒ１、Ｒ２およびオペアンプ１３からなる乗算器によって−Ｒ２／Ｒ１倍され、出力信号ＯＵＴとなる。このように電圧加算型Ｄ／Ａ変換器１０によれば、入力デジタル信号の各ビットＤ０〜Ｄ７のうちＨレベルであるものの個数ｎに比例した電圧の出力信号ＯＵＴが得られ、出力信号ＯＵＴにより９階調を表現することができる。なお、この種の電圧加算型Ｄ／Ａ変換器に関しては例えば特許文献１の図５に開示がある。

特開２００８−２３６０１０号公報

ところで、上述した従来の電圧加算型Ｄ／Ａ変換器１０において、電圧加算型Ｄ／Ａ変換器１０に電源電圧ＶＣＣを供給する高電位電源線１５と低電位電源線１６は配線抵抗Ｒｐおよび配線抵抗Ｒｎを有している。そして、従来の電圧加算型Ｄ／Ａ変換器１０では、入力デジタル信号の各ビットＤ０〜Ｄ７の内容に依存して配線抵抗ＲｐおよびＲｎに流れる電流が異なったものとなる。具体的には次の通りである。

まず、図４（ａ）〜（ｃ）は、入力デジタル信号のビット値を各種変えた場合における図３における抵抗Ｒ１の入力側の等価回路を示すものである。図４（ａ）では入力デジタル信号の各ビットＤ０〜Ｄ７が全てＨレベル、図４（ｂ）では入力デジタル信号の各ビットＤ０〜Ｄ７が全てＬレベルとなっている。これらの場合、抵抗Ｒｉ０〜Ｒｉ７は、電源ＶＣＣ側の配線抵抗Ｒｐと抵抗Ｒ１との間または接地側の配線抵抗Ｒｎと抵抗Ｒ１との間に介挿された状態となるため、抵抗Ｒｉ０〜Ｒｉ７には電流が流れず、配線抵抗ＲｐおよびＲｎにも電流は流れない。しかし、図４（ｃ）に示すように、ビットＤ０〜Ｄ３がＬレベル、ビットＤ４〜Ｄ７がＨレベルの場合、電源ＶＣＣ側の配線抵抗Ｒｐと抵抗Ｒ１との間には４個の抵抗Ｒｉ０〜Ｒｉ３を並列接続したもの（抵抗値１２Ｒ／４＝３Ｒ）が介挿され、接地側の配線抵抗Ｒｎと抵抗Ｒ１との間には４個の抵抗Ｒｉ０〜Ｒｉ３を並列接続したもの（抵抗値１２Ｒ／４＝３Ｒ）が介挿された状態となるため、配線抵抗ＲｐおよびＲｎにＶＣＣ／（６Ｒ）の電流が流れる。

そして、図示は省略したが、各ビットＤ０〜Ｄ７のうちＨレベルのものの個数ｎが４以外の場合は、配線抵抗ＲｐおよびＲｎに流れる電流Ｉは個数ｎに依存して変化する。具体的には、個数ｎと、配線抵抗Ｒｐと抵抗Ｒ１との間の抵抗の抵抗値Ｒａと、配線抵抗Ｒｎと抵抗Ｒ１との間の抵抗の抵抗値Ｒｂと、配線抵抗ＲｐおよびＲｎに流れる電流Ｉとの関係は、次のようになる。
（表１）
ｎＲａＲｂＩ
０３Ｒ／２ ∞ ０
１１２Ｒ／７１２Ｒ（７ＶＣＣ）／（９６Ｒ）
２２Ｒ６ＲＶＣＣ／（８Ｒ）
３１２Ｒ／５４Ｒ（５ＶＣＣ）／（３２Ｒ）
４３Ｒ３ＲＶＣＣ／（６Ｒ）
５４Ｒ１２Ｒ／５（５ＶＣＣ）／（３２Ｒ）
６６Ｒ２ＲＶＣＣ／（８Ｒ）
７１２Ｒ１２Ｒ／７（７ＶＣＣ）／（９６Ｒ）
８ ∞ ３Ｒ／２０

このように従来の電圧加算型Ｄ／Ａ変換器１０においては、高電位電源線１５の配線抵抗Ｒｐおよび低電位電源線１６の配線抵抗Ｒｎに流れる電流Ｉが入力デジタル信号の各ビットＤ０〜Ｄ７の内容に依存して変化するため、高電位電源線１５および低電位電源線１６を介して電圧発生部１１に与えられる電源電圧が入力デジタル信号の各ビットＤ０〜Ｄ７の内容に依存して変化する。このため、従来の電圧加算型Ｄ／Ａ変換器１０は、高電位電源線１５の配線抵抗Ｒｐおよび低電位電源線１６の配線抵抗Ｒｎが大きい場合に、入力デジタル信号に対する出力信号ＯＵＴのリニアリティが悪化するという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、電源線の配線抵抗の電圧降下に起因したＤ／Ａ変換器のリニアリティの悪化を改善することができる補正回路を提供することを目的とする。

この発明は、Ｄ／Ａ変換器に電源電圧を供給する高電位電源線と低電位電源線との間に介挿された定電流源と、前記Ｄ／Ａ変換器に対する入力デジタル信号が変化したときの前記高電位電源線から前記Ｄ／Ａ変換器および前記定電流源を各々介して前記低電位電源線に流れる電流の総和の変動が少なくなるように、前記Ｄ／Ａ変換器に対する入力デジタル信号に応じて前記定電流源に流す電流を制御する電流制御部とを具備することを特徴とするＤ／Ａ変換器の補正回路を提供する。

かかる発明によれば、入力デジタル信号に依存して生じる高電位電源線および低電位電源線の配線抵抗の電圧降下の変動を少なくし、高電位電源線および低電位電源線間の電源電圧の変動を低減することができるため、Ｄ／Ａ変換器のリニアリティを改善することができる。

この発明の一実施形態であるＤ／Ａ変換器の補正回路の構成を示す回路図である。同実施形態において定電流源に流す電流の制御方法を説明する図である。電圧加算型Ｄ／Ａ変換器の構成例を示す図である。同電圧加算型Ｄ／Ａ変換器の高電位電源線および低電位電源線に生じる電圧降下を説明する図である。

以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態であるＤ／Ａ変換器の補正回路２０の構成を示す回路図である。なお、この例では、前掲図３の電圧加算型Ｄ／Ａ変換器１０に適用される補正回路２０が示されており、補正回路２０と電圧加算型Ｄ／Ａ変換器１０との関係の理解を容易にするため、補正回路２０とともに電圧加算型Ｄ／Ａ変換器１０が示されている。図１に示すように、補正回路２０は、定電流源２１と電流制御部２２とを有している。ここで、定電流源２１は、電圧加算型Ｄ／Ａ変換器１０に電源電圧ＶＣＣを供給する高電位電源線１５および低電位電源線１６の間に介挿されている。電流制御部２２は、高電位電源線１５から電圧加算型Ｄ／Ａ変換器１０の電圧発生部１１および定電流源２１を各々介して低電位電源線１６に流れる電流の総和が、電圧加算型Ｄ／Ａ変換器１０に対する入力デジタル信号の各ビットＤ０〜Ｄ７の内容によらず同じ電流となるように、入力デジタル信号の各ビットＤ０〜Ｄ７の内容に応じて定電流源２１に流す電流Ｉａを制御する回路である。

具体的には、電流制御部２２は、次の表に示すように、入力デジタル信号の各ビットＤ０〜Ｄ７のうちＨレベルのものの個数ｎに応じて、定電流源２１に流す電流Ｉａを制御し、高電位電源線１５から電圧加算型Ｄ／Ａ変換器１０の電圧発生部１１および定電流源２１を各々介して低電位電源線１６に流れる電流の総和を常にＶＣＣ／（６Ｒ）にする。なお、下記表２においてｎとＩとの関係は表１に示したものと同様である。
（表２）
ｎＩＩａ
００ＶＣＣ／（６Ｒ）
１（７ＶＣＣ）／（９６Ｒ）ＶＣＣ／（６Ｒ）−（７ＶＣＣ）／（９６Ｒ）
２ＶＣＣ／（８Ｒ）ＶＣＣ／（６Ｒ）−ＶＣＣ／（８Ｒ）
３（５ＶＣＣ）／（３２Ｒ）ＶＣＣ／（６Ｒ）−（５ＶＣＣ）／（３２Ｒ）
４ＶＣＣ／（６Ｒ）０
５（５ＶＣＣ）／（３２Ｒ）ＶＣＣ／（６Ｒ）−（５ＶＣＣ）／（３２Ｒ）
６ＶＣＣ／（８Ｒ）ＶＣＣ／（６Ｒ）−ＶＣＣ／（８Ｒ）
７（７ＶＣＣ）／（９６Ｒ）ＶＣＣ／（６Ｒ）−（７ＶＣＣ）／（９６Ｒ）
８０ＶＣＣ／（６Ｒ）

図２（ａ）〜（ｃ）は、上記表２におけるｎ＝０、８、４の各場合における抵抗Ｒ１の入力側の等価回路図である。前掲図４（ａ）〜（ｃ）との対比のために示した。ビットＤ０〜Ｄ７が全てＬレベル（図２（ａ））、全てＨレベル（図２（ｂ））の場合には、抵抗Ｒｉ０〜Ｒｉ７経由の電流はないので、定電流源２１により電流Ｉａ＝ＶＣＣ／（６Ｒ）が配線抵抗ＲｐおよびＲｎに流される。これに対し、ビットＤ０〜Ｄ７のうち４個がＬレベル、４個がＨレベルの場合（図２（ｃ））の場合には、抵抗Ｒｉ０〜Ｒｉ３および抵抗Ｒｉ４〜Ｒｉ７を経由してＩ＝ＶＣＣ／（６Ｒ）が流れる。このため、定電流源２１に流す電流Ｉａは０とする。ｎが０、８、４以外の場合も同様であり、本実施形態において電流制御部２２は、上記表２に従って定電流源２１に流す電流Ｉａを決定し、配線抵抗ＲｐおよびＲｎに流す電流の総和Ｉ＋Ｉａを常にＶＣＣ／（６Ｒ）にするのである。

以上のように、本実施形態によれば、電圧加算型Ｄ／Ａ変換器１０に対する入力デジタル信号によらず、高電位電源線１５の配線抵抗Ｒｐおよび低電位電源線１６の配線抵抗Ｒｎに流れる電流を一定とし、電圧発生部１１に供給される電源電圧を一定にすることができる。従って、高電位電源線１５の配線抵抗Ｒｐおよび低電位電源線の配線抵抗Ｒｎの電圧降下に起因したリニアリティの悪化を改善することができる。

＜他の実施形態＞
以上、この発明の実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。

（１）上記実施形態では、入力デジタル信号の各ビットの重みが等しいＤ／Ａ変換器に適用する補正回路２０について説明したが、この発明は、各ビットの重みが異なるＤ／Ａ変換器にも適用可能である。

（２）上記実施形態では、この発明を電圧加算型Ｄ／Ａ変換器に適用したが、電流加算型Ｄ／Ａ変換器等の他の構成のＤ／Ａ変換器に適用してもよい。

（３）上記実施形態において、電圧発生部１１の抵抗Ｒｉ０〜Ｒｉ７の抵抗値がばらつくと、電圧加算型Ｄ／Ａ変換器１０のリニアリティを悪化させる原因となる。このような抵抗値のばらつきを補償してリニアリティを改善する技術として、ＤＥＭ（Dynamic Element Matching）技術がある。これは、例えば信号値ｎの入力デジタル信号を電圧加算型Ｄ／Ａ変換器に与える場合に、Ｈレベルとするｎ個のビットを固定するのではなく、Ｈレベルとなるビットの空間密度および時間密度をｎに比例させ、かつ、Ｈレベルとするビットをランダムに変化させる技術である。この発明には、上記実施形態とこのようなＤＥＭ技術とを組み合わせた実施形態も考えられる。例えば特許文献１の図５には、ＤＥＭ技術を実現するためのＤＥＭデコーダを電圧加算型Ｄ／Ａ変換器の前段に配置した回路構成が開示されているが、この電圧加算型Ｄ／Ａ変換器に本発明による補正回路を適用する態様が考えられる。この態様では、ＤＥＭデコーダが複数ビットの入力デジタル信号を電圧加算型Ｄ／Ａ変換器に与えるが、ＤＥＭデコーダは電圧加算型Ｄ／Ａ変換器に与える入力デジタル信号のうち何ビットがＨレベルであるかを求めることができる。従って、このようなＤＥＭデコーダの後段の電圧加算型Ｄ／Ａ変換器に本発明による補正回路を適用する場合には、ＤＥＭデコーダから電流制御部に入力デジタル信号においてＨレベルであるビットの個数を通知し、電流制御部がこの通知に従って定電流源に流す電流を制御するようにしてもよい。

（４）上記実施形態では、電圧発生部１１を介して配線抵抗ＲｐおよびＲｎに流れ得る電流の全ての種類の電流値に対応させて、定電流源２１に流す電流を変化させ、配線抵抗ＲｐおよびＲｎに流れる電流の総和を一定にした。具体的には、上記表１に示す例では、電圧発生部１１を介して配線抵抗ＲｐおよびＲｎに流れる電流値は、０も含めて５種類となるので、表２に示すように、定電流源２１に流す電流も０を含めて５種類の電流値に切り換えた。しかし、このように電圧発生部１１を介して流れる全ての種類の電流値に対応した電流値ではなく、その一部の電流値を選び、その中から最も好ましいものを定電流源２１に流す電流値として選択するようにしてもよい。例えば定電流源２１を表２におけるｎ＝０、２、４に対応した各電流値Ｉａを流せるような構成にしておき、ｎ＝１（７）である場合には、ｎ＝２に対応した電流値Ｉａを、ｎ＝３（５）である場合には、ｎ＝４に対応した電流値Ｉａを定電流源２１に流す電流値として選択してもよい。このような態様でも、高電位電源線１５および低電位電源線１６間の電源電圧に生じる変動をある程度減らすことができ、リニアリティを改善することができる。

（５）上記実施形態では、入力デジタル信号に依存した電流変動として、電圧発生部１１を介して流れる電流の変動が主要であるため、電圧発生部１を介して流れる電流Ｉと定電流源２１を介して流れる電流Ｉａの総和が一定になるように、定電流源２１に流す電流を制御した。しかし、電圧発生部１１の他に、入力デジタル信号に依存した電流変動の発生する回路がある場合には、そのような回路も含めて、電流の総和が一定になるように定電流源２１に流す電流Ｉａを制御してもよい。

２０……補正回路、２１……定電流源、２２……電流制御部、１０……電圧加算型Ｄ／Ａ変換器、１１……電圧発生部、１２……電圧加算部、Ｎ０〜Ｎ７……インバータ、Ｒｉ０〜Ｒｉ７，Ｒ１，Ｒ２，Ｒｐ，Ｒｎ……抵抗、１３……オペアンプ。

Claims

Ｄ／Ａ変換器に電源電圧を供給する高電位電源線と低電位電源線との間に介挿された定電流源と、
前記Ｄ／Ａ変換器に対する入力デジタル信号が変化したときの前記高電位電源線から前記Ｄ／Ａ変換器および前記定電流源を各々介して前記低電位電源線に流れる電流の総和の変動が少なくなるように、前記Ｄ／Ａ変換器に対する入力デジタル信号に応じて前記定電流源に流す電流を制御する電流制御部と
を具備することを特徴とするＤ／Ａ変換器の補正回路。