JP5440143B2 - 電圧加算回路およびd/a変換回路 - Google Patents
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Description
Vo=(2n/(2n−1))Va−(1/(2n−1))Vb…(1)
図1は、この発明の一実施形態による電圧加算回路50の構成を示す図である。この電圧加算回路50は、前段の回路から与えられる電圧VaおよびVbについて前掲式(1)に示す重み付け加算を行い、重み付け加算結果である電圧Voを出力する回路である。この電圧加算回路50は、2個のオペアンプOP1およびOP2と、2個の抵抗raおよびrbと、電流供給部51とを有している。
Va=VL
Vb=VL+255v
となり、これらの値を前掲の式(1)(ただし、n=8)に代入すると、
Vo
=(256/255)VL−(1/255)(VL+255v)
=VL−v
として演算結果Voが得られる。そして、この演算結果VoがオペアンプOP1の出力端OUTから出力端子DOに与えられる。同様にして、入力データが‘0000000000000001’〜‘1111111111111111’である場合、以下の表に示すような演算結果Voが得られる。
以上、この発明の実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば、上記実施形態では、電圧加算回路50は、抵抗ストリング型のD/A変換器10を用いてD/A変換回路1を構成した。しかし、電圧加算回路50は、抵抗ラダー型、電流出力型、デルタシグマ型などの他の種類のD/A変換器を用いてD/A変換回路を構成してもよい。
Claims (2)
- 正相入力端に第1の入力電圧が与えられる第1のオペアンプと、正相入力端に第2の入力電圧が与えられる第2のオペアンプと、前記第1および第2の各オペアンプの出力端同士の間に直列に介挿された第1および第2の抵抗とを有し、前記第1のオペアンプの逆相入力端と前記第1および第2の抵抗の共通接続点とが接続され、前記第2のオペアンプの出力端と前記第2のオペアンプの逆相入力端とが接続され、前記第1のオペアンプの出力端から前記第1の入力電圧と前記第2の入力電圧とを重み付け加算した電圧を出力する電圧加算回路において、
前記第2のオペアンプの出力電流と同じ大きさで逆極性の電流を生成して前記第1のオペアンプの出力端に供給することにより、前記第2のオペアンプの出力電流の前記第1のオペアンプの出力端への流れ込みと、前記第1のオペアンプの出力端からの流出を防止する電流供給手段を具備することを特徴とする電圧加算回路。 - 前記第1の抵抗と前記第2の抵抗が1対(2n−1)の抵抗比を有する請求項1に記載の電圧加算回路と、
D/A変換の変換対象である2nビットの入力データの上位nビットのD/A変換および下位nビットの1の補数のD/A変換を行い、各々の変換結果を前記第1の入力電圧および第2の入力電圧として前記第1のオペアンプの正相入力端および第2のオペアンプの正相入力端に各々与えるD/A変換器と
を具備することを特徴とするD/A変換回路。
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