JP2011130067A

JP2011130067A - 電圧加算回路およびｄ／ａ変換回路

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Publication number: JP2011130067A
Application number: JP2009285063A
Authority: JP
Inventors: Nobuaki Tsuji; 信昭辻; Toshio Maejima; 利夫前嶋
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2009-12-16
Filing date: 2009-12-16
Publication date: 2011-06-30
Anticipated expiration: 2029-12-16
Also published as: JP5440143B2; US8232832B2; US20110140941A1; CN102104386B; CN102104386A

Abstract

【課題】２つのオペアンプの出力端を２つの抵抗を介して接続した構成の電圧加算回路における演算結果の誤差を小さくする。
【解決手段】電圧加算回路５０は、２つのオペアンプＯＰ１およびＯＰ２と、オペアンプＯＰ１およびＯＰ２の出力端ＯＵＴ間に介挿された抵抗ｒａおよびｒｂとを有する。オペアンプＯＰ１およびＯＰ２の各々の正相入力端ＩＮ＋には電圧ＶａおよびＶｂが与えられ、オペアンプＯＰ１の出力端ＯＵＴから電圧ＶａおよびＶｂを重み付け加算した電圧Ｖｏが出力される。電流供給部５１は、オペアンプＯＰ１およびＯＰ２の出力端ＯＵＴ間に流れる電流と同じ大きさで逆極性の電流をオペアンプＯＰ１の出力端ＯＵＴに供給する。
【選択図】図１

Description

この発明は、複数の入力電圧の重み付け加算を行う電圧加算回路に関する。

Ｄ／Ａ変換回路の中には、例えば、変換対象である入力データを上位ビットと下位ビットに分けて各々のＤ／Ａ変換を行い、各Ｄ／Ａ変換結果の重み付け加算を行って最終的なＤ／Ａ変換結果を発生するものがある。この種のＤ／Ａ変換回路として、例えば、特許文献１に開示されたものがある。このＤ／Ａ変換回路は、８ビットの入力データのうち上位４ビットと下位４ビットのビット反転を行ったもの（すなわち、下位４ビットの１の補数）の各々のＤ／Ａ変換を行う２つのＤ／Ａ変換器と、これらの２つのＤ／Ａ変換器の各々から得られる電圧ＶａおよびＶｂの重み付け加算を行う電圧加算回路とを有する。そして、特許文献１に開示のＤ／Ａ変換回路では、電圧ＶａおよびＶｂの重み付け加算を行う電圧加算回路として、図３（Ａ）に示すように、２個のオペアンプＯＰ１およびＯＰ２と２個の抵抗ｒａおよびｒｂからなるものを使用している。この電圧加算回路では、オペアンプＯＰ１およびオペアンプＯＰ２の各々の出力端ＯＵＴ同士の間に抵抗ｒａおよびｒｂが介挿されている。また、オペアンプＯＰ１の出力端ＯＵＴは抵抗ｒａを介してその逆相入力端ＩＮ−と接続され、オペアンプＯＰ２の出力端ＯＵＴは抵抗を介さずにその逆相入力端ＩＮ−と接続されている。このような構成において、抵抗ｒａおよび抵抗ｒｂの抵抗比を１対（２^ｎ−１）とし、電圧ＶａおよびＶｂをオペアンプＯＰ１およびＯＰ２の各々の正相入力端ＩＮ＋に入力すると、次式に示す重み付け加算の演算結果に相当する電圧ＶｏがオペアンプＯＰ１の出力端ＯＵＴから出力される。この電圧Ｖｏは、理想的には元の８ビットの入力データに対してリニアに変化する電圧となる。
Ｖｏ＝（２^ｎ／（２^ｎ−１））Ｖａ−（１／（２^ｎ−１））Ｖｂ…（１）

特開２００１−１５６６４０号公報

しかしながら、このような構成の電圧加算回路では、２つのオペアンプＯＰ１およびＯＰ２の出力端ＯＵＴの電圧に差が発生すると、両出力端ＯＵＴ間に電流が流れる。この結果、オペアンプＯＰ１およびＯＰ２の各々の正相入力端ＩＮ＋および逆相入力端ＩＮ−間に入力オフセット電圧が発生する。そして、特にオペアンプＯＰ１の入力電圧Ｖａには前掲式（１）に示すように大きな重み係数（２^ｎ／（２^ｎ−１））が乗算されるため、このオペアンプＯＰ１に生じる入力オフセットがオペアンプＯＰ１の出力端ＯＵＴから得られる電圧Ｖｏに悪影響を与え、実際に得られる電圧値Ｖｏと前掲式（１）に示す理想的な電圧値Ｖｏとの間に誤差が発生するという問題があった。以下、オペアンプＯＰ１に入力オフセットが生じる理由について説明する。

図３（Ｂ）は、図３（Ａ）に示す電圧加算回路に用いられるオペアンプＯＰ１およびＯＰ２の構成例を示すものである。図３（Ｂ）において、Ｎチャネルの電界効果トランジスタ（以下、単にトランジスタ）Ｎ１のゲートはオペアンプＯＰ１（ＯＰ２）の正相入力端ＩＮ＋となっており、ＮチャネルトランジスタＮ２のゲートはオペアンプＯＰ１（ＯＰ２）の逆相入力端ＩＮ−となっている。そして、ＮチャネルトランジスタＮ１およびＮ２は、互いのソースが接続され、正相入力端ＩＮ＋および逆相入力端ＩＮ−間の電位差を増幅する差動対を構成している。ＮチャネルトランジスタＮ１およびＮ２の各ソースの共通接続点にはＮチャネルトランジスタＮ３のドレインが接続されており、ＮチャネルトランジスタＮ３のソースは接地されている。このＮチャネルトランジスタＮ３は、一定の基準レベルＶｒｅｆがゲートに与えられ、一定電流値Ｉｒｅｆの定電流を流す定電流源として機能する。ＮチャネルトランジスタＮ１のドレインにはＰチャネルトランジスタＰ１のドレインが、ＮチャネルトランジスタＮ２のドレインにはＰチャネルトランジスタＰ２のドレインが各々接続されている。これらのＰチャネルトランジスタＰ１およびＰ２は、各ソースが電源ＶＤＤに接続されており、各ゲートがＮチャネルトランジスタＮ２のドレインに接続されており、各々ＮチャネルトランジスタＮ１およびＮ２の負荷となる。

ＰチャネルトランジスタＰ３は、ソースが電源ＶＤＤに接続され、ゲートがＮチャネルトランジスタＮ１のドレインおよびＰチャネルトランジスタＰ１のドレインの接続点と接続されている。ＮチャネルトランジスタＮ４は、ソースが接地され、ドレインがＰチャネルトランジスタＰ３のドレインに接続され、ゲートには上述した基準レベルＶｒｅｆが与えられる。このＮチャネルトランジスタＮ４は、一定電流Ｉｒｅｆを流す定電流源として機能する。そして、ＰチャネルトランジスタＰ３およびＮチャネルトランジスタＮ４の各々のドレイン同士の接続点が、オペアンプＯＰ１（ＯＰ２）の出力端ＯＵＴとなっている。

図３（Ａ）に示す構成において、オペアンプＯＰ１の出力端ＯＵＴの電圧およびオペアンプＯＰ２の出力端ＯＵＴの電圧のうち一方が他方より高くなると、電圧が高い方の出力端ＯＵＴから低い方の出力端ＯＵＴに向かって電流が流れる。

ここで、例えばオペアンプＯＰ１からオペアンプＯＰ２に向かってある大きさの電流ΔＩが流れるとする。この場合、図３（Ｂ）に示すオペアンプＯＰ１において、出力端ＯＵＴから電流ΔＩを出力するためには、ＰチャネルトランジスタＰ３に流れるドレイン電流が定電流源であるＮチャネルトランジスタＮ４の電流値ＩｒｅｆよりもΔＩだけ多くならなければならない。そのためには、ＰチャネルトランジスタＰ３の相互コンダクタンスをｇｍとした場合に、出力端ＯＵＴから電流ΔＩを出力しない場合に比べて、ＰチャネルトランジスタＰ３のゲート電位ＶｇをΔＩ／ｇｍだけ低下させなければならない。また、ＰチャネルトランジスタＰ３のゲート電圧ＶｇをΔＩ／ｇｍだけ低下させるためには、出力端ＯＵＴから電流ΔＩを出力しない場合に比べて、ＮチャネルトランジスタＮ１のドレイン電位をΔＩ／ｇｍだけ低下させ、その分だけＮチャネルトランジスタＮ２のドレイン電位を上昇される必要がある。このため、抵抗ｒａを介して出力端ＯＵＴから逆相入力端ＩＮ−への負帰還を行わせている状態において、オペアンプＯＰ１の逆相入力端ＩＮ−の入力電圧（帰還電圧）は正相入力端ＩＮ＋の入力電圧に対して正確には一致せず、上記のΔＩ／ｇｍに応じたオフセット電圧分だけ正相入力端ＩＮ＋の入力電圧から低下した電圧となる。逆にオペアンプＯＰ２からオペアンプＯＰ１に向かってある大きさの電流ΔＩが流れる場合には、オペアンプＯＰ１の逆相入力端ＩＮ−の入力電圧（帰還電圧）は、この電流ΔＩに応じたオフセット電圧分だけ正相入力端ＩＮ＋の入力電圧から上昇した電圧となる。

以上の結果、オペアンプＯＰ１の出力端ＯＵＴから得られる電圧Ｖｏは、前掲式（１）に示す理想的な線形性を有する電圧Ｖｏとの間に誤差を持った値となるのである。なお、この問題は、特許文献１に開示されたようなＤ／Ａ変換回路に用いられる電圧加算回路に限らず、Ｄ／Ａ変換回路以外の他の用途に用いられる電圧加算回路においても発生する問題である。

本発明は、このような背景の下に案出されたものであり、２つのオペアンプの出力端を２つの抵抗を介して接続した構成の電圧加算回路における演算結果の誤差を小さくすることを目的する。

本発明は、正相入力端に第１の入力電圧が与えられる第１のオペアンプと、正相入力端に第２の入力電圧が与えられる第２のオペアンプと、前記第１および第２の各オペアンプの出力端同士の間に直列に介挿された第１および第２の抵抗とを有し、前記第１のオペアンプの逆相入力端と前記第１および第２の抵抗の共通接続点とが接続され、前記第２のオペアンプの出力端と前記第２のオペアンプの逆相入力端とが接続され、前記第１のオペアンプの出力端から前記第１の入力電圧と前記第２の入力電圧とを重み付け加算した電圧を出力する電圧加算回路において、前記第２のオペアンプの出力電流と同じ大きさで逆極性の電流を生成して前記第１のオペアンプの出力端に供給する電流供給手段を具備することを特徴とする電圧加算回路を提供する。

この発明によれば、第１および第２のオペアンプの出力端に電圧差が発生して両オペアンプ間に電流が流れても、この電流と相殺する電流が第１の電流供給手段によって第１のオペアンプの出力端に供給される。従って、第１および第２のオペアンプ間の電流に起因した入力オフセットが第１のオペアンプの正相入力端および逆相入力端間に発生しなくなくなる。よって、演算結果における誤差を小さくすることができる。

この発明の一実施形態による電圧加算回路の構成を示す図である。同電圧加算回路を用いたＤ／Ａ変換回路の構成を示す図である。従来の電圧加算回路およびこの電圧加算回路に含まれるオペアンプの内部構成を示す図である。

以下、図面を参照しつつ本発明の実施形態について説明する。
図１は、この発明の一実施形態による電圧加算回路５０の構成を示す図である。この電圧加算回路５０は、前段の回路から与えられる電圧ＶａおよびＶｂについて前掲式（１）に示す重み付け加算を行い、重み付け加算結果である電圧Ｖｏを出力する回路である。この電圧加算回路５０は、２個のオペアンプＯＰ１およびＯＰ２と、２個の抵抗ｒａおよびｒｂと、電流供給部５１とを有している。

この電圧加算回路５０において、オペアンプＯＰ１の正相入力端ＩＮ＋には電圧Ｖａが、オペアンプＯＰ２の正相入力端ＩＮ＋には電圧Ｖｂが入力される。オペアンプＯＰ１の出力端ＯＵＴとオペアンプＯＰ２の出力端ＯＵＴは抵抗ｒａおよびｒｂを介して接続されている。抵抗ｒａおよびｒｂの抵抗比は、１対（２^ｎ−１）である。また、オペアンプＯＰ１の出力端ＯＵＴは抵抗ｒａを介してオペアンプＯＰ１の逆相入力端ＩＮ−と接続されており、オペアンプＯＰ２の出力端ＯＵＴは抵抗を介することなくオペアンプＯＰ２の逆相入力端ＩＮ−と接続されている。オペアンプＯＰ１およびＯＰ２の内部構成は従来の電圧加算回路のもの（図３（Ｂ）参照）の内部構成と同じである。

電流供給部５１は、オペアンプＯＰ２の出力電流と同じ大きさで逆極性の電流を生成してオペアンプＯＰ１の出力端ＯＵＴに供給する手段である。この電流供給部５１は、ＰチャネルトランジスタＰ１１と、ＮチャネルトランジスタＮ１１およびＮ１２と、定電流源５２とを有する。ここで、ＰチャネルトランジスタＰ１１は、オペアンプＯＰ２内のＰチャネルトランジスタＰ３と同じトランジスタサイズ（チャネル幅／チャネル長）を有しており、ＮチャネルトランジスタＮ１１およびＮ１２は互いに同じトランジスタサイズを有している。

ＰチャネルトランジスタＰ１１のソースは電源ＶＤＤと接続されている。また、ＰチャネルトランジスタＰ１１のゲートはオペアンプＯＰ２内のＰチャネルトランジスタＰ３のゲートと接続されている。このため、オペアンプＯＰ２内のＰチャネルトランジスタＰ３のドレイン電流と同じ大きさのドレイン電流がＰチャネルトランジスタＰ１１に流れる。ＮチャネルトランジスタＮ１２は、ソースが接地され、ドレインおよびゲートがＰチャネルトランジスタＰ１１のドレインに接続されている。このＮチャネルトランジスタＮ１２にはＰチャネルトランジスタＰ１１のドレイン電流が流れる。ＮチャネルトランジスタＮ１１は、ソースが接地され、ゲートにはＮチャネルトランジスタＮ１２に対するゲート電圧と同じゲート電圧が与えられる。すなわち、ＮトランジスタＮ１１はＮチャネルトランジスタＮ１２とともにカレントミラーを構成している。このＮチャネルトランジスタＮ１１のドレインと電源ＶＤＤとの間には定電流源５２が介挿されている。この定電流源５２は、オペアンプＯＰ２内において定電流源として動作しているＮチャネルトランジスタＮ４のドレイン電流と同じ大きさの電流Ｉｒｅｆを流す定電流源である。そして、定電流源５２とＮチャネルトランジスタＮ１１のドレインとの接続点がオペアンプＯＰ１の出力端ＯＵＴと接続されている。

ここで、例えばオペアンプＯＰ２の出力電圧がオペアンプＯＰ１の出力電圧よりも大きく、オペアンプＯＰ２側からオペアンプＯＰ１側へ抵抗ｒｂおよびｒａを介して電流ΔＩが流れたとする。この場合、オペアンプＯＰ２では、ＰチャネルトランジスタＰ３のドレイン電流がＮチャネルトランジスタＮ４を流れる電流ＩｒｅｆよりもΔＩだけ大きくなっており、その差分の電流ΔＩがＰチャネルトランジスタＰ３とＮチャネルトランジスタＮ４のドレイン同士の接続点から出力端ＯＵＴを介してオペアンプＯＰ１に向けて流出している。一方、電流供給部５１におけるＰチャネルトランジスタＰ１１は、オペアンプＯＰ２内のＰチャネルトランジスタＰ３とともにカレントミラーを構成している。従って、ＰチャネルトランジスタＰ１１にドレイン電流Ｉｒｅｆ＋ΔＩが流れ、このドレイン電流Ｉｒｅｆ＋ΔＩがＮチャネルトランジスタＮ１２に流れる。この結果、ＮチャネルトランジスタＮ１２とともにカレントミラーを構成するＮチャネルトランジスタＮ１１もドレイン電流Ｉｒｅｆ＋ΔＩを流す定電流源となる。しかし、ＮチャネルトランジスタＮ１１のドレインに接続された定電流源５２は電流Ｉｒｅｆを流す定電流源である。そこで、不足した電流Ｉｒｅｆ＋ΔＩ−Ｉｒｅｆ＝ΔＩがオペアンプＯＰ１の出力端ＯＵＴからＮチャネルトランジスタＮ１１に流れ込むこととなる。

このようにオペアンプＯＰ２の出力端ＯＵＴから抵抗ｒｂおよびｒａを介してオペアンプＯＰ１の出力端ＯＵＴに向けて電流ΔＩが流出する一方、これと同じ電流ΔＩがオペアンプＯＰ１の出力端ＯＵＴ側から電流供給部５１のＮチャネルトランジスタＮ１１に流れ込む。従って、オペアンプＯＰ１のＮチャネルトランジスタＮ４に対する電流ΔＩの流れ込みは生じず、オペアンプＯＰ１に入力オフセットは発生しない。

逆にオペアンプＯＰ２の出力電圧がオペアンプＯＰ１の出力電圧よりも小さく、オペアンプＯＰ１側からオペアンプＯＰ２側へ抵抗ｒａおよびｒｂを介して電流ΔＩが流れたとする。この場合、オペアンプＯＰ２では、ＰチャネルトランジスタＰ３のドレイン電流がＮチャネルトランジスタＮ４を流れる電流ＩｒｅｆよりもΔＩだけ小さくなっており、このＰチャネルトランジスタＰ３のドレイン電流Ｉｒｅｆ−ΔＩと、オペアンプＯＰ１側から供給される電流ΔＩとを合わせた電流Ｉｒｅｆ−ΔＩ＋ΔＩ＝Ｉｒｅｆが定電流源であるＮチャネルトランジスタＮ４に流れる。一方、電流供給部５１におけるＰチャネルトランジスタＰ１１は、オペアンプＯＰ２内のＰチャネルトランジスタＰ３とともにカレントミラーを構成している。従って、ＰチャネルトランジスタＰ１１にドレイン電流Ｉｒｅｆ−ΔＩが流れ、このドレイン電流Ｉｒｅｆ−ΔＩがＮチャネルトランジスタＮ１２に流れる。この結果、ＮチャネルトランジスタＮ１２とともにカレントミラーを構成するＮチャネルトランジスタＮ１１もドレイン電流Ｉｒｅｆ−ΔＩを流す定電流源となる。しかし、ＮチャネルトランジスタＮ１１のドレインに接続された定電流源５２は電流Ｉｒｅｆを流す定電流源である。そこで、過剰な電流Ｉｒｅｆ−（Ｉｒｅｆ−ΔＩ）＝ΔＩが電流供給部５１からオペアンプＯＰ１の出力端ＯＵＴに向けて流出することとなる。

このようにオペアンプＯＰ１の出力端ＯＵＴから抵抗ｒａおよびｒｂを介してオペアンプＯＰ２の出力端ＯＵＴに向けて電流ΔＩが流出する一方、これと同じ電流ΔＩが電流供給部５１からオペアンプＯＰ１の出力端ＯＵＴ側に流れ込む。従って、オペアンプＯＰ１のＰチャネルトランジスタＰ３からの電流ΔＩの流出は生じず、オペアンプＯＰ１に入力オフセットは発生しない。

以上のように、本実施形態によれば、オペアンプＯＰ１およびＯＰ２の各出力電圧が異なり、オペアンプＯＰ１およびＯＰ２間において抵抗ｒｂおよびｒａを介して電流ΔＩが流れる場合に、これと同じ大きさで逆極性の電流−ΔＩが電流供給部５１からオペアンプＯＰ１の出力端ＯＵＴに供給される。従って、電流ΔＩに起因した入力オフセットがオペアンプＯＰ１に発生するのを防止し、オペアンプＯＰ１から得られる重み付け加算結果である出力電圧Ｖｏに入力オフセットによる誤差が発生するのを防止することができる。

以上が、電圧加算回路５０の構成の詳細である。次に図２を参照し、本実施形態による電圧加算回路５０を利用したＤ／Ａ変換回路の実施形態を説明する。図２に示すように、電圧加算回路５０は、２ｎ（たとえば、ｎ＝８とする）ビットの入力データを上位８ビットと下位８ビットに分けてＤ／Ａ変換を行うＤ／Ａ変換器１０とともにＤ／Ａ変換回路１を構成する。図２の構成例では、Ｄ／Ａ変換器１０は、入力データの上位８ビットのＤ／Ａ変換、および下位８ビットの１の補数のＤ／Ａ変換を行い、各々の変換結果を電圧ＶａおよびＶｂとして電圧加算回路５０に与える。また、この構成例では、電圧加算回路５０における抵抗ｒａおよびｒｂの抵抗比を１対（２^８−１＝２５５）とする。そして、この電圧加算回路５０は、Ｄ／Ａ変換器１０から与えられる電圧ＶａおよびＶｂについて前掲式（１）（ただし、ｎ＝８）に示す重み付け加算を行う。

図２において、入力端子ＤＩに印加された入力データの上位８ビットはデコーダ１２に印加され、下位８ビットは反転回路１３に印加される。反転回路１３は、入力された下位８ビットの各々を反転してデコーダ１４へ出力する。

ｒ０〜ｒ２５５は、シリーズ接続された同一抵抗値の抵抗である。抵抗ｒ０〜ｒ２５５における抵抗ｒ２５５の一端は高電位側電源ＶＨに接続され、抵抗ｒ０の一端は低電位側電源ＶＬに接続されている。ＴＲＵ−０〜ＴＲＵ−２５５はデコーダ１２の出力によってＯＮ／ＯＦＦ制御されるＮチャネルトランジスタである。ＮチャネルトランジスタＴＲＵ−０〜ＴＲＵ−２５５の各ソースは抵抗ｒ０〜ｒ２５５の接続点に接続され、それらの各ドレインは共通接続されている。そして、ＮチャネルトランジスタＴＲＵ−０〜ＴＲＵ−２５５の各ドレインの共通接続点はオペアンプＯＰ１の正相入力端ＩＮ＋に接続されている。

ＴＲＬ−０〜ＴＲＬ−２５５はデコーダ１４の出力によってＯＮ／ＯＦＦ制御されるＮチャネルトランジスタである。ＮチャネルトランジスタＴＲＬ−０〜ＴＲＬ−２５５の各ソースは抵抗ｒ０〜ｒ２５５の接続点に接続され、それらの各ドレインは共通接続されている。そして、ＮチャネルトランジスタＴＲＬ−０〜ＴＲＬ−２５５の各ドレインの共通接続点はオペアンプＯＰ２の正相入力端ＩＮ＋に接続されている。

このような構成において、たとえば、入力データが‘００００００００００００００００’の場合、上位８ビットをデコードするデコーダ１２は、ＮチャネルトランジスタＴＲＵ−０をＯＮとする。これにより、低電位側電源ＶＬの電圧ＶＬがオペアンプＯＰ１の正相入力端ＩＮ＋へ供給される。一方、下位８ビットをデコードするデコーダ１４は、ＮチャネルトランジスタＴＲＬ−２５５をＯＮとする。これにより、抵抗ｒ２５５と抵抗ｒ２５４の接続点の電圧（ＶＬ＋２５５ｖ）（ｖ：抵抗ｒ０〜ｒ２５５の各電圧降下）がオペアンプＯＰ２の正相入力端ＩＮ＋に入力される。すなわち、この場合、電圧Ｖａ，Ｖｂが、
Ｖａ＝ＶＬ
Ｖｂ＝ＶＬ＋２５５ｖ
となり、これらの値を前掲の式（１）（ただし、ｎ＝８）に代入すると、
Ｖｏ
＝（２５６／２５５）ＶＬ−（１／２５５）（ＶＬ＋２５５ｖ）
＝ＶＬ−ｖ
として演算結果Ｖｏが得られる。そして、この演算結果ＶｏがオペアンプＯＰ１の出力端ＯＵＴから出力端子ＤＯに与えられる。同様にして、入力データが‘０００００００００００００００１’〜‘１１１１１１１１１１１１１１１１’である場合、以下の表に示すような演算結果Ｖｏが得られる。

以上説明したように、本実施形態では、電圧加算回路５０におけるオペアンプＯＰ１およびＯＰ２の出力端ＯＵＴに電圧差が発生して両アンプＯＰ１およびＯＰ２間に電流が流れても、オペアンプＯＰ１およびＯＰ２の各々の正相入力端ＩＮ＋および逆相入力端ＩＮ−間に入力オフセット電圧が発生しなくなる。よって、電圧加算回路５０の演算結果における誤差を小さくすることができる。

＜他の実施形態＞
以上、この発明の実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば、上記実施形態では、電圧加算回路５０は、抵抗ストリング型のＤ／Ａ変換器１０を用いてＤ／Ａ変換回路１を構成した。しかし、電圧加算回路５０は、抵抗ラダー型、電流出力型、デルタシグマ型などの他の種類のＤ／Ａ変換器を用いてＤ／Ａ変換回路を構成してもよい。

１……Ｄ／Ａ変換回路、１０……Ｄ／Ａ変換器、１２，１４……デコーダ、１３……反転回路、５０……電圧加算回路、５１……電流供給部、５２……定電流源、ＤＩ……入力端子、ＤＯ……出力端子、ｒ０〜ｒ２５５……抵抗、ＴＲＵ−０〜ＴＲＵ−２５５，ＴＲＬ−０〜ＴＲＬ−２５５，Ｎ１〜Ｎ６，Ｎ１１，Ｎ１２……Ｎチャネルトランジスタ、Ｐ１〜Ｐ３，Ｐ１１……Ｐチャネルトランジスタ

Claims

正相入力端に第１の入力電圧が与えられる第１のオペアンプと、正相入力端に第２の入力電圧が与えられる第２のオペアンプと、前記第１および第２の各オペアンプの出力端同士の間に直列に介挿された第１および第２の抵抗とを有し、前記第１のオペアンプの逆相入力端と前記第１および第２の抵抗の共通接続点とが接続され、前記第２のオペアンプの出力端と前記第２のオペアンプの逆相入力端とが接続され、前記第１のオペアンプの出力端から前記第１の入力電圧と前記第２の入力電圧とを重み付け加算した電圧を出力する電圧加算回路において、
前記第２のオペアンプの出力電流と同じ大きさで逆極性の電流を生成して前記第１のオペアンプの出力端に供給する電流供給手段を具備することを特徴とする電圧加算回路。
前記第１の抵抗と前記第２の抵抗が１対（２^ｎ−１）の抵抗比を有する請求項１に記載の電圧加算回路と、
Ｄ／Ａ変換の変換対象である２ｎビットの入力データの上位ｎビットのＤ／Ａ変換および下位ｎビットの１の補数のＤ／Ａ変換を行い、各々の変換結果を前記第１の入力電圧および第２の入力電圧として前記第１のオペアンプの正相入力端および第２のオペアンプの正相入力端に各々与えるＤ／Ａ変換器と
を具備することを特徴とするＤ／Ａ変換回路。