JP2009077025A - 半導体集積回路 - Google Patents

Abstract

【課題】送信ディジタルベースバンド信号の変化に対する送信用Ｄ／Ａ変換器の出力の送信アナログベースバンド信号の収束速度を向上する。
【解決手段】送信ディジタルベースバンド信号を送信アナログ信号に変換する送信用Ｄ／Ａ変換器は、電圧ポテンショメータ型Ｄ／Ａ変換器で構成される。送信ディジタルベースバンド信号の上位ビットに応答して第１可変分圧器ＶＤＩＶ１から生成されるアナログ粗選択電圧は、第１と第２のボルテージフォロワＡＭＰ１、２に供給される。第１と第２のボルテージフォロワの出力端子に、送信ディジタルベースバンド信号の上位ビットの最下位１ビットＬＳＢ＿１ｂｉｔにより動作が制御される第１と第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１、２が接続される。送信用Ｄ／Ａ変換器の出力と完全差動アクティブローパスフィルタの入力との間に挿入された信号インバータの入出力にもプルアップ・プルダウン回路が接続される。
【選択図】図５

Description

本発明は、ＲＦ送信機能を有する半導体集積回路に関するもので、特に半導体集積回路に内蔵される送信用Ｄ／Ａ変換器の性能を向上するのに有益な技術に関する。

世界中のどんな場所でも無線通信すると言う携帯電話端末等の通信端末機器の能力であるユビキタス・カバレージは、今日現実のものではなく、現在開発が進められている。

下記非特許文献１によれば、これらのモバイルシステムは、ＧＳＭ、ＧＰＲＳ、ＥＤＧＥ、ＷＣＤＭＡのセルラーと、例えばＩＥＥＥ ８０２．１１−ｂ、−ａ、−ｇ等のネットワーク、例えばブルートゥース、ジグビー等のパーソナルエリアネットワーク等とを含んでいる。これらのシステムの特性は、一定包落線と包落線変化との信号、時分割とコード分割とのマルチプレックス、高(数ワット)から低(マイクロワット)への送信出力電力の広範囲な組み合わせに及んでいる。その結果、マルチモード応用でのＲＦ電力増幅器への要望が、大きくなっている。尚、ＧＳＭは、Global System for Mobile Communicationの略である。また、ＧＰＲＳは、General Packet Radio Serviceの略である。更に、ＥＤＧＥは、Enhanced Data for GSM Evolution; Enhanced Data for GPRSの略である。また、ＷＣＤＭＡは、Wideband Code Division Multiple Accessの略である。

一方、下記非特許文献２には、ＷＬＡＮ、ＵＭＴＳ、ブルートゥースの種々の無線の規格の送信機が記載されている。送信機の２個の送信用Ｄ／Ａ変換器はディジタルシグナルプロセッサ(ＤＳＰ)からのＩ、Ｑディジタル変調信号をアナログ信号に変換して、アナログ信号はローパスフィルタに供給される。ローパスフィルタからのアナログベースバンド信号は２個の直交ミキサによって無線周波数(ＲＦ)に変換され、電力増幅器(ＰＡ)を介してアンテナから送信される最終波形を生成するために、２つのＲＦ信号は加算される。送信用Ｄ／Ａ変換器は、差動電流ステァリング構造の８ビットのＤ／Ａ変換器によって構成されている。差動構造は２５６個の単位電流源で実現され、各電流源は差動スイッチペアに接続され飽和領域のＮチャンネルＭＯＳトランジスタで構成されている。単位電流源は、積分非線形性(ＩＮＬ)と微分非線形性(ＤＮＬ)とを考慮したランダムミスマッチからの要請を満足するように設計される。単位電流源の電流はＤ／Ａ変換器の全体のＳ／Ｎ比への影響を最小とするように設計され、単位電流のＮチャンネルＭＯＳトランジスタのゲート幅Ｗが６μｍとゲート長Ｌが６μｍとされ、単位電流源の電流は５μＡとされている。尚、ＷＬＡＮは、Wireless Local Area Networkの略である。また、ＵＭＴＳは、Universal Mobile Telephone Serviceの略である。

一方、下記の非特許文献３には、電圧ポンショメータ型Ｄ／Ａ変換器が記載されている。このＤ／Ａ変換器では直列接続された第１の複数の分圧抵抗に基準電圧が供給され、直列接続された第１の複数の分圧抵抗の間の複数の接続ノードから任意の２つの接続ノードが上位ビットにより制御される第１の複数のスイッチにより選択される。２つの選択電圧は、第１と第２のボルテージフォロワに供給される。２つのボルテージフォロワの出力間に直列接続された第２の複数の分圧抵抗の間の複数の接続ノードからの任意の１つの接続ノードが下位ビットにより制御される第２の複数のスイッチにより選択される。２つの選択電圧が第３のボルテージフォロワに供給され、第３のボルテージフォロワの出力よりＤ／Ａ変換出力が形成される。

Ｅａｒｌ ＭｃＣｕｎｅ， "Ｈｉｇｈ−Ｅｆｆｉｃｉｅｎｃｙ， Ｍｕｌｔｉ−Ｍｏｄｅ， Ｍｕｌｔｉ−Ｂａｎｄ Ｔｅｒｍｉｎａｌ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒｓ"， ＩＥＥＥ ｍｉｃｒｏｗａｖｅ ｍａｇａｚｉｎｅ， Ｍａｒｃｈ ２００５， ＰＰ．４４〜５５． Ｎｉｃｏｌａ Ｇｈｉｔｔｏｒｉ ｅｔ ａｌ，"１．２−Ｖ Ｌｏｗ−Ｐｏｗｅｒ Ｍｕｌｔｉ−Ｍｏｄｅ ＤＡＣ＋Ｆｉｌｔｅｒ Ｂｌｏｃｋｓ ｆｏｒ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ (ＷＬＡＮ／ＵＭＴＳ， ＷＬＡＮ／Ｂｌｕｅｔｏｏｔｈ) Ｔｒａｎｓｍｉｔｔｅｒ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．４１， Ｎｏ．９， ＳＥＰＴＥＭＢＥＲ ２００６， ＰＰ．１９７０−１９８２． Ｐｅｔｅｒ Ｈｏｌｌｏｗａｙ， "Ａ Ｔｉｍｅｌｅｓｓ １６ｂ Ｄｉｇｉｔａｌ Ｐｏｔｅｎｔｉｏｍｅｔｅｒ"，１９８４ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ、 ＰＰ．６６−６７，３２０−３２１．

本発明者等は本発明に先立って、携帯電話のＧＳＭ方式(ＥＤＧＥ方式も含む)の送受信の機能とＷＣＤＭＡ方式の送受信の機能とを搭載するＲＦ集積回路(ＲＦＩＣ)の開発に従事した。一定包落線による位相変調のみのバンド幅０．２ＭＨｚのＧＳＭ方式のベースバンド信号の転送データレートは９．６Ｋｂｐｓと低いのに対して、変化包落線による振幅変調と位相変調とによるＥＤＧＥ方式のベースバンド信号の転送データレートは６４Ｋｂｐｓ〜３８４Ｋｂｐｓと比較的高いものである。また、ＧＳＭ方式よりもワイドバンドのＵＭＴＳを実現するＷＣＤＭＡ方式も変化包落線による振幅変調と位相変調とを利用するもので、ベースバンド信号の転送データレートは２Ｍｂｐｓまでと高いものである。更に、このＷＣＤＭＡ方式では、携帯電話の端末と基地局との間の高速ワイヤレス接続を提供している。基地局から携帯電話の端末へのダウンロード接続では、１４．４Ｍｂｐｓと言う極めて高速のＨＳＤＰＡ(High Speed Downlink Packet Access)が提供されている。携帯電話の端末から基地局へのアップロード接続では、０．７Ｍｂｐｓ〜５．７Ｍｂｐｓと言う相当高速のＨＳＵＰＡ(High Speed Uplink Packet Access)が提供されている。

このようにＷＣＤＭＡ方式の送受信を行う携帯電話に搭載されるＲＦＩＣには、基地局とのＨＳＵＰＡの高速ワイヤレス接続の機能が必要となる。従って、ＷＣＤＭＡ方式の携帯電話の端末から基地局への送信は、ＧＳＭ方式やＥＤＧＥ方式よりも高いデータレートの高速データ転送機能が必要となる。

従って、前記非特許文献２に記載されたようなディジタルベースバンド信号をアナログベースバンド信号に変換する送信用Ｄ／Ａ変換器をＨＳＵＰＡの高速ワイヤレス接続を可能するＷＣＤＭＡ方式の携帯電話に搭載されるＲＦＩＣに組み込む必要がある。そのためには、送信用Ｄ／Ａ変換器を高速・高解像度とする必要がある。この送信用Ｄ／Ａ変換器の高速化・高解像度化のためには、前記非特許文献２に記載された８ビットのＤ／Ａ変換器では不十分であり、１１ビットのＤ／Ａ変換器が必要であることが本発明者等により明らかとされた。

前記非特許文献２に記載された差動電流ステァリング構造の８ビットのＤ／Ａ変換器の単位電流源の電流は５μＡであるので、８ビットのＤ／Ａ変換のための２５６個の単位電流源に流れる消費電流は１．２８ｍＡとなる。しかし、１１ビットの送信用Ｄ／Ａ変換器を、前記非特許文献２に記載の差動電流ステァリング構造によって実現するとする。この場合には、１１ビットのＤ／Ａ変換のための単位電流源の個数は２０４８個となって、２０４８個の単位電流源に流れる消費電流は１０．２４ｍＡと極めて大きなものとなる。

従って、本発明者等は本発明に先立ってＨＳＵＰＡの高速ワイヤレス接続を可能するＷＣＤＭＡ方式の携帯電話に搭載されるＲＦＩＣに組み込まれる送信用Ｄ／Ａ変換器として、前記の非特許文献３に記載された電圧ポンショメータ型Ｄ／Ａ変換器を採用することを検討した。

図１は、本発明に先立って本発明者等によって検討されたＲＦ集積回路(ＲＦＩＣ)に組み込まれる送信用Ｄ／Ａ変換器の構成を示す回路図である。Ｄ／Ａ変換器としては色々な種類が知られているが、送信用Ｄ／Ａ変換器(Ｔｘ＿ＤＡＣ)として前記非特許文献３に記載された電圧ポンショメータ型Ｄ／Ａ変換器が使用されている。これは、電圧ポンショメータ型Ｄ／Ａ変換器により８〜１６ビットの高精度アナログ変換出力が低消費電力でかつ高速で得られるためである。

この送信用Ｄ／Ａ変換器(Ｔｘ＿ＤＡＣ)では、第１可変分圧器(ＶＤＩＶ１)の直列接続された３２個の第１分圧抵抗(Ｒ、Ｒ…Ｒ)の一端に略１．２ボルトの基準電圧Ｖ_ＲＥＦが供給される。また、第１可変分圧器(ＶＤＩＶ１)の直列接続された３２個の第１分圧抵抗(Ｒ、Ｒ…Ｒ)の他端は、接地電圧ＧＮＤに接続されている。１１ビットのディジタル入力信号の上位５ビットは５ビット入力の第１デコーダ(５ｂｉｔ Ｄｅｃ)に供給され、１１ビットのディジタル入力信号の下位６ビットは６ビット入力の第２デコーダ(６ｂｉｔ Ｄｅｃ)に供給される。

第１デコーダ(５ｂｉｔ Ｄｅｃ)からの６６個の第１選択出力信号は、６６個の第１選択スイッチ(ＳＷ３２１、ＳＷ３２０、ＳＷ３１１、ＳＷ３１０、ＳＷ３０１、ＳＷ３００…ＳＷ００１、ＳＷ０００)に供給される。また、第１デコーダ(５ｂｉｔ Ｄｅｃ)からの６６個の第１選択出力信号は、６６個の第１選択スイッチ(ＳＷ３２１、ＳＷ３２０、ＳＷ３１１、ＳＷ３１０、ＳＷ３０１、ＳＷ３００…ＳＷ００１、ＳＷ０００)に１対１に対応している。

すなわち、６６個の第１選択出力信号のうちの奇数番号は、第１のボルテージフォロワ(ＡＭＰ１)に接続された奇数番号の３３個の第１選択スイッチ(ＳＷ３２１、ＳＷ３１１、ＳＷ３０１、ＳＷ２９１…ＳＷ０１１、ＳＷ００１)に供給される。更に、６６個の第１選択出力信号のうちの偶数番号は、第２のボルテージフォロワ(ＡＭＰ２)に接続された偶数番号の３３個の第１選択スイッチ(ＳＷ３２０、ＳＷ３１０、ＳＷ３００、ＳＷ２９０…ＳＷ０１０、ＳＷ０００)に供給される。

奇数番号の３３個の第１選択スイッチ(ＳＷ３２１、ＳＷ３１１、３０１、２９１…０１１、００１)は、３３個の接続ノード(Ｎ３２、３１、３０、２９…０１、００)から１個の接続ノードの分圧電圧を選択して、選択された分圧電圧を第１のボルテージフォロワ(ＡＭＰ１)に供給する。偶数番号の３３個の第１選択スイッチ(ＳＷ３２０、ＳＷ３１０、３００、２９０…０１０、０００)は、３３個の接続ノード(Ｎ３２、Ｎ３１、３０、２９…０１、００)から１個の接続ノードの分圧電圧を選択して、選択された分圧電圧を第２のボルテージフォロワ(ＡＭＰ２)に供給する。

従って、第１可変分圧器(ＶＤＩＶ１)の直列接続された３２個の第１分圧抵抗(Ｒ、Ｒ…Ｒ)の間の３３個の接続ノード(Ｎ３２、Ｎ３１…Ｎ００)から任意の２つの接続ノードが、６６個の第１選択スイッチ(ＳＷ３２１、ＳＷ３２０、ＳＷ３１１、ＳＷ３１０…ＳＷ００１、ＳＷ０００)により選択される。その結果、上位５ビットによりアナログ電圧の粗選択が行われる。２つのアナログ粗選択電圧は、クロススイッチ(Ｃｒ＿ＳＷ)を介して、第１バッファ(Ｂｕｆｆ１)の第１と第２のボルテージフォロワ(ＡＭＰ１、ＡＭＰ２)に供給される。クロススイッチ(Ｃｒ＿ＳＷ)には、第１デコーダ(５ｂｉｔ Ｄｅｃ)からの６６個の第１選択出力信号の最下位ビット信号ＳＷ００１、ＳＷ０００が供給される。

特に、図１の送信用Ｄ／Ａ変換器では、ボルテージフォロワ(ＡＭＰ１、２)の直流オフセット電圧による変換アナログ電圧への影響を考慮して、アナログ粗選択電圧のハイレベルとローレベルとは、第１のボルテージフォロワ(ＡＭＰ１)と第２のボルテージフォロワ(ＡＭＰ２)とによって交互に出力される。すなわち、第１デコーダ(５ｂｉｔ Ｄｅｃ)に供給されるディジタル入力信号の上位５ビットの最下位１ビットの変化に応答して、２つのアナログ粗選択電圧のハイレベルとローレベルとを第１のボルテージフォロワ(ＡＭＰ１)と第２のボルテージフォロワ(ＡＭＰ２)とが交互に出力する。

また、この上位５ビットの最下位１ビットの変化に応答して、クロススイッチ(Ｃｒ＿ＳＷ)は、ハイレベル側の１つのアナログ粗選択電圧を第２可変分圧器(ＶＤＩＶ２)の一方の接続ノード(ｎ６３)に供給する一方、接地電圧ＧＮＤを第２可変分圧器(ＶＤＩＶ２)の他方の接続ノード(ｎ００) に供給するように動作する。

すなわち、第１デコーダ(５ｂｉｔ Ｄｅｃ)に供給されるディジタル入力信号の上位５ビットの変化に応答して、第１可変分圧器(ＶＤＩＶ１)でオンのハイサイドスイッチ(High_SW)とオンのローサイドスイッチ(Low_SW)とは、下記のように変化する。また、上位５ビットの変化に応答して、第１バッファ(Ｂｕｆｆ１)で高電圧出力のボルテージフォロワ(High_AMP)と低電圧出力のボルテージフォロワ(Low_AMP)とは、下記のように変化する。更に、上位５ビットの変化に応答して、第１バッファ(Ｂｕｆｆ１)での高電圧と低電圧との出力電圧(ボルト)は、下記のように変化する。
5ビット High_SW Low_SW High_AMP Low_AMP 高電圧 低電圧
11111 ＳＷ３２１ ＳＷ３１０ ＡＭＰ１ ＡＭＰ２ 1.2000 1.1625
11110 ＳＷ３１０ ＳＷ３０１ ＡＭＰ２ ＡＭＰ１ 1.1625 1.1250
11101 ＳＷ３０１ ＳＷ２９０ ＡＭＰ１ ＡＭＰ２ 1.1250 1.0875
11100 ＳＷ２９０ ＳＷ２８１ ＡＭＰ２ ＡＭＰ１ 1.0875 1.0500
11011 ＳＷ２８１ ＳＷ２７０ ＡＭＰ１ ＡＭＰ２ 1.0500 1.0125
11010 ＳＷ２７０ ＳＷ２６１ ＡＭＰ２ ＡＭＰ１ 1.0125 0.9750
11001 ＳＷ２６１ ＳＷ２５０ ＡＭＰ１ ＡＭＰ２ 0.9750 0.9375
11000 ＳＷ２５０ ＳＷ２４１ ＡＭＰ２ ＡＭＰ１ 0.9375 0.9000
10111 ＳＷ２４１ ＳＷ２３０ ＡＭＰ１ ＡＭＰ２ 0.9000 0.8625
10110 ＳＷ２３０ ＳＷ２２１ ＡＭＰ２ ＡＭＰ１ 0.8625 0.8250
10101 ＳＷ２２１ ＳＷ２１０ ＡＭＰ１ ＡＭＰ２ 0.8250 0.7875
10100 ＳＷ２１０ ＳＷ２０１ ＡＭＰ２ ＡＭＰ１ 0.7875 0.7500
10011 ＳＷ２０１ ＳＷ１９０ ＡＭＰ１ ＡＭＰ２ 0.7500 0.7125
10010 ＳＷ１９０ ＳＷ１８１ ＡＭＰ２ ＡＭＰ１ 0.7125 0.6750
10001 ＳＷ１８１ ＳＷ１７０ ＡＭＰ１ ＡＭＰ２ 0.6750 0.6375
10000 ＳＷ１７０ ＳＷ１６１ ＡＭＰ２ ＡＭＰ１ 0.6375 0.6000
01111 ＳＷ１６１ ＳＷ１５０ ＡＭＰ１ ＡＭＰ２ 0.6000 0.5625
01110 ＳＷ１５０ ＳＷ１４１ ＡＭＰ２ ＡＭＰ１ 0.5625 0.5250
01101 ＳＷ１４１ ＳＷ１３０ ＡＭＰ１ ＡＭＰ２ 0.5250 0.4875
01100 ＳＷ１３０ ＳＷ１２１ ＡＭＰ２ ＡＭＰ１ 0.4875 0.4500
01011 ＳＷ１２１ ＳＷ１１０ ＡＭＰ１ ＡＭＰ２ 0.4500 0.4125
01010 ＳＷ１１０ ＳＷ１０１ ＡＭＰ２ ＡＭＰ１ 0.4125 0.3750
01001 ＳＷ１０１ ＳＷ０９０ ＡＭＰ１ ＡＭＰ２ 0.3750 0.3375
01000 ＳＷ０９０ ＳＷ０８１ ＡＭＰ２ ＡＭＰ１ 0.3375 0.3000
00111 ＳＷ０８１ ＳＷ０７０ ＡＭＰ１ ＡＭＰ２ 0.3000 0.2625
00110 ＳＷ０７０ ＳＷ０６１ ＡＭＰ２ ＡＭＰ１ 0.2625 0.2250
00101 ＳＷ０６１ ＳＷ０５０ ＡＭＰ１ ＡＭＰ２ 0.2250 0.1875
00100 ＳＷ０５０ ＳＷ０４１ ＡＭＰ２ ＡＭＰ１ 0.1875 0.1500
00011 ＳＷ０４１ ＳＷ０３０ ＡＭＰ１ ＡＭＰ２ 0.1500 0.1125
00010 ＳＷ０３０ ＳＷ０２１ ＡＭＰ２ ＡＭＰ１ 0.1125 0.0750
00001 ＳＷ０２１ ＳＷ０１０ ＡＭＰ１ ＡＭＰ２ 0.0750 0.0375
00000 ＳＷ０１０ ＳＷ００１ ＡＭＰ２ ＡＭＰ１ 0.0375 0.0000
以上説明したように、第１デコーダ(５ｂｉｔ Ｄｅｃ)に供給されるディジタル入力信号の上位５ビットの最下位１ビットの変化に応答して、２つのアナログ粗選択電圧のハイレベルとローレベルとを第１のボルテージフォロワ(ＡＭＰ１)と第２のボルテージフォロワ(ＡＭＰ２)とが交互に出力する。また、この上位５ビットの最下位１ビットの変化に応答してクロススイッチ(Ｃｒ＿ＳＷ)は、ハイレベル側の１つのアナログ粗選択電圧を第２可変分圧器(ＶＤＩＶ２)の一方の接続ノード(ｎ６３)に供給する一方、接地電圧ＧＮＤを第２可変分圧器(ＶＤＩＶ２)の他方の接続ノード(ｎ００) に供給するように動作する。

その結果、第１デコーダ(５ｂｉｔ Ｄｅｃ)に供給されるディジタル入力信号の上位５ビットの変化に応答して、第１可変分圧器(ＶＤＩＶ１)と第１バッファ(Ｂｕｆｆ１)とから０．０ボルトから１．２ボルトまで３７．５ミリボルト変化幅で３２ステップのアナログ粗選択電圧が生成されることができる。

このアナログ粗選択電圧は、クロススイッチ(Ｃｒ＿ＳＷ)を介して第２可変分圧器(ＶＤＩＶ２)の一方の接続ノード(ｎ６３)と他方の接続ノード(ｎ００)との間に供給される。また、第２可変分圧器(ＶＤＩＶ２)の一方の接続ノード(ｎ６３)と他方の接続ノード(ｎ００)との間には、６４個の第２分圧抵抗(ｒ、ｒ…ｒ、ｒ)が直列接続されている。直列接続された６４個の第２分圧抵抗(ｒ、ｒ…ｒ、ｒ)の間の６４個の接続ノード(ｎ６３、ｎ６２…ｎ００)から任意の１つの接続ノードが、６４個の第２選択スイッチ(ｓｗ６３…ｓｗ００)により選択される。第２デコーダ(６ｂｉｔ Ｄｅｃ)からの６４個の第２選択出力信号は、６４個の第２選択スイッチ(ｓｗ６３、ｓｗ６２…sw００)に供給される。また、第２デコーダ(６ｂｉｔ Ｄｅｃ)からの６４個の第２選択出力信号は、６４個の第２選択スイッチ(ｓｗ６３…ｓｗ００)に１対１に対応している。

その結果、下位６ビットによりアナログ電圧の密選択が行われる。１つのアナログ密選択電圧が第２バッファ(Ｂｕｆｆ２)の第３のボルテージフォロワ(ＡＭＰ３)に供給され、第３のボルテージフォロワ(ＡＭＰ３)の出力よりＤ／Ａ変換出力Ｖｄａｃが形成される。

従って、第１可変分圧器(ＶＤＩＶ１)と第１バッファ(Ｂｕｆｆ１)とで形成された３２ステップの３７．５ミリボルト変化幅のアナログ粗選択電圧は、第２可変分圧器(ＶＤＩＶ２)と第２バッファ(Ｂｕｆｆ２)とにより更に６４分割される。この６４分割により、０．０ボルトから１．２ボルトまで０．５８５９ミリボルト変化幅でトータル２０４８ステップのアナログ密選択電圧が生成されることができる。

このように、図１の送信用Ｄ／Ａ変換器は、１１ビットの送信ディジタルベースバンド信号をＤ／Ａ変換することによって、０．０ボルトから１．２ボルトまで略０．６ミリボルト変化幅でトータル２０４８ステップのアナログベースバンド信号の密選択電圧を高精度で高速で生成する必要がある。

しかし、本発明者等の検討によって、本発明に先立って検討された図１の送信用Ｄ／Ａ変換器ではＷＣＤＭＡ方式でのＨＳＵＰＡの高速ワイヤレス接続を可能とするようなアナログベースバンド信号の密選択電圧の高速収束速度が実現されないと言う問題が明らかとされた。高速収束速度が実現されない理由を本発明者等が検討した結果、以下の原因が本発明者等の検討によって明らかとされた。

それは、第１可変分圧器(ＶＤＩＶ１)と第１バッファ(Ｂｕｆｆ１)とで、ディジタル入力信号の上位５ビットの最下位１ビットの変化に応答して、２つのアナログ粗選択電圧のハイレベルとローレベルとを第１と第２のボルテージフォロワ(ＡＭＰ１、ＡＭＰ２)とが交互に出力することに起因している。第１と第２のボルテージフォロワ(ＡＭＰ１、ＡＭＰ２)とは、非反転入力端子(＋)と反転入力端子(−)と出力端子とを有する演算増幅器で構成されている。演算増幅器の反転入力端子(−)と出力端子とが接続されることにより、第１と第２のボルテージフォロワ(ＡＭＰ１、ＡＭＰ２)が構成される。低速の入力信号では、非反転入力端子(＋)の入力電圧の電圧レベルと略等しい電圧レベルの出力電圧が、第１と第２のボルテージフォロワ(ＡＭＰ１、ＡＭＰ２)の出力端子から得ることができる。

しかし、ＷＣＤＭＡ方式でのＨＳＵＰＡの高速ワイヤレス接続の高速送信ディジタルベースバンド信号の上位５ビットの変化に応答して、２つのアナログ粗選択電圧のハイレベルとローレベルとを第１と第２のボルテージフォロワ(ＡＭＰ１、ＡＭＰ２)とが交互に高速で出力する必要がある。また、第２可変分圧器(ＶＤＩＶ２)と第２バッファ(Ｂｕｆｆ２)とで生成されるアナログ密選択電圧の収束速度を向上する必要がある。そのために、第２可変分圧器(ＶＤＩＶ２)の一方の接続ノード(ｎ６３)と他方の接続ノード(ｎ００)との間に直列接続された６４個の第２分圧抵抗(ｒ、ｒ…ｒ、ｒ)の抵抗値は、低い抵抗に設定されている。それは、アナログ密選択電圧の収束速度は、この抵抗と寄生容量との積の時定数に大きく依存するためである。

一方、第１バッファ(Ｂｕｆｆ１)の第１のボルテージフォロワ(ＡＭＰ１)の出力電圧と第２のボルテージフォロワ(ＡＭＰ２) の出力電圧とは、高速送信ディジタルベースバンド信号の上位５ビットの変化に応答してハイレベルとローレベルとに高速で変化しようとする。しかし、第１のボルテージフォロワ(ＡＭＰ１)の出力と第２のボルテージフォロワ(ＡＭＰ２)の出力との間には、比較的低い抵抗値の第２可変分圧器(ＶＤＩＶ２)の６４個の第２分圧抵抗(ｒ、ｒ…ｒ、ｒ)を介して大きな動作電流が流れることになる。第１と第２のボルテージフォロワ(ＡＭＰ１、ＡＭＰ２)の出力端子には無視できない出力インピーダンスが存在するので、第１と第２のボルテージフォロワ(ＡＭＰ１、ＡＭＰ２)の出力端子には大きな動作電流による出力インピーダンスでの電圧降下が発生する。この電圧降下によって、高速送信ディジタルベースバンド信号の上位５ビットの変化に応答する第１と第２のボルテージフォロワ(ＡＭＰ１、ＡＭＰ２)の出力電圧のハイレベルとローレベルへの高速変化が妨害されることが判明した。

図２は、本発明に先立って本発明者等によって検討されたＲＦ集積回路(ＲＦＩＣ)に組み込まれる送信用Ｄ／Ａ変換器の出力に接続される完全差動アクティブローパスフィルタ(ＦＤ＿ＬＰＦ)を示す図である。図２の第２バッファ(Ｂｕｆｆ２)の第３のボルテージフォロワ(ＡＭＰ３)は、図１に示した送信用Ｄ／Ａ変換器の出力部の第２バッファ(Ｂｕｆｆ２)の第３のボルテージフォロワ(ＡＭＰ３)に対応している。従って、図２の第２バッファ(Ｂｕｆｆ２)の第３のボルテージフォロワ(ＡＭＰ３)の出力からは、Ｄ／Ａ変換によるＷＣＤＭＡ方式でのＨＳＵＰＡの高速ワイヤレス接続の高速送信アナログベースバンド信号Ｖｄａｃが生成される。

このアナログベースバンド信号Ｖｄａｃは、第４のボルテージフォロワ(ＡＭＰ４)を介して完全差動アクティブローパスフィルタ(ＦＤ＿ＬＰＦ)の一方の入力端子に供給される。またアナログベースバンド信号Ｖｄａｃは、信号インバータ(Ｓｇ＿Ｉｎｖ)によって位相反転されて完全差動アクティブローパスフィルタ(ＦＤ＿ＬＰＦ)の他方の入力端子に供給される。信号インバータ(Ｓｇ＿Ｉｎｖ)は、抵抗(Ｒ１、Ｒ２)と演算増幅器(ＡＭＰ５)とバイアス電圧(Ｖｂ)とにより構成されている。抵抗(Ｒ１)は第３のボルテージフォロワ(ＡＭＰ３)の出力と演算増幅器(ＡＭＰ５)の反転入力端子(−)との間に接続され、抵抗(Ｒ２)は演算増幅器(ＡＭＰ５)の反転入力端子(−)と出力端子との間に接続されている。バイアス電圧(Ｖｂ)が演算増幅器(ＡＭＰ５)の非反転入力端子(＋)に供給され、抵抗(Ｒ１)の抵抗値を抵抗(Ｒ２)の抵抗値と略等しくすることによって、信号インバータ(Ｓｇ＿Ｉｎｖ)より入力信号の振幅と略等しい振幅で逆位相の出力信号が得られる。

完全差動アクティブローパスフィルタ(ＦＤ＿ＬＰＦ)は、抵抗(Ｒ３、Ｒ４、Ｒ５、Ｒ６)と演算増幅器(ＡＭＰ６、ＡＭＰ７)と容量(Ｃ１、Ｃ２、Ｃ３)とで構成されたサレン・キー(Sallen-Key)型の２次アクティブフィルタである。図２の完全差動アクティブローパスフィルタ(ＦＤ＿ＬＰＦ)は、図１の送信用Ｄ／Ａ変換器の量子化雑音を低減する一方、ＷＣＤＭＡ方式でのＨＳＵＰＡの高速ワイヤレス接続を可能とするようなアナログベースバンド信号の基本波成分を通過させると伴に３次や５次や７次の高調波成分を抑圧する。

しかし、完全差動アクティブローパスフィルタ(ＦＤ＿ＬＰＦ)の他方の入力端子に接続された信号インバータ(Ｓｇ＿Ｉｎｖ)による信号反転作用によってＷＣＤＭＡ方式でのＨＳＵＰＡの高速ワイヤレス接続を可能とするようなアナログベースバンド信号の高速信号変化が妨害されることが判明した。

本発明に先立った本発明者等による検討により、その原因は以下のように解明された。それは、例えば、図２の第２バッファ(Ｂｕｆｆ２)の第３のボルテージフォロワ(ＡＭＰ３)の出力の高速送信アナログベースバンド信号Ｖｄａｃがローレベルに変化しようとする。高速送信アナログベースバンド信号Ｖｄａｃのローレベルへの変化に応答して、信号インバータ(Ｓｇ＿Ｉｎｖ)の出力はハイレベルに変化しようとする。しかし、信号インバータ(Ｓｇ＿Ｉｎｖ)の演算増幅器(ＡＭＰ５)の出力と第３のボルテージフォロワ(ＡＭＰ３)の出力との間には、抵抗(Ｒ１、Ｒ２)を介して大きな動作電流が流れることになる。

信号インバータ(Ｓｇ＿Ｉｎｖ)の演算増幅器(ＡＭＰ５)の出力端子と第３のボルテージフォロワ(ＡＭＰ３)の出力端子には無視できない出力インピーダンスが存在する。従って、信号インバータ(Ｓｇ＿Ｉｎｖ)の演算増幅器(ＡＭＰ５)と第３のボルテージフォロワ(ＡＭＰ３)との出力端子には、大きな動作電流による出力インピーダンスでの電圧降下が発生する。この電圧降下によって、高速送信ディジタルベースバンド信号の１１ビットの変化に応答する第２バッファ(Ｂｕｆｆ２)の第３のボルテージフォロワ(ＡＭＰ３)の出力の高速送信アナログベースバンド信号Ｖｄａｃのハイレベルとローレベルへの高速変化が妨害されることが判明した。

図３も、本発明に先立って本発明者等によって検討されたＲＦ集積回路(ＲＦＩＣ)に組み込まれる送信用Ｄ／Ａ変換器の構成を示す回路図である。図３の送信用Ｄ／Ａ変換器の構成は、図１に示した送信用Ｄ／Ａ変換器の構成と基本的に同一である。

例えば、図３では第１バッファ(Ｂｕｆｆ１)の第１のボルテージフォロワ(ＡＭＰ１)に無視できない正の出力直流オフセット＋電圧Ｖｏｕｔ(ｏｆｆ)が生成され、第２のボルテージフォロワ(ＡＭＰ２)に無視できない負の出力直流オフセット電圧−Ｖｏｕｔ(ｏｆｆ)が生成されていると想定する。図１や図３の送信用Ｄ／Ａ変換器では、ボルテージフォロワの直流オフセット電圧による変換アナログ電圧への影響を考慮して、アナログ粗選択電圧のハイレベルとローレベルとは、ディジタル入力信号の上位５ビットの変化に応答して第１と第２のボルテージフォロワＡＭＰ１、２とによって交互に出力される。

ディジタル入力信号の上位５ビットの変化に応答する第１バッファ(Ｂｕｆｆ１)での電圧演算に関しては、上記で既に説明している。ディジタル入力信号の上位５ビットの最下位１ビットが“０”の時には、第１バッファ(Ｂｕｆｆ１)の第２のボルテージフォロワ(ＡＭＰ２)が高電圧出力のボルテージフォロワ(Low_Amp)となる。この時には、第２バッファ(Ｂｕｆｆ２)の第３のボルテージフォロワ(ＡＭＰ３)の出力の高速送信アナログベースバンド信号Ｖｄａｃは、第２のボルテージフォロワ(ＡＭＰ２)の負の出力直流オフセット電圧−Ｖｏｕｔ(ｏｆｆ)により負電圧側にシフトする。

それとは、逆にディジタル入力信号の上位５ビットの最下位１ビットが“１”の時には、第１バッファ(Ｂｕｆｆ１)の第１のボルテージフォロワ(ＡＭＰ１)が高電圧出力のボルテージフォロワ(High_Amp)となる。この時には、第２バッファ(Ｂｕｆｆ２)の第３のボルテージフォロワ(ＡＭＰ３)の出力の高速送信アナログベースバンド信号Ｖｄａｃは、第１のボルテージフォロワ(ＡＭＰ１)の正の出力直流オフセット＋電圧Ｖｏｕｔ(ｏｆｆ)により正電圧側にシフトする。

図４は、図３の送信用Ｄ／Ａ変換器の出力の送信アナログベースバンド信号へのボルテージフォロワの出力直流オフセット電圧による負電圧側シフトと正電圧側シフトとを示す図である。図４で破線は、ディジタル入力信号の上位５ビットの変化による負電圧側シフトと正電圧側シフトとを示している。また、図４で実線は、ディジタル入力信号の下位６ビットの変化も考慮した負電圧側シフトと正電圧側シフトとを示したものであり、鋸波状の誤差電圧が生成される。この鋸波状の誤差電圧が、図３の送信用Ｄ／Ａ変換器の微分非線形性(ＤＮＬ)の原因となるものである。

本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。

従って、本発明の目的とするところは、送信ディジタルベースバンド信号の変化に対する送信用Ｄ／Ａ変換器の出力の送信アナログベースバンド信号の収束速度を向上することにある。

また、本発明の他の目的とするところは、送信用Ｄ／Ａ変換器の出力と完全差動アクティブローパスフィルタの入力との間に挿入された信号インバータにより完全差動アクティブローパスフィルタの出力の送信アナログベースバンド信号の信号変化の遅延を低減することにある。

また、本発明の更に他の目的とするところは、送信用Ｄ／Ａ変換器のボルテージフォロワの出力直流オフセット電圧に起因する微分非線形性(ＤＮＬ)を改善することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、本発明の１つの代表的な半導体集積回路では、送信ディジタルベースバンド信号を送信アナログベースバンド信号に変換する送信用Ｄ／Ａ変換器(Ｔｘ＿ＤＡＣ)は電圧ポテンショメータ型Ｄ／Ａ変換器で構成されている。

送信ディジタルベースバンド信号の上位ビットに応答して第１可変分圧器(ＶＤＩＶ１)から生成されるアナログ粗選択電圧は、第１と第２のボルテージフォロワ(ＡＭＰ１、ＡＭＰ２)に供給される。

第１と第２のボルテージフォロワの出力端子には、送信ディジタルベースバンド信号の上位ビットの最下位１ビット(ＬＳＢ＿１ｂｉｔ)によって動作が制御される第１と第２のプルアップ・プルダウン回路(Ｐｕｐ＿Ｐｄｗ１、２)が接続される(図５参照)。

また、本発明の他の１つの代表的な半導体集積回路では、送信ディジタルベースバンド信号を送信アナログベースバンド信号に変換する送信用Ｄ／Ａ変換器(Ｔｘ＿ＤＡＣ)と、入力ボルテージフォロワ(ＡＭＰ４)と、信号インバータ(Ｓｉｇ＿Ｉｎｖ)と、完全差動アクティブローパスフィルタ(ＦＤ＿ＬＰＦ)とを具備する。

信号変化検出ユニット(Ｃｏｍｐ)が送信アナログベースバンド信号のハイレベルへの変化を検出することに応答して、入力プルアップ・プルダウン回路(Ｐｕｐ＿Ｐｄｗ３)は信号インバータ(Ｓｉｇ＿Ｉｎｖ)の入力をプルアップする(図６参照)。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、本発明の１つの代表的な半導体集積回路によれば、送信ディジタルベースバンド信号の変化に対する送信用Ｄ／Ａ変換器の出力の送信アナログベースバンド信号の収束速度を向上することができる。

また、本発明の他の１つの代表的な半導体集積回路によれば、送信用Ｄ／Ａ変換器の出力と完全差動アクティブローパスフィルタの入力との間に挿入された信号インバータにより完全差動アクティブローパスフィルタの出力の送信アナログベースバンド信号の信号変化の遅延を低減することができる。

《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態による半導体集積回路は、送信ディジタルベースバンド信号を送信アナログベースバンド信号に変換する送信用Ｄ／Ａ変換器(Ｔｘ＿ＤＡＣ)を具備する。

前記送信用Ｄ／Ａ変換器は、前記送信ディジタルベースバンド信号の上位ビットに応答してアナログ粗選択電圧を生成する第１可変分圧器(ＶＤＩＶ１)と、前記アナログ粗選択電圧の一方の電圧と他方の電圧とがそれぞれ供給される第１のボルテージフォロワ(ＡＭＰ１)と第２のボルテージフォロワ(ＡＭＰ２)とを含む。

前記送信用Ｄ／Ａ変換器は、前記第１と前記第２のボルテージフォロワの出力電圧が供給され前記送信ディジタルベースバンド信号の下位ビットに応答してアナログ密選択電圧を生成する第２可変分圧器(ＶＤＩＶ２)と、前記第２可変分圧器の出力電圧が供給される第３のボルテージフォロワ(ＡＭＰ２)とを含む。

前記送信用Ｄ／Ａ変換器では、前記送信ディジタルベースバンド信号の前記上位ビットの最下位１ビット(ＬＳＢ＿１ｂｉｔ)のレベル変化に応答して前記アナログ粗選択電圧のハイレベルとローレベルとが前記第１と前記第２のボルテージフォロワにより交互に出力される。

前記送信用Ｄ／Ａ変換器は、前記第１のボルテージフォロワの出力端子と前記第２のボルテージフォロワの出力端子とにそれぞれ接続された第１のプルアップ・プルダウン回路(Ｐｕｐ＿Ｐｄｗ１)と第２のプルアップ・プルダウン回路(Ｐｕｐ＿Ｐｄｗ２)とを更に含む。

前記第１と前記第２のプルアップ・プルダウン回路の動作は、前記最下位１ビットによって制御される。

前記最下位１ビットの一方のレベル(ハイレベル“１”)に応答して、前記第１のプルアップ・プルダウン回路は前記第１のボルテージフォロワの前記出力端子をプルアップする一方、前記第２のプルアップ・プルダウン回路は前記第２のボルテージフォロワの前記出力端子をプルダウンする。

前記最下位１ビットの他方のレベル(ローレベル“０”)に応答して、前記第１のプルアップ・プルダウン回路は前記第１のボルテージフォロワの前記出力端子をプルダウンする一方、前記第２のプルアップ・プルダウン回路は前記第２のボルテージフォロワの前記出力端子をプルアップする(図５参照)。

前記実施の形態によれば、前記第１と前記第２のプルアップ・プルダウン回路とは、前記第１と前記第２のボルテージフォロワから生成される前記アナログ粗選択電圧の変化速度を向上する。従って、前記実施の形態によれば、送信ディジタルベースバンド信号の変化に対する送信用Ｄ／Ａ変換器の出力の送信アナログベースバンド信号の収束速度を向上することができる。

好適な実施の形態による半導体集積回路の前記送信用Ｄ／Ａ変換器は、第１のデコーダ(５ｂｉｔ Ｄｅｃ)と第２のデコーダ(６ｂｉｔ Ｄｅｃ)とを更に含む。

前記第１のデコーダに前記送信ディジタルベースバンド信号の前記上位ビットが供給されることにより、前記第１のデコーダから複数の第１選択出力信号が生成される。前記第２のデコーダに前記送信ディジタルベースバンド信号の前記下位ビットが供給されることにより、前記第２のデコーダから複数の第２選択出力信号が生成される。

前記第１可変分圧器は前記第１のデコーダからの前記複数の第１選択出力信号により制御される複数の第１選択スイッチ(ＳＷ３２１…０００)を含むことにより、前記第１可変分圧器の前記複数の第１選択スイッチは前記送信ディジタルベースバンド信号の前記上位ビットに応答して前記アナログ粗選択電圧を生成する。

前記第２可変分圧器は前記第２のデコーダからの前記複数の第２選択出力信号により制御される複数の第２選択スイッチ(ｓｗ６３…００)を含むことにより、前記第２可変分圧器の前記複数の第２選択スイッチは前記送信ディジタルベースバンド信号の前記下位ビットに応答して前記アナログ密選択電圧を生成する。

より好適な実施の形態による半導体集積回路では、前記第１のボルテージフォロワと前記第２のボルテージフォロワと前記第３のボルテージフォロワとは、それぞれ非反転入力端子(＋)と反転入力端子(−)と出力端子とを有する演算増幅器によって構成されている。

更により好適な実施の形態による半導体集積回路の前記送信用Ｄ／Ａ変換器は、前記第１のボルテージフォロワの前記出力端子と前記第２のボルテージフォロワの前記出力端子と一方の入力端子と他方の入力端子とが接続された制御ユニット(Ｏｆｆ＿ＣＣ)を更に含む。

前記制御ユニットは、送信動作に先立ってまたは前記半導体集積回路の電源投入時に前記第１と前記第２のボルテージフォロワの直流オフセット電圧の不平衡を低減するオフセット電圧キャリブレーション動作を実行する(図７参照)。

前記更により好適な実施の形態によれば、送信用Ｄ／Ａ変換器のボルテージフォロワの出力直流オフセット電圧に起因する微分非線形性(ＤＮＬ)を改善することができる。

具体的な一つの実施の形態による半導体集積回路では、前記送信用Ｄ／Ａ変換器に供給される前記送信ディジタルベースバンド信号はＷＣＤＭＡ方式のハイスピードアップリンクパケットアクセス(ＨＳＵＰＡ)のための送信ディジタル信号である。

〔２〕本発明の別の観点の代表的な実施の形態による半導体集積回路は、送信ディジタルベースバンド信号を送信アナログベースバンド信号に変換する送信用Ｄ／Ａ変換器(Ｔｘ＿ＤＡＣ)を具備する。

前記半導体集積回路は、前記送信用Ｄ／Ａ変換器の出力に接続された入力ボルテージフォロワ(ＡＭＰ４)と信号インバータ(Ｓｉｇ＿Ｉｎｖ)と、前記入力ボルテージフォロワの出力と前記信号インバータの出力とに差動入力端子が接続された完全差動アクティブローパスフィルタ(ＦＤ＿ＬＰＦ)とを具備する。

前記半導体集積回路は、前記送信用Ｄ／Ａ変換器の前記出力の送信アナログベースバンド信号の信号変化を検出する信号変化検出ユニット(Ｃｏｍｐ)と、前記信号インバータの入力に接続され前記信号変化検出ユニットにより制御される入力プルアップ・プルダウン回路(Ｐｕｐ＿Ｐｄｗ３)とを更に具備する。

前記信号変化検出ユニットが前記送信アナログベースバンド信号のハイレベルへの変化を検出することに応答して、前記入力プルアップ・プルダウン回路は前記信号インバータの前記入力をプルアップする。

前記信号変化検出ユニットが前記送信アナログベースバンド信号のローレベルへの変化を検出することに応答して、前記入力プルアップ・プルダウン回路は前記信号インバータの前記入力をプルダウンする(図６参照)。

前記実施の形態によれば、前記入力プルアップ・プルダウン回路は、前記送信用Ｄ／Ａ変換器の前記出力と前記信号インバータの前記入力との電圧の変化速度を向上する。従って、前記実施の形態によれば、送信用Ｄ／Ａ変換器の出力と完全差動アクティブローパスフィルタの入力との間に挿入された信号インバータにより完全差動アクティブローパスフィルタの出力の送信アナログベースバンド信号の信号変化の遅延を低減することができる。

好適な実施の形態による半導体集積回路は、前記信号インバータの出力に接続され前記信号変化検出ユニットにより制御される出力プルアップ・プルダウン回路(Ｐｕｐ＿Ｐｄｗ４)を更に具備する。

前記信号変化検出ユニットが前記送信アナログベースバンド信号のハイレベルへの変化を検出することに応答して、前記出力プルアップ・プルダウン回路は前記信号インバータの前記出力をプルダウンする。

前記信号変化検出ユニットが前記送信アナログベースバンド信号のローレベルへの変化を検出することに応答して、前記出力プルアップ・プルダウン回路は前記信号インバータの前記出力をプルアップする。

前記好適な実施の形態によれば、完全差動アクティブローパスフィルタの出力の送信アナログベースバンド信号の信号変化の遅延を更に低減することができる。

より好適な実施の形態による半導体集積回路では、前記信号インバータは、反転入力端子(−)と非反転入力端子(＋)と出力端子とを有する演算増幅器(ＡＭＰ５)と、前記反転入力端子に接続された入力抵抗(Ｒ１)と、前記反転入力端子と前記出力端子との間に接続された帰還抵抗(Ｒ２)とを含む。

他のより好適な実施の形態による半導体集積回路では、前記信号インバータの前記演算増幅器の前記反転入力端子にはバイアス電圧(Ｖｂ)が供給される。前記信号変化検出ユニットは、前記バイアス電圧の電圧レベルと前記送信用Ｄ／Ａ変換器の前記出力の前記送信アナログベースバンド信号の電圧レベルとを比較する比較器である。

更により好適な実施の形態による半導体集積回路では、前記完全差動アクティブローパスフィルタは非反転入力端子(＋)と反転入力端子(−)と出力端子とを有する他の２個の演算増幅器(ＡＭＰ６、ＡＭＰ７)を含んでいる。

具体的な一つの実施の形態による半導体集積回路の送信用Ｄ／Ａ変換器では、前記送信用Ｄ／Ａ変換器に供給される前記送信ディジタルベースバンド信号はＷＣＤＭＡ方式のハイスピードアップリンクパケットアクセス(ＨＳＵＰＡ)のための送信ディジタル信号である。

《実施の形態の説明》
次に、実施の形態について更に詳述する。

《送信アナログベースバンド信号の収束速度を向上した送信用Ｄ／Ａ変換器》
図５は、本発明の１つの実施の形態によるＷＣＤＭＡ方式のＨＳＵＰＡの高速ワイヤレス接続を可能とするＲＦ集積回路(ＲＦＩＣ)に組み込まれる送信用Ｄ／Ａ変換器Ｔｘ＿ＤＡＣの構成を示す図である。

図５の送信用Ｄ／Ａ変換器Ｔｘ＿ＤＡＣの基本的な構成は、図１に示した本発明に先立って検討された送信用Ｄ／Ａ変換器Ｔｘ＿ＤＡＣのそれと同一である。従って、図１と同一の部分の説明は冗長となるので説明を省略して相違する部分について説明する。すなわち、図５の送信用Ｄ／Ａ変換器Ｔｘ＿ＤＡＣでは、送信アナログベースバンド信号の収束速度を向上するために、下記の回路が追加されている。

それは、第１バッファＢｕｆｆ１の第１のボルテージフォロワＡＭＰ１の出力と第２のボルテージフォロワＡＭＰ２の出力とにそれぞれ接続された第１のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１と第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ２とである。この第１のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１と第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ２とには、第１デコーダ５ｂｉｔ Ｄｅｃに供給されるディジタル入力信号の上位５ビットの最下位１ビットＬＳＢ＿１ｂｉｔが供給される。

冒頭で説明したように、第１デコーダ５ｂｉｔ Ｄｅｃに供給されるディジタル入力信号の上位５ビットの最下位１ビットの変化に応答して、第１可変分圧器ＶＤＩＶ１の２つのアナログ粗選択電圧のハイレベルとローレベルとを第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２とが交互に出力する。最下位１ビットＬＳＢ＿１ｂｉｔがハイレベル“１”の時には、第１のボルテージフォロワＡＭＰ１がアナログ粗選択電圧のハイレベルを出力して、第２のボルテージフォロワＡＭＰ２がアナログ粗選択電圧のローレベルを出力する。逆に、最下位１ビットＬＳＢ＿１ｂｉｔがローレベル“０”の時には、第２のボルテージフォロワＡＭＰ２がアナログ粗選択電圧のハイレベルを出力して、第１のボルテージフォロワＡＭＰ１がアナログ粗選択電圧のローレベルを出力する。

最下位１ビットＬＳＢ＿１ｂｉｔがハイレベル“１”の時には、第１のボルテージフォロワＡＭＰ１の出力に接続された第１のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１の電源電圧Ｖｄｄ側のスイッチがオン状態に駆動され、接地電圧ＧＮＤ側のスイッチがオフ状態に駆動される。第１のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１のオン状態の電源電圧側スイッチは第１のボルテージフォロワＡＭＰ１の出力インピーダンスと共同して第２可変抵抗器ＶＤＩＶ２の動作電流を流すので、第１のボルテージフォロワＡＭＰ１の出力電圧の上昇速度が改善される。

また、最下位１ビットＬＳＢ＿１ｂｉｔがハイレベル“１”の時には、第２のボルテージフォロワＡＭＰ２の出力に接続された第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ２の接地電圧ＧＮＤ側のスイッチがオン状態に駆動され、電源電圧Ｖｄｄ側のスイッチがオフ状態に駆動される。第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ２のオン状態の接地電圧側スイッチは第２のボルテージフォロワＡＭＰ２の出力インピーダンスと共同して第２可変抵抗器ＶＤＩＶ２の動作電流を流すので、第２のボルテージフォロワＡＭＰ２の出力電圧の低下速度が改善される。

最下位１ビットＬＳＢ＿１ｂｉｔがローレベル“０”の時には、第２のボルテージフォロワＡＭＰ２の出力に接続された第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ２の電源電圧Ｖｄｄ側のスイッチがオン状態に駆動され、接地電圧ＧＮＤ側のスイッチがオフ状態に駆動される。第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ２のオン状態の電源電圧側スイッチは第２のボルテージフォロワＡＭＰ２の出力インピーダンスと共同して第２可変抵抗器ＶＤＩＶ２の動作電流を流すので、第２のボルテージフォロワＡＭＰ２の出力電圧の上昇速度が改善される。

また、最下位１ビットＬＳＢ＿１ｂｉｔがローレベル“０”の時には、第１のボルテージフォロワＡＭＰ１の出力に接続された第１のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１の接地電圧ＧＮＤ側のスイッチがオン状態に駆動され、電源電圧Ｖｄｄ側のスイッチがオフ状態に駆動される。第１のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１のオン状態の接地電圧側スイッチは第１のボルテージフォロワＡＭＰ１の出力インピーダンスと共同して第２可変抵抗器ＶＤＩＶ２の動作電流を流すので、第１のボルテージフォロワＡＭＰ１の出力電圧の低下速度が改善される。

図９は、図５に示した送信用Ｄ／Ａ変換器Ｔｘ＿ＤＡＣの第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２と第１と第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１、Ｐｕｐ＿Ｐｄｗ２の構成を示す図である。

第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２は、ＰチャンネルＭＯＳトランジスタの差動対Ｍｐ１、Ｍｐ２、ＮＰＮバイポーラトランジスタのカレントミラー負荷Ｑ１、Ｑ２、ＮＰＮバイポーラトランジスタの出力トランジスタＱ３、定電流源Ｉｃｓ１、定電流負荷Ｉｃｓ２によりそれぞれ構成されている。ＰチャンネルＭＯＳトランジスタＭｐ１のゲートはボルテージフォロワの非反転入力端子、ＰチャンネルＭＯＳトランジスタＭｐ２のゲートはボルテージフォロワの反転入力端子、ＮＰＮバイポーラ出力トランジスタＱ３のコレクタはボルテージフォロワの出力端子としてそれぞれ機能する。

第１のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１と第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ２との間には、第２可変抵抗器ＶＤＩＶ２の直列接続された６４個の第２分圧抵抗ｒが接続されている。第１のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１は、第１のボルテージフォロワＡＭＰ１の出力端子に接続されたプルアップ用ＰチャンネルＭＯＳトランジスタＭｐ７と、第１のボルテージフォロワＡＭＰ１の出力端子に接続されたプルダウン用ＮチャンネルＭＯＳトランジスタＭｎ５とを含む。第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１も、第２のボルテージフォロワＡＭＰ２の出力端子に接続されたプルアップ用ＰチャンネルＭＯＳトランジスタＭｐ８と、第２のボルテージフォロワＡＭＰ２の出力端子に接続されたプルダウン用ＮチャンネルＭＯＳトランジスタＭｎ６とを含む。

また、図９には第１デコーダ５ｂｉｔ Ｄｅｃに供給されるディジタル入力信号の上位５ビットの最下位１ビットＬＳＢ＿１ｂｉｔに応答して第１と第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１、Ｐｕｐ＿Ｐｄｗ２を制御するＬＳＢコントローラＬＳＢ＿Ｃｏｎｔも示されている。

このＬＳＢコントローラＬＳＢ＿Ｃｏｎｔには、最下位１ビットＬＳＢ＿１ｂｉｔとその反転信号／ＬＳＢ＿１ｂｉｔとが供給される。このＬＳＢコントローラＬＳＢ＿Ｃｏｎｔは、定電流源Ｉｃｓ３、ＰチャンネルＭＯＳトランジスタの差動対Ｍｐ３、Ｍｐ４、ＮチャンネルＭＯＳトランジスタのカレントミラーＭｎ１、Ｍｎ３、Ｍｎ２、Ｍｎ４、ＰチャンネルＭＯＳトランジスタの負荷Ｍｐ５、Ｍｐ６を含んでいる。

最下位１ビットＬＳＢ＿１ｂｉｔがハイレベル“１”の時には、ＬＳＢコントローラＬＳＢ＿Ｃｏｎｔの定電流源Ｉｃｓ３の電流は差動対の一方のＰチャンネルＭＯＳトランジスタＭｐ３に流れる。従って、第１のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１のプルアップ用ＰチャンネルＭＯＳトランジスタＭｐ７から、第１のボルテージフォロワＡＭＰ１の出力端子にプルアップ電流が流れる。また、第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ２のプルダウン用ＮチャンネルＭＯＳトランジスタＭｎ６に、第２のボルテージフォロワＡＭＰ２の出力端子からプルダウン電流が流れる。

最下位１ビットＬＳＢ＿１ｂｉｔがローレベル“０”の時には、ＬＳＢコントローラＬＳＢ＿Ｃｏｎｔの定電流源Ｉｃｓ３の電流は差動対の他方のＰチャンネルＭＯＳトランジスタＭｐ４に流れる。第１のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１のプルダウン用ＮチャンネルＭＯＳトランジスタＭｎ５に、第１のボルテージフォロワＡＭＰ１の出力端子からプルダウン電流が流れる。また、第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ２のプルアップ用ＰチャンネルＭＯＳトランジスタＭｐ８から、第１のボルテージフォロワＡＭＰ２の出力端子にプルアップ電流が流れる。

《信号遅延を低減する完全差動アクティブローパスフィルタ》
図６は、本発明の他の１つの実施の形態によるＷＣＤＭＡ方式のＨＳＵＰＡの高速ワイヤレス接続を可能とするＲＦ集積回路(ＲＦＩＣ)に組み込まれる送信アナログベースバンド信号の信号遅延を低減する完全差動アクティブローパスフィルタの構成を示す図である。

図６の完全差動アクティブローパスフィルタの基本的な構成は、図２に示した本発明に先立って検討された完全差動アクティブローパスフィルタのそれと同一である。従って、図２と同一の部分の説明は冗長となるので説明を省略して相違する部分について説明する。すなわち、図６の完全差動アクティブローパスフィルタでは、送信アナログベースバンド信号の信号遅延を低減するために、下記の回路が追加されている。

それは、完全差動アクティブローパスフィルタＦＤ＿ＬＰＦの他方の入力端子に接続された信号インバータＳｉｇ＿Ｉｎｖの入力端子と出力端子とに第３のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ３と第４のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ４とがそれぞれ接続されていることである。

第３のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ３と第４のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ４とは、比較器Ｃｏｍｐからの４つの制御出力信号Ｄｐｄ、Ｄｐｕ、Ｕｐｕ、Ｕｐｄによって制御される。この比較器Ｃｏｍｐは、図５に示した送信用Ｄ／Ａ変換器Ｔｘ＿ＤＡＣの出力部の第２バッファＢｕｆｆ２の第３のボルテージフォロワＡＭＰ３の高速送信アナログベースバンド信号Ｖｄａｃとバイアス電圧Ｖｂとを比較する。

バイアス電圧Ｖｂよりも第３のボルテージフォロワＡＭＰ３の高速送信アナログベースバンド信号Ｖｄａｃがローレベルとなると、比較器Ｃｏｍｐからのプルダウン制御出力信号Ｄｐｄに応答して、第３のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ３の電源電圧Ｖｄｄ側のスイッチがオフ状態に駆動され、接地電圧ＧＮＤ側のスイッチがオン状態に駆動される。第３のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ３のオン状態の接地電圧側スイッチは、第３のボルテージフォロワＡＭＰ３の出力インピーダンスと共同して信号インバータＳｉｇ＿Ｉｎｖの演算増幅器ＡＭＰ５の出力のプルアップ動作電流を流すようになる。従って、送信用Ｄ／Ａ変換器Ｔｘ＿ＤＡＣの出力部の第２バッファＢｕｆｆ２の第３のボルテージフォロワＡＭＰ３の出力電圧の信号低下速度が改善される。

また、バイアス電圧Ｖｂよりも第３のボルテージフォロワＡＭＰ３の高速送信アナログベースバンド信号Ｖｄａｃがハイレベルとなると、比較器Ｃｏｍｐからのプルアップ制御出力信号Ｕｐｕに応答して、第３のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ３の電源電圧Ｖｄｄ側のスイッチがオン状態に駆動され、接地電圧ＧＮＤ側のスイッチがオフ状態に駆動される。第３のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ３のオン状態の電源電圧側スイッチは、第３のボルテージフォロワＡＭＰ３の出力インピーダンスと共同して信号インバータＳｉｇ＿Ｉｎｖの演算増幅器ＡＭＰ５の出力のプルダウン動作電流を流すようになる。従って、送信用Ｄ／Ａ変換器Ｔｘ＿ＤＡＣの出力部の第２バッファＢｕｆｆ２の第３のボルテージフォロワＡＭＰ３の出力電圧の信号上昇速度が改善される。

更に、バイアス電圧Ｖｂよりも第３のボルテージフォロワＡＭＰ３の高速送信アナログベースバンド信号Ｖｄａｃがローレベルとなると、比較器Ｃｏｍｐからの他のプルダウン制御出力信号Ｄｐｕに応答して、第４のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ４の電源電圧Ｖｄｄ側のスイッチがオン状態に駆動され、接地電圧ＧＮＤ側のスイッチがオフ状態に駆動される。第４のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ４の電源電圧側スイッチは、信号インバータＳｉｇ＿Ｉｎｖの演算増幅器ＡＭＰ５と共同して信号インバータＳｉｇ＿Ｉｎｖの出力端子の電圧をプルアップするようになる。従って、完全差動アクティブローパスフィルタＦＤ＿ＬＰＦの他方の入力端子に供給される信号インバータＳｉｇ＿Ｉｎｖの出力電圧の信号上昇速度が改善される。

また、バイアス電圧Ｖｂよりも第３のボルテージフォロワＡＭＰ３の高速送信アナログベースバンド信号Ｖｄａｃがハイレベルとなると、比較器Ｃｏｍｐからの他のプルアップ制御出力信号Ｕｐｄに応答して、第４のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ４の電源電圧Ｖｄｄ側のスイッチがオフ状態に駆動され、接地電圧ＧＮＤ側のスイッチがオン状態に駆動される。第４のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ４の接地電圧側スイッチは、信号インバータＳｉｇ＿Ｉｎｖの演算増幅器ＡＭＰ５と共同して信号インバータＳｉｇ＿Ｉｎｖの出力端子の電圧をプルダウンするようになる。従って、完全差動アクティブローパスフィルタＦＤ＿ＬＰＦの他方の入力端子に供給される信号インバータＳｉｇ＿Ｉｎｖの出力電圧の信号低下速度が改善される。

図１０は、図６に示した完全差動アクティブローパスフィルタＦＤ＿ＬＰＦと第３と第４のボルテージフォロワＡＭＰ３、ＡＭＰ４と信号インバータＳｉｇ＿Ｉｎｖと第３と第４のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ３、Ｐｕｐ＿Ｐｄｗ４の構成を示す図である。

第３と第４のボルテージフォロワＡＭＰ３、ＡＭＰ４と信号インバータＳｉｇ＿Ｉｎｖの演算増幅器ＡＭＰ５は、差動対ＰＭＯＳトランジスタＭｐ１、Ｍｐ２、バイポーラカレントミラー負荷Ｑ１、Ｑ２、バイポーラ出力トランジスタＱ３、定電流源Ｉｃｓ１、定電流負荷Ｉｃｓ２によりそれぞれ構成されている。ＰチャンネルＭＯＳトランジスタＭｐ１のゲートはボルテージフォロワの非反転入力端子、ＰチャンネルＭＯＳトランジスタＭｐ２のゲートはボルテージフォロワの反転入力端子、ＮＰＮバイポーラ出力トランジスタＱ３のコレクタはボルテージフォロワの出力端子としてそれぞれ機能する。

第３のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ３は、信号インバータＳｉｇ＿Ｉｎｖの入力端子に接続されたプルアップ用ＰチャンネルＭＯＳトランジスタＭｐ１３とプルダウン用ＮチャンネルＭＯＳトランジスタＭｎ１１とを含む。第４のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ４は、信号インバータＳｉｇ＿Ｉｎｖの出力端子に接続されたプルアップ用ＰチャンネルＭＯＳトランジスタＭｐ１４とプルダウン用ＮチャンネルＭＯＳトランジスタＭｎ１２とを含む。

また、図１０には第３のボルテージフォロワＡＭＰ３の高速送信アナログベースバンド信号Ｖｄａｃとバイアス電圧Ｖｂとを比較する比較器Ｃｏｍｐも示されている。この比較器Ｃｏｍｐは、定電流源Ｉｃｓ４、ＰチャンネルＭＯＳトランジスタの差動対Ｍｐ９、Ｍｐ１０、ＮチャンネルＭＯＳトランジスタのカレントミラーＭｎ７、Ｍｎ９、Ｍｎ８、Ｍｎ１０、ＰチャンネルＭＯＳトランジスタの負荷Ｍｐ１１、Ｍｐ１２を含んでいる。

バイアス電圧Ｖｂよりも第３のボルテージフォロワＡＭＰ３の高速送信アナログベースバンド信号Ｖｄａｃがローレベルとなると、比較器Ｃｏｍｐの定電流源Ｉｃｓ４の電流は差動対の一方のＰチャンネルＭＯＳトランジスタＭｐ９に流れる。従って、信号インバータＳｉｇ＿Ｉｎｖの入力端子から第３のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ３のプルダウン用ＮチャンネルＭＯＳトランジスタＭｎ１１にプルダウン電流Ｄｐｄが流れる。また、第４のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ４のプルアップ用ＰチャンネルＭＯＳトランジスタＭｐ１４から、信号インバータＳｉｇ＿Ｉｎｖの出力端子にプルアップ電流Ｄｐｕが流れる。

またバイアス電圧Ｖｂよりも第３のボルテージフォロワＡＭＰ３の高速送信アナログベースバンド信号Ｖｄａｃがハイレベルとなると、比較器Ｃｏｍｐの定電流源Ｉｃｓ４の電流は差動対の他方のＰチャンネルＭＯＳトランジスタＭｐ１０に流れる。従って、信号インバータＳｉｇ＿Ｉｎｖの入力端子に第３のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ３のプルアップ用ＰチャンネルＭＯＳトランジスタＭｐ１３からプルアップ電流Ｕｐｕが流れる。また、第４のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ４のプルダウン用ＮチャンネルＭＯＳトランジスタＭｎ１２に、信号インバータＳｉｇ＿Ｉｎｖの出力端子からプルダウン電流Ｕｐｄが流れる。

更に図１０に示すよう、完全差動アクティブローパスフィルタＦＤ＿ＬＰＦは、４個の抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６と２個の演算増幅器ＡＭＰ６、ＡＭＰ７と３個の容量Ｃ１、Ｃ２、Ｃ３とにより構成されたサレン・キー(Sallen-Key)型の２次アクティブフィルタである。

このように構成された完全差動アクティブローパスフィルタＦＤ＿ＬＰＦのカットオフ周波数ｆｃは４．２ＭＨｚであり、ＷＣＤＭＡ方式のＨＳＵＰＡの略４Ｍｂｐｓまでの高速データ転送を可能とする。完全差動アクティブローパスフィルタＦＤ＿ＬＰＦは、４．２ＭＨｚのカットオフ周波数ｆｃよりも低い周波数ではフラットな通過特性を示し、カットオフ周波数ｆｃよりも高い周波数で略オクターブ２０ｄＢの減衰特性を示す。この低周波数でのフラットな通過特性と高周波数での減衰特性との組み合わせは、バターワース(Butterworth)ローパスフィルタ特性と呼ばれている。それによって、ＷＣＤＭＡ方式でのＨＳＵＰＡの高速ワイヤレス接続を可能とするような送信アナログベースバンド信号の基本波成分を通過させると伴に３次や５次や７次の高調波成分を抑圧することができる。

完全差動アクティブローパスフィルタＦＤ＿ＬＰＦの２個の演算増幅器ＡＭＰ６、ＡＭＰ７も、差動対ＰＭＯＳトランジスタＭｐ１、Ｍｐ２、バイポーラカレントミラー負荷Ｑ１、Ｑ２、バイポーラ出力トランジスタＱ３、定電流源Ｉｃｓ１、定電流負荷Ｉｃｓ２によりそれぞれ構成されている。第４のボルテージフォロワＡＭＰ４の出力トランジスタＱ３のコレクタ信号は、２個の抵抗Ｒ３、Ｒ４を介して演算増幅器ＡＭＰ６の非反転入力端子としてのＰＭＯＳトランジスタＭｐ１のゲートに供給される。演算増幅器ＡＭＰ６の出力トランジスタＱ３のコレクタ信号は、容量Ｃ１を介して２個の抵抗Ｒ３、Ｒ４の接続ノードに供給される。信号インバータＳｉｇ＿Ｉｎｖの演算増幅器ＡＭＰ５の出力トランジスタＱ３のコレクタ信号は、２個の抵抗Ｒ５、Ｒ６を介して演算増幅器ＡＭＰ７の非反転入力端子としてのＰＭＯＳトランジスタＭｐ１のゲートに供給される。演算増幅器ＡＭＰ７の出力トランジスタＱ３のコレクタ信号は、容量Ｃ２を介して２個の抵抗Ｒ５、Ｒ６の接続ノードに供給される。演算増幅器ＡＭＰ６の出力トランジスタＱ３のコレクタ信号と演算増幅器ＡＭＰ７の出力トランジスタＱ３のコレクタ信号とは、それぞれ可変利得増幅器ＶＧＡの差動入力端子に供給される。

《微分非線形性を改善する送信用Ｄ／Ａ変換器》
図７は、本発明の更に他の１つの実施の形態によるＷＣＤＭＡ方式のＨＳＵＰＡの高速ワイヤレス接続を可能とするＲＦ集積回路(ＲＦＩＣ)に組み込まれる微分非線形性(ＤＮＬ)を改善する送信用Ｄ／Ａ変換器の構成を示す図である。

図７の送信用Ｄ／Ａ変換器の基本的な構成は、図５に示した本発明の１つの実施の形態による送信用Ｄ／Ａ変換器のそれと同一である。すなわち、図７の送信用Ｄ／Ａ変換器は、図７では図示されてはいないが、第1のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ１と第２のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ２とを含んでいる。従って、図７の送信用Ｄ／Ａ変換器は、図５の送信用Ｄ／Ａ変換器と同様に送信アナログベースバンド信号の収束速度を向上することができる。図７の送信用Ｄ／Ａ変換器に関して、図５と同一の部分の説明は冗長となるので説明を省略して相違する部分について説明する。すなわち、図７の送信用Ｄ／Ａ変換器では、ボルテージフォロワの出力直流オフセット電圧に起因する微分非線形性(ＤＮＬ)を改善するために、下記の回路が追加されている。

それは、第１バッファＢｕｆｆ１の第１のボルテージフォロワＡＭＰ１の出力端子と第２のボルテージフォロワＡＭＰ２の出力端子とに接続されたオフセット制御ユニットＯｆｆ＿ＣＣである。

図７のＲＦ集積回路(ＲＦＩＣ)の基地局への送信動作に先立ってまた電源投入時に、オフセット制御ユニットＯｆｆ＿ＣＣは第１バッファＢｕｆｆ１の第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２の出力直流オフセット電圧Ｖｏｕｔ１(ｏｆｆ)、Ｖｏｕｔ２(ｏｆｆ)の不平衡を低減する。基地局への送信動作に先立ったまたは電源投入時の出力直流オフセット電圧の不平衡の低減は、オフセット制御ユニットＯｆｆ＿ＣＣによる出力直流オフセット電圧キャリブレーション動作によって実現される。

この出力直流オフセット電圧キャリブレーション動作では、略１．２ボルトの基準電圧Ｖ_ＲＥＦが選択スイッチＳＷ３２１、ＳＷ３２０を介して第１のボルテージフォロワＡＭＰ１の非反転入力端子と第２のボルテージフォロワＡＭＰ２の非反転入力端子とに並列に供給される。好ましい実施の形態では、略１．２ボルトの基準電圧Ｖ_ＲＥＦは電源電圧依存性や温度依存性やＲＦ集積回路の製造プロセス依存性の少ないバンドギャップ基準電圧発生回路から供給される。

第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２の出力直流オフセット電圧の不平衡が存在しない理想的な状況では、オフセット制御ユニットＯｆｆ＿ＣＣの一方の入力端子と他方の入力端子とに供給される第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２の出力直流電圧は等しくなる。しかし、現実ではＲＦ集積回路の製造プロセス依存性によって、第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２に出力直流オフセット電圧Ｖｏｕｔ１(ｏｆｆ)、Ｖｏｕｔ２(ｏｆｆ)の不平衡が発生する。その結果、オフセット制御ユニットＯｆｆ＿ＣＣの一方の入力端子と他方の入力端子とに供給される第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２の出力直流電圧に相違が生じる。

出力直流オフセット電圧キャリブレーション動作では、オフセット制御ユニットＯｆｆ＿ＣＣは第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２の出力直流電圧の相違を検出することにより第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２の出力直流オフセット電圧の不平衡の存在を検出する。一例としては、オフセット制御ユニットＯｆｆ＿ＣＣは第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２の出力直流電圧の一方が他方よりも高いレベルであることを検出すると高レベルの出力直流電圧を生成する方のボルテージフォロワを制御することによって出力直流オフセット電圧の不平衡を低減する。

このようにして、図７に示す送信用Ｄ／Ａ変換器の出力直流オフセット電圧キャリブレーション動作によって、第１バッファＢｕｆｆ１の第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２の出力直流オフセット電圧Ｖｏｕｔ１(ｏｆｆ)、Ｖｏｕｔ２(ｏｆｆ)の不平衡を低減することができる。その結果、図７に示す送信用Ｄ／Ａ変換器によれば、送信用Ｄ／Ａ変換器のボルテージフォロワの出力直流オフセット電圧に起因する微分非線形性(ＤＮＬ)を改善することができる。

図８は、図７に示した本発明の更に他の１つの実施の形態による送信用Ｄ／Ａ変換器の出力の送信アナログベースバンド信号へのボルテージフォロワの出力直流オフセット電圧による影響を示す図である。

図４の破線と比較すると、図８の破線で示したディジタル入力信号の上位５ビットの変化による負電圧側シフトと正電圧側シフトとが小さくなっていることが理解できる。また、図４の実線と比較しても、図８の実線で示したディジタル入力信号の下位６ビットの変化も考慮した負電圧側シフトと正電圧側シフトとによる鋸波状の誤差電圧も小さくなっていることが理解できる。その結果、図８に示す送信用Ｄ／Ａ変換器では微分非線形性(ＤＮＬ)が改善されるものである。一例として、図７に示す送信用Ｄ／Ａ変換器の出力から１ＭＨｚの正弦波の送信アナログベースバンド信号が出力されるような１１ビットの送信ディジタルベースバンド信号を供給した場合に、３次高調波歪は図５の場合よりも図７では略７．６ｄＢ改善されることが確認された。

図１１は、図７に示した本発明の更に他の１つの実施の形態による送信用Ｄ／Ａ変換器でのオフセット制御ユニットＯｆｆ＿ＣＣによる第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２の出力直流オフセット電圧Ｖｏｕｔ１(ｏｆｆ)、Ｖｏｕｔ２(ｏｆｆ)の不平衡の低減の作用を説明する図である。

第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２は、差動対ＰＭＯＳトランジスタＭｐ１、Ｍｐ２、バイポーラカレントミラー負荷Ｑ１、Ｑ２、バイポーラ出力トランジスタＱ３、定電流源Ｉｃｓ１、定電流負荷Ｉｃｓ２によりそれぞれ構成されている。

しかし、第１のボルテージフォロワＡＭＰ１のバイポーラカレントミラー負荷Ｑ１、Ｑ２のダイオード接続トランジスタＱ２には、オフセット制御ユニットＯｆｆ＿ＣＣの第１校正出力信号Ｏｆｆ＿Ｃａｌ＿Ｏｕｔ１により制御される第１可変校正電流源Ｉｃａｌ＿１が接続されている。

また、第２のボルテージフォロワＡＭＰ２のバイポーラカレントミラー負荷Ｑ１、Ｑ２のダイオード接続トランジスタＱ２には、オフセット制御ユニットＯｆｆ＿ＣＣの第２校正出力信号Ｏｆｆ＿Ｃａｌ＿Ｏｕｔ２により制御される第２可変校正電流源Ｉｃａｌ＿２が接続されている。第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２の出力電圧は、オフセット制御ユニットＯｆｆ＿ＣＣの一方の入力端子と他方の入力端子とに供給される第１と第２の入力電圧Ｖｉｎ１、Ｖｉｎ２となっている。

出力直流オフセット電圧キャリブレーション動作において、オフセット制御ユニットＯｆｆ＿ＣＣの第１の入力電圧Ｖｉｎ１よりも第２の入力電圧Ｖｉｎ２が高いことが検出されたとする。すると、オフセット制御ユニットＯｆｆ＿ＣＣの第２校正出力信号Ｏｆｆ＿Ｃａｌ＿Ｏｕｔ２により、第２のボルテージフォロワＡＭＰ２の第２可変校正電流源Ｉｃａｌ＿２の電流が増加する。すると、第２のボルテージフォロワＡＭＰ２のバイポーラカレントミラー負荷Ｑ１、Ｑ２の電流が減少して、バイポーラ出力トランジスタＱ３のベース電圧が上昇して、バイポーラ出力トランジスタＱ３のコレクタ出力電圧は低下する。その結果、第２のボルテージフォロワＡＭＰ２の出力直流オフセット電圧Ｖｏｕｔ２(ｏｆｆ)は、第２のボルテージフォロワＡＭＰ２の出力直流オフセット電圧Ｖｏｕｔ２(ｏｆｆ)と略等しいレベルまで低下する。

尚、オフセット制御ユニットＯｆｆ＿ＣＣは、第１と第２の可変校正電流源Ｉｃａｌ＿１、Ｉｃａｌ＿２の電流を制御するための校正制御ディジタル信号を保持する制御レジスタを含んでいる。オフセット制御ユニットＯｆｆ＿ＣＣに制御クロック信号が供給され、第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２の出力直流オフセット電圧Ｖｏｕｔ１(ｏｆｆ)、Ｖｏｕｔ２(ｏｆｆ)の不平衡が解消されるまで、制御レジスタの校正制御ディジタル信号の内容が更新される。

《マルチバンド対応の通信用ＲＦ集積回路》
図１２は、本発明の更に他の１つの実施の形態によるマルチバンド対応の通信用ＲＦ集積回路(ＲＦＩＣ)を示すブロック図である。この通信用ＲＦ ＩＣは、ＷＣＤＭＡ方式のＢａｎｄ１、Ｂａｎｄ２、Ｂａｎｄ５の送受信を行うとともに、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の方式の送受信を行うことが可能である。

ＷＣＤＭＡ方式の一番低い周波数帯域のＢａｎｄ５(地域は米国)の場合、無線通信端末のＲＦ送信信号ＴＸの周波数帯域が８２４〜８４９ＭＨｚであるのに対して、無線通信端末のＲＦ受信信号ＲＸの周波数帯域は８６９〜８９４ＭＨｚとなっている。同様に、ＷＣＤＭＡ方式のＢａｎｄ２(地域は欧州)の場合も、無線通信端末のＲＦ送信信号ＴＸの周波数帯域が１８５０〜１９１０ＭＨｚであるのに対して、無線通信端末のＲＦ受信信号ＲＸの周波数帯域は１９３０〜１９９０ＭＨｚとなっている。また、ＵＭＴＳ規格におけるＷＣＤＭＡ方式の一番高い周波数帯域のＢａｎｄ１(地域は米国)の場合、無線通信端末のＲＦ送信信号ＴＸの周波数帯域が１９２０〜１９８０ＭＨｚであるのに対して、無線通信端末のＲＦ受信信号ＲＸの周波数帯域は２１１０〜２１７０ＭＨｚとなっている。

更に、これ以外のＷＣＤＭＡ方式の通信も存在する。ＷＣＤＭＡ方式の低い周波数帯域のＢａｎｄ６(地域は日本)の場合、無線通信端末のＲＦ送信信号ＴＸの周波数帯域が８３０〜８４０ＭＨｚであるのに対して、無線通信端末のＲＦ受信信号ＲＸの周波数帯域は８７５〜８８５ＭＨｚとなっている。ＷＣＤＭＡ方式の周波数帯域のＢａｎｄ４(地域は米国)の場合、無線通信端末のＲＦ送信信号ＴＸの周波数帯域が１７１０〜１７７５ＭＨｚであるのに対して、無線通信端末のＲＦ受信信号ＲＸの周波数帯域は２１１０〜２１５５ＭＨｚとなっている。ＷＣＤＭＡ方式の周波数帯域のＢａｎｄ３(地域は欧州他)の場合、無線通信端末のＲＦ送信信号ＴＸの周波数帯域が１７１０〜１７８５ＭＨｚであるのに対して、無線通信端末のＲＦ受信信号ＲＸの周波数帯域は１８０５〜１８８０ＭＨｚとなっている。

ＧＳＭ８５０の場合、無線通信端末のＲＦ送信信号ＴＸの周波数帯域が８２４〜８４９ＭＨｚであるのに対して、無線通信端末のＲＦ受信信号ＲＸの周波数帯域は８６９〜８９４ＭＨｚとなっている。ＧＳＭ９００の場合、無線通信端末のＲＦ送信信号ＴＸの周波数帯域が８８０〜９１５ＭＨｚであるのに対して、無線通信端末のＲＦ受信信号ＲＸの周波数帯域は９２５〜９６０ＭＨｚとなっている。ＤＣＳ１８００の場合、無線通信端末のＲＦ送信信号ＴＸの周波数帯域が１７１０〜１７８５ＭＨｚであるのに対して、無線通信端末のＲＦ受信信号ＲＸの周波数帯域は１８０５〜１８８０ＭＨｚとなっている。ＰＣＳ１９００の場合、無線通信端末のＲＦ送信信号ＴＸの周波数帯域が１８５０〜１９１０ＭＨｚであるのに対して、無線通信端末のＲＦ受信信号ＲＸの周波数帯域は１９３０〜１９９０ＭＨｚとなっている。このように、いずれの周波数帯域(バンド)においても、受信帯域周波数ＲＸが送信帯域周波数ＴＸよりも高いＦＤＤ方式が採用されている。尚、ＦＤＤは、Frequency Division Duplexの略である。

図１２に示したＲＦ集積回路(ＲＦＩＣ)の上部の回路ＲＸ＿ＳＰＵ＿ＷＣＤＭＡはＷＣＤＭＡ方式のＢａｎｄ１、Ｂａｎｄ２、Ｂａｎｄ５の受信のための回路である。

図１２に示したＲＦ集積回路(ＲＦＩＣ)の下部の回路ＴＸ＿ＳＰＵ＿ＷＣＤＭＡはＷＣＤＭＡ方式のＢａｎｄ１、Ｂａｎｄ２、Ｂａｎｄ５の送信のための回路である。

図１２に示したＲＦ集積回路(ＲＦＩＣ)の中央上部の回路ＲＸ＿ＳＰＵ＿ＧＳＭは、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の受信のための回路である。

図１２に示したＲＦ集積回路(ＲＦＩＣ)の中央下部の回路ＴＸ＿ＳＰＵ＿ＧＳＭは、ＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の送信のための回路である。

図１２に示したＲＦ集積回路(ＲＦＩＣ)の中央の回路Ｆｒｃｔ＿Ｓｙｎｔｈは、ＲＦ集積回路(ＲＦＩＣ)の送受信ローカル信号を形成するフラクショナルシンセサイザである。このフラクショナルシンセサイザＦｒｃｔ＿Ｓｙｎｔｈは、受信用電圧制御発振器４Ｒｘ−ＶＣＯと、システム基準電圧制御発振器(ＤＣＸ−ＣＶＯ)を内蔵したフェーズロックループ(ＰＬＬ)５と、複数の分周器と、複数のスイッチとを含んでいる。

いずれの通信方式の受信モードにおいても、ＷＣＤＭＡ方式受信回路ＲＸ＿ＳＰＵ＿ＷＣＤＭＡの出力または他方式受信回路ＲＸ＿ＳＰＵ＿ＧＳＭの出力に、Ｉ、Ｑアナログベースバンド受信信号が形成される。この信号はローパスフィルタ８７Ｉ、８７Ｑを介してＡ／Ｄ変換器８９Ｉ、８９Ｑに供給されることよりＩ、Ｑディジタルベースバンド受信信号に変換され、受信系ディジタルインターフェース１４を介してベースバンド信号処理ＬＳＩ(図示せず)に供給される。

逆にベースバンド信号処理ＬＳＩからのディジタルベースバンド送信信号ＴｘＤＢＩ、ＴｘＤＢＱはＲＦ集積回路(ＲＦＩＣ)の送信系ディジタルインターフェース３７により受信される。送信系ディジタルインターフェース３７の２つの出力端子の送信ディジタルベースバンド信号は、送信用Ｄ／Ａ変換器９、１０により送信アナログベースバンド信号に変換される。

この送信用Ｄ／Ａ変換器９、１０には、それぞれ図５から図１１を用いて説明した本発明のいずれかの実施の形態による送信用Ｄ／Ａ変換器が使用されている。その結果、ＷＣＤＭＡ方式でのＨＳＵＰＡの高速ワイヤレス接続を可能とするような送信アナログベースバンド信号の収束速度の向上と微分非線形性(ＤＮＬ)の改善が可能となる。

ＷＣＤＭＡ方式の送信では、送信用Ｄ／Ａ変換器９、１０の出力の送信アナログベースバンド信号はＷＣＤＭＡ方式送信回路ＴＸ＿ＳＰＵ＿ＷＣＤＭＡの送信用ローパスフィルタ６，７を介して一対の送信ミキサ１、２の一方の入力端子に供給される。

この送信用ローパスフィルタ６，７には、それぞれ図６および図１０を用いて説明した本発明の他の１つの実施の形態による完全差動アクティブローパスフィルタＦＤ＿ＬＰＦと信号インバータＳｉｇ＿Ｉｎｖと第３と第４のプルアップ・プルダウン回路Ｐｕｐ＿Ｐｄｗ３、４と比較器Ｃｏｍｐが使用されている。その結果、送信用Ｄ／Ａ変換器の出力と完全差動アクティブローパスフィルタの入力との間に挿入された信号インバータにより完全差動アクティブローパスフィルタの出力の送信アナログベースバンド信号の信号変化の遅延を低減することができる。

ＧＳＭ方式の送信では、送信用Ｄ／Ａ変換器９、１０の出力のアナログベースバンド信号は他方式送信回路ＴＸ＿ＳＰＵ＿ＧＳＭの一対の送信ミキサＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの一方の入力端子に供給される。フラクショナルシンセサイザＦｒｃｔ＿ＳｙｎｔｈのＰＬＬ回路５により制御された電圧制御発振器４Ｒｘ−ＶＣＯの発振信号は、中間周波数分周器ＤＩＶ２(１／Ｎ_ＩＦ)を介して９０°位相シフタ３Ｔｘ＿ＧＳＭに供給される。９０°位相シフタ３Ｔｘ＿ＧＳＭは、分周器ＤＩＶ２(１／Ｎ_ＩＦ)の出力の中間周波数信号に応答して一対の送信ミキサＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑに供給される一対の送信用中間周波数ローカル信号を生成するものである。それにより、一対の送信ミキサＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑと加算器とからなる送信用変調器で、正確なクォドラチャー変調が可能となる。

送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬは、ＧＳＭ８５０のＲＦ送信信号Ｔｘ_ＧＳＭ８５０とＧＳＭ９００のＲＦ送信信号Ｔｘ_ＧＳＭ９００との送信動作に対応する必要が有る。

そのため、受信用電圧制御発振器４Ｒｘ−ＶＣＯの発振周波数は分周比２に設定された２個の分周器ＤＩＶ１(１／２)、ＤＩＶ４(１／２)を介して位相制御帰還用周波数ダウンミキサＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。また、送信ミキサＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑのための９０°位相シフタ３Ｔｘ＿ＧＳＭに接続された中間周波数分周器ＤＩＶ２(１／Ｎ_ＩＦ)の分周比Ｎ_ＩＦは、３５に設定されている。一方、ＧＳＭ送信用電圧制御発振器Ｔｘ−ＶＣＯ＿ＧＳＭの発振出力信号が、分周数２に設定された２個の分周器ＤＩＶ５、分周器ＤＩＶ３を介して、位相制御帰還用周波数ダウンミキサＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子に供給されている。

その結果、ダウンミキサＤＷＮ＿ＭＩＸ＿ＰＭでは、一方の入力信号と他方の入力信号とのミキシングが行われる。従って、ダウンミキサＤＷＮ＿ＭＩＸ＿ＰＭの出力から、２つの入力信号の差の周波数の帰還信号が形成されて、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相比較器ＰＣの他方の入力端子に供給される。また、位相比較器ＰＣの一方の入力端子には、送信ミキサＴＸ−ＭＩＸ＿Ｉ、Ｑの出力に接続された加算器の出力のベクトル合成された中間周波送信信号ｆ_ＩＦが基準信号として供給されている。中間周波数分周器ＤＩＶ２(１／Ｎ_ＩＦ)の分周数Ｎ_ＩＦである３５と９０°位相シフタ３Ｔｘ＿ＧＳＭでの分周数１．５とで、合計分周数は５２．５となっている。従って、中間周波送信信号ｆ_ＩＦの周波数は、受信用電圧制御発振器４Ｒｘ−ＶＣＯの周波数の１／５２．５となる。

また、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準信号と他方の入力端子のダウンミキサＤＷＮ＿ＭＩＸ＿ＰＭから帰還信号とは一致するようになる。結果としては、０．８ＧＨｚのＲＦ送信信号のＧＳＭ８５０と０．９ＧＨｚのＲＦ送信信号のＧＳＭ９００との送信動作に、受信用電圧制御発振器４Ｒｘ−ＶＣＯとＧＳＭ送信用電圧制御発振器Ｔｘ−ＶＣＯ＿ＧＳＭとは送信周波数の略４倍の略３．６ＧＨｚから略３．９ＧＨｚで発振すれば良くなる。

また送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬは、ＤＣＳ１８００のＲＦ送信信号Ｔｘ_ＤＣＳ１８００とＰＳＣ１９００のＲＦ送信信号Ｔｘ_ＰＳＣ１９００との送信動作に対応する必要が有る。

そのため、受信用電圧制御発振器４Ｒｘ−ＶＣＯの発振周波数は、分周比２に設定された分周器ＤＩＶ１(１／２)を介して位相制御帰還用周波数ダウンミキサＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。また、送信ミキサＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑのための９０°位相シフタ３Ｔｘ＿ＧＳＭに接続された中間周波数分周器ＤＩＶ２(１／Ｎ_ＩＦ)の分周比Ｎ_ＩＦは、３５に設定されている。一方、ＧＳＭ送信用電圧制御発振器Ｔｘ−ＶＣＯ＿ＧＳＭの発振出力信号が、分周数２に設定された１個の分周器ＤＩＶ５を介して、位相制御帰還用周波数ダウンミキサＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子に供給されている。

その結果、ダウンミキサＤＷＮ＿ＭＩＸ＿ＰＭでは、一方の入力信号と他方の入力信号とのミキシングが行われる。従って、ダウンミキサＤＷＮ＿ＭＩＸ＿ＰＭの出力から、２つの入力信号の差の周波数の帰還信号が形成されて、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相比較器ＰＣの他方の入力端子に供給される。また、位相比較器ＰＣの一方の入力端子には、送信ミキサＴＸ−ＭＩＸ＿Ｉ、Ｑの出力に接続された加算器の出力のベクトル合成された中間周波送信信号ｆ_ＩＦが基準信号として供給されている。中間周波数分周器ＤＩＶ２(１／Ｎ_ＩＦ)の分周数Ｎ_ＩＦである３５と９０°位相シフタ３Ｔｘ＿ＧＳＭでの分周数１．５とで、合計分周数は５２．５となっている。従って、中間周波送信信号ｆ_ＩＦの周波数は、受信用電圧制御発振器４Ｒｘ−ＶＣＯの周波数の１／５２．５となる。

また、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準信号と他方の入力端子のダウンミキサＤＷＮ＿ＭＩＸ＿ＰＭから帰還信号とは一致するようになる。結果としては、１．７ＧＨｚのＲＦ送信信号のＤＣＳ１８００と１．９ＧＨｚのＲＦ送信信号のＰＣＳ１９００との送信動作に、受信用電圧制御発振器４Ｒｘ−ＶＣＯとＧＳＭ送信用電圧制御発振器Ｔｘ−ＶＣＯ＿ＧＳＭとは送信周波数の略２倍の略３．６ＧＨｚから略３．９ＧＨｚで発振すれば良くなる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、本発明はＨＳＵＰＡの高速ワイヤレス接続を可能とするＷＣＤＭＡ方式とＧＳＭ８５０、ＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の方式の送受信を行うマルチバンド対応の携帯電話用のＲＦ集積回路以外にも周波数バンド幅が広くデータ転送レートの高いＷＬＡＮ用のＲＦ集積回路に適用できる。例えば、ＩＥＥＥ ８０２．１１−ｂ、−ａ、−ｇ等のＷＬＡＮの周波数バンド幅は１０ＭＨｚを越えるものであり、その転送データレートは更に高速化が進むものと推測される。このような高速ＷＬＡＮの子機(ＬＡＮ端末)と親機(アクセス・ポイント・ハブ)とに共通に使用されるＲＦ集積回路にも、本発明は適用することができる。

また、第１と第２のボルテージフォロワＡＭＰ１、ＡＭＰ２等の演算増幅器は、差動対ＮＭＯＳトランジスタ、ＰＭＯＳカレントミラー負荷、ＰＭＯＳ出力トランジスタによって構成されることもできる。

更に、完全差動アクティブローパスフィルタはバターワース特性に限定されるものではなく、減衰特性の良好なチェビシェ(Chebyshev)特性やベッセル(Bessel)特性を持つアクティブローパスフィルタを利用することもできる。

図１は、本発明に先立って本発明者等によって検討されたＲＦ集積回路に組み込まれる送信用Ｄ／Ａ変換器の構成を示す回路図である。 図２は、本発明に先立って本発明者等によって検討されたＲＦ集積回路に組み込まれる送信用Ｄ／Ａ変換器の出力に接続される完全差動アクティブローパスフィルタを示す図である。 図３も、本発明に先立って本発明者等によって検討されたＲＦ集積回路に組み込まれる送信用Ｄ／Ａ変換器の構成を示す回路図である。 図４は、図３の送信用Ｄ／Ａ変換器の出力の送信アナログベースバンド信号へのボルテージフォロワの出力直流オフセット電圧による負電圧側シフトと正電圧側シフトとを示す図である。 図５は、本発明の１つの実施の形態によるＷＣＤＭＡ方式のＨＳＵＰＡの高速ワイヤレス接続を可能とするＲＦ集積回路に組み込まれる送信用Ｄ／Ａ変換器の構成を示す図である。 図６は、本発明の他の１つの実施の形態によるＷＣＤＭＡ方式のＨＳＵＰＡの高速ワイヤレス接続を可能とするＲＦ集積回路に組み込まれる送信アナログベースバンド信号の信号遅延を低減する完全差動アクティブローパスフィルタの構成を示す図である。 図７は、本発明の更に他の１つの実施の形態によるＷＣＤＭＡ方式のＨＳＵＰＡの高速ワイヤレス接続を可能とするＲＦ集積回路に組み込まれる微分非線形性を改善する送信用Ｄ／Ａ変換器の構成を示す図である。 図８は、図７に示した本発明の更に他の１つの実施の形態による送信用Ｄ／Ａ変換器の出力の送信アナログベースバンド信号へのボルテージフォロワの出力直流オフセット電圧による影響を示す図である。 図９は、図５に示した送信用Ｄ／Ａ変換器の第１と第２のボルテージフォロワと第１と第２のプルアップ・プルダウン回路の構成を示す図である。 図１０は、図６に示した完全差動アクティブローパスフィルタと第３と第４のボルテージフォロワと信号インバータと第３と第４のプルアップ・プルダウン回路の構成を示す図である。 図１１は、図７に示した本発明の更に他の１つの実施の形態による送信用Ｄ／Ａ変換器でのオフセット制御ユニットによる第１と第２のボルテージフォロワの出力直流オフセット電圧の不平衡の低減の作用を説明する図である。 図１２は、本発明の更に他の１つの実施の形態によるマルチバンド対応の通信用ＲＦ集積回路を示すブロック図である。

符号の説明

Ｔｘ＿ＤＡＣ 送信用Ｄ／Ａ変換器
Ｕｐｐｅｒ ５ｂｉｔｓ 送信ディジタルベースバンド信号の上位ビット
Ｌｏｗｅｒ ６ｂｉｔｓ 送信ディジタルベースバンド信号の下位ビット
ＬＳＢ＿１ｂｉｔ 上位ビットの最下位１ビット
５ｂｉｔ Ｄｅｃ 第１デコーダ
６ｂｉｔ Ｄｅｃ 第２デコーダ
ＶＤＩＶ１ 第１可変分圧器
ＳＷ３１１…ＳＷ０００ 第１選択スイッチ
Ｂｕｆｆ１ 第１バッファ
ＡＭＰ１ 第１のボルテージフォロワ
ＡＭＰ２ 第２のボルテージフォロワ
Ｐｕｐ＿Ｐｄｗ１ 第１のプルアップ・プルダウン回路
Ｐｕｐ＿Ｐｄｗ２ 第２のプルアップ・プルダウン回路
Ｃｒ＿ＳＷ クロススイッチ
ＶＤＩＶ２ 第２可変分圧器
ｓｗ６３…ｓｗ０００ 第２選択スイッチ
Ｂｕｆｆ２ 第２バッファ
ＡＭＰ３ 第３のボルテージフォロワ
ＡＭＰ４ 第４のボルテージフォロワ
Ｓｉｇ＿Ｉｎｖ 信号インバータ
ＡＭＰ５ 演算増幅器
ＦＤ＿ＬＰＦ 完全差動アクティブローパスフィルタ
Ｐｕｐ＿Ｐｄｗ３ 第３のプルアップ・プルダウン回路
Ｐｕｐ＿Ｐｄｗ４ 第４のプルアップ・プルダウン回路
Ｃｏｍｐ 比較器
Ｏｆｆ＿ＣＣ オフセット制御ユニット

Claims (17)

1. 送信ディジタルベースバンド信号を送信アナログベースバンド信号に変換する送信用Ｄ／Ａ変換器を具備して、
   前記送信用Ｄ／Ａ変換器は、前記送信ディジタルベースバンド信号の上位ビットに応答してアナログ粗選択電圧を生成する第１可変分圧器と、前記アナログ粗選択電圧の一方の電圧と他方の電圧とがそれぞれ供給される第１のボルテージフォロワと第２のボルテージフォロワと、前記第１と前記第２のボルテージフォロワの出力電圧が供給され前記送信ディジタルベースバンド信号の下位ビットに応答してアナログ密選択電圧を生成する第２可変分圧器と、前記第２可変分圧器の出力電圧が供給される第３のボルテージフォロワとを含み、
   前記送信用Ｄ／Ａ変換器では、前記送信ディジタルベースバンド信号の前記上位ビットの最下位１ビットのレベル変化に応答して前記アナログ粗選択電圧のハイレベルとローレベルとが前記第１と前記第２のボルテージフォロワにより交互に出力され、
   前記送信用Ｄ／Ａ変換器は、前記第１のボルテージフォロワの出力端子と前記第２のボルテージフォロワの出力端子とにそれぞれ接続された第１のプルアップ・プルダウン回路と第２のプルアップ・プルダウン回路とを更に含み、
   前記第１と前記第２のプルアップ・プルダウン回路の動作は、前記最下位１ビットによって制御され、
   前記最下位１ビットの一方のレベルに応答して、前記第１のプルアップ・プルダウン回路は前記第１のボルテージフォロワの前記出力端子をプルアップする一方、前記第２のプルアップ・プルダウン回路は前記第２のボルテージフォロワの前記出力端子をプルダウンして、
   前記最下位１ビットの他方のレベルに応答して、前記第１のプルアップ・プルダウン回路は前記第１のボルテージフォロワの前記出力端子をプルダウンする一方、前記第２のプルアップ・プルダウン回路は前記第２のボルテージフォロワの前記出力端子をプルアップする半導体集積回路。
2. 前記送信用Ｄ／Ａ変換器は、第１のデコーダと第２のデコーダとを更に含み、
   前記第１のデコーダに前記送信ディジタルベースバンド信号の前記上位ビットが供給されることにより、前記第１のデコーダから複数の第１選択出力信号が生成され、
   前記第２のデコーダに前記送信ディジタルベースバンド信号の前記下位ビットが供給されることにより、前記第２のデコーダから複数の第２選択出力信号が生成され、
   前記第１可変分圧器は前記第１のデコーダからの前記複数の第１選択出力信号により制御される複数の第１選択スイッチを含むことにより、前記第１可変分圧器の前記複数の第１選択スイッチは前記送信ディジタルベースバンド信号の前記上位ビットに応答して前記アナログ粗選択電圧を生成して、
   前記第２可変分圧器は前記第２のデコーダからの前記複数の第２選択出力信号により制御される複数の第２選択スイッチを含むことにより、前記第２可変分圧器の前記複数の第２選択スイッチは前記送信ディジタルベースバンド信号の前記下位ビットに応答して前記アナログ密選択電圧を生成する請求項１に記載の半導体集積回路。
3. 前記第１のボルテージフォロワと前記第２のボルテージフォロワと前記第３のボルテージフォロワとは、それぞれ非反転入力端子と反転入力端子と出力端子とを有する演算増幅器によって構成された請求項２に記載の半導体集積回路。
4. 前記送信用Ｄ／Ａ変換器は、前記第１のボルテージフォロワの前記出力端子と前記第２のボルテージフォロワの前記出力端子とに一方の入力端子と他方の入力端子とがそれぞれ接続された制御ユニットを更に含み、
   前記制御ユニットは、送信動作に先立ってまたは前記半導体集積回路の電源投入時に前記第１と前記第２のボルテージフォロワの直流オフセット電圧の不平衡を低減するオフセット電圧キャリブレーション動作を実行する請求項２に記載の半導体集積回路。
5. 前記送信用Ｄ／Ａ変換器に供給される前記送信ディジタルベースバンド信号はＷＣＤＭＡ方式のハイスピードアップリンクパケットアクセスのための送信ディジタル信号である請求項４に記載の半導体集積回路。
6. 送信ディジタルベースバンド信号を送信アナログベースバンド信号に変換する送信用Ｄ／Ａ変換器と、
   前記送信用Ｄ／Ａ変換器の出力に接続された入力ボルテージフォロワと信号インバータと、
   前記入力ボルテージフォロワの出力と前記信号インバータの出力とに差動入力端子が接続された完全差動アクティブローパスフィルタと、
   前記送信用Ｄ／Ａ変換器の前記出力の送信アナログベースバンド信号の信号変化を検出する信号変化検出ユニットと、
   前記信号インバータの入力に接続され前記信号変化検出ユニットにより制御される入力プルアップ・プルダウン回路とを具備して、
   前記信号変化検出ユニットが前記送信アナログベースバンド信号のハイレベルへの変化を検出することに応答して、前記入力プルアップ・プルダウン回路は前記信号インバータの前記入力をプルアップして、
   前記信号変化検出ユニットが前記送信アナログベースバンド信号のローレベルへの変化を検出することに応答して、前記入力プルアップ・プルダウン回路は前記信号インバータの前記入力をプルダウンする半導体集積回路。
7. 前記信号インバータの出力に接続され前記信号変化検出ユニットにより制御される出力プルアップ・プルダウン回路を更に具備して、
   前記信号変化検出ユニットが前記送信アナログベースバンド信号のハイレベルへの変化を検出することに応答して、前記出力プルアップ・プルダウン回路は前記信号インバータの前記出力をプルダウンして、
   前記信号変化検出ユニットが前記送信アナログベースバンド信号のローレベルへの変化を検出することに応答して、前記出力プルアップ・プルダウン回路は前記信号インバータの前記出力をプルアップする請求項６に記載の半導体集積回路。
8. 前記信号インバータは、反転入力端子と非反転入力端子と出力端子とを有する演算増幅器と、前記反転入力端子に接続された入力抵抗と、前記反転入力端子と前記出力端子との間に接続された帰還抵抗とを含む請求項７に記載の半導体集積回路。
9. 前記信号インバータの前記演算増幅器の前記反転入力端子にはバイアス電圧が供給され、
   前記信号変化検出ユニットは、前記バイアス電圧の電圧レベルと前記送信用Ｄ／Ａ変換器の前記出力の前記送信アナログベースバンド信号の電圧レベルとを比較する比較器である請求項８に記載の半導体集積回路。
10. 前記完全差動アクティブローパスフィルタは非反転入力端子と反転入力端子と出力端子とを有する他の２個の演算増幅器を含む請求項９に記載の半導体集積回路。
11. 前記送信用Ｄ／Ａ変換器に供給される前記送信ディジタルベースバンド信号はＷＣＤＭＡ方式のハイスピードアップリンクパケットアクセスのための送信ディジタル信号である請求項１０に記載の半導体集積回路。
12. 送信ディジタルベースバンド信号を送信アナログベースバンド信号に変換する送信用Ｄ／Ａ変換器を具備して、
    前記送信用Ｄ／Ａ変換器は、前記送信ディジタルベースバンド信号の上位ビットに応答してアナログ粗選択電圧を生成する第１可変分圧器と、前記アナログ粗選択電圧の一方の電圧と他方の電圧とがそれぞれ供給される第１のボルテージフォロワと第２のボルテージフォロワと、前記第１と前記第２のボルテージフォロワの出力電圧が供給され前記送信ディジタルベースバンド信号の下位ビットに応答してアナログ密選択電圧を生成する第２可変分圧器と、前記第２可変分圧器の出力電圧が供給される第３のボルテージフォロワとを含み、
    前記送信用Ｄ／Ａ変換器では、前記送信ディジタルベースバンド信号の前記上位ビットの最下位１ビットのレベル変化に応答して前記アナログ粗選択電圧のハイレベルとローレベルとが前記第１と前記第２のボルテージフォロワにより交互に出力され、
    前記送信用Ｄ／Ａ変換器は、前記第１のボルテージフォロワの出力端子と前記第２のボルテージフォロワの出力端子とにそれぞれ接続された第１のプルアップ・プルダウン回路と第２のプルアップ・プルダウン回路とを更に含み、
    前記第１と前記第２のプルアップ・プルダウン回路の動作は、前記最下位１ビットによって制御され、
    前記最下位１ビットの一方のレベルに応答して、前記第１のプルアップ・プルダウン回路は前記第１のボルテージフォロワの前記出力端子をプルアップする一方、前記第２のプルアップ・プルダウン回路は前記第２のボルテージフォロワの前記出力端子をプルダウンして、
    前記最下位１ビットの他方のレベルに応答して、前記第１のプルアップ・プルダウン回路は前記第１のボルテージフォロワの前記出力端子をプルダウンする一方、前記第２のプルアップ・プルダウン回路は前記第２のボルテージフォロワの前記出力端子をプルアップして、
    前記送信用Ｄ／Ａ変換器の出力に接続された入力ボルテージフォロワと信号インバータと、
    前記入力ボルテージフォロワの出力と前記信号インバータの出力とに差動入力端子が接続された完全差動アクティブローパスフィルタと、
    前記送信用Ｄ／Ａ変換器の前記出力の送信アナログベースバンド信号の信号変化を検出する信号変化検出ユニットと、
    前記信号インバータの入力に接続され前記信号変化検出ユニットにより制御される入力プルアップ・プルダウン回路とを更に具備して、
    前記信号変化検出ユニットが前記送信アナログベースバンド信号のハイレベルへの変化を検出することに応答して、前記入力プルアップ・プルダウン回路は前記信号インバータの前記入力をプルアップして、
    前記信号変化検出ユニットが前記送信アナログベースバンド信号のローレベルへの変化を検出することに応答して、前記入力プルアップ・プルダウン回路は前記信号インバータの前記入力をプルダウンする半導体集積回路。
13. 前記信号インバータの出力に接続され前記信号変化検出ユニットにより制御される出力プルアップ・プルダウン回路を更に具備して、
    前記信号変化検出ユニットが前記送信アナログベースバンド信号のハイレベルへの変化を検出することに応答して、前記出力プルアップ・プルダウン回路は前記信号インバータの前記出力をプルダウンして、
    前記信号変化検出ユニットが前記送信アナログベースバンド信号のローレベルへの変化を検出することに応答して、前記出力プルアップ・プルダウン回路は前記信号インバータの前記出力をプルアップして、
    前記送信用Ｄ／Ａ変換器は、第１のデコーダと第２のデコーダとを更に含み、
    前記第１のデコーダに前記送信ディジタルベースバンド信号の前記上位ビットが供給されることにより、前記第１のデコーダから複数の第１選択出力信号が生成され、
    前記第２のデコーダに前記送信ディジタルベースバンド信号の前記下位ビットが供給されることにより、前記第２のデコーダから複数の第２選択出力信号が生成され、
    前記第１可変分圧器は前記第１のデコーダからの前記複数の第１選択出力信号により制御される複数の第１選択スイッチを含むことにより、前記第１可変分圧器の前記複数の第１選択スイッチは前記送信ディジタルベースバンド信号の前記上位ビットに応答して前記アナログ粗選択電圧を生成して、
    前記第２可変分圧器は前記第２のデコーダからの前記複数の第２選択出力信号により制御される複数の第２選択スイッチを含むことにより、前記第２可変分圧器の前記複数の第２選択スイッチは前記送信ディジタルベースバンド信号の前記下位ビットに応答して前記アナログ密選択電圧を生成する請求項１２に記載の半導体集積回路。
14. 前記信号インバータは、反転入力端子と非反転入力端子と出力端子とを有する演算増幅器と、前記反転入力端子に接続された入力抵抗と、前記反転入力端子と前記出力端子との間に接続された帰還抵抗とを含み、
    前記第１のボルテージフォロワと前記第２のボルテージフォロワと前記第３のボルテージフォロワとは、それぞれ非反転入力端子と反転入力端子と出力端子とを有する演算増幅器によって構成された請求項１３に記載の半導体集積回路。
15. 前記信号インバータの前記演算増幅器の前記反転入力端子にはバイアス電圧が供給され、
    前記信号変化検出ユニットは、前記バイアス電圧の電圧レベルと前記送信用Ｄ／Ａ変換器の前記出力の前記送信アナログベースバンド信号の電圧レベルとを比較する比較器であり、
    前記送信用Ｄ／Ａ変換器は、前記第１のボルテージフォロワの前記出力端子と前記第２のボルテージフォロワの前記出力端子と一方の入力端子と他方の入力端子とが接続された制御ユニットを更に含み、
    前記制御ユニットは、送信動作に先立ってまたは前記半導体集積回路の電源投入時に前記第１と前記第２のボルテージフォロワの直流オフセット電圧の不平衡を低減するオフセット電圧キャリブレーション動作を実行する請求項１４に記載の半導体集積回路。
16. 前記完全差動アクティブローパスフィルタは非反転入力端子と反転入力端子と出力端子とを有する他の２個の演算増幅器を含む請求項１５に記載の半導体集積回路。
17. 前記送信用Ｄ／Ａ変換器に供給される前記送信ディジタルベースバンド信号はＷＣＤＭＡ方式のハイスピードアップリンクパケットアクセスのための送信ディジタル信号である請求項１６に記載の半導体集積回路。

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