JP2005072632A - A/d変換回路を内蔵した通信用半導体集積回路 - Google Patents
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Abstract
【解決手段】サンプリング容量(Cs)とオペアンプ(AMP1)と該オペアンプの非反転入力端子と出力端子との間に接続された帰還容量(Cf)とからなる積分器(12,14)を有するΣΔ型A/D変換器を内蔵した半導体集積回路において、上記オペアンプの動作電流を制御信号により変更可能に構成し、A/D変換器のSN比を大きくしたい場合にはオペアンプの動作電流を増加させ、A/D変換器のSN比を小さくしたい場合にはオペアンプの動作電流を減少させるようにした。
【選択図】 図6
Description
【発明の属する技術分野】
本発明は、ΣΔ(シグマ・デルタ)型A/D変換回路を内蔵した通信用半導体集積回路さらには複数の変調モードで動作可能な通信用半導体集積回路に利用して有効な技術に関するものである。
【0002】
【従来の技術】
現在、携帯電話器のような無線通信システムは、一般に、送信信号の変調機能および受信信号の復調機能を有する半導体集積回路(RF−IC)や、送信データを基本波に対し同相成分のI信号および直交成分のQ信号に変換したり受信信号から復調されたI,Q信号を処理してデータを復元したりする半導体集積回路化されたベースバンド回路(以下、ベースバンドLSIと称する)、送信信号を電力増幅してアンテナより出力させるパワーアンプやインピーダンス整合回路、フィルタなどからなるパワーモジュールなどにより構成されている。従来、上記RF−ICとベースバンドLSIとの間で伝達されるI,Q信号はアナログ信号であることが多かった。
【0003】
本発明者等は、上記RF−ICとベースバンドLSIとの間で、I,Q信号をディジタル信号で伝達することを検討した。I,Q信号をディジタル化することにより、S/N(Signal to Noise Ratio)特性の劣化を回避することができるとともに、RF−ICの受信系回路においては復調回路の後段に設けられる高利得増幅回路やフィルタ回路を簡略化してチップサイズの低減が可能になるためである。
【0004】
従来より、A/D変換器には、逐次比較型やオーバーサンプル型など種々の形式のものが開発されている。一般に、A/D変換器でアナログ入力信号をディジタル信号に変換する場合、サンプリング周波数を高して変換を行ない、得られた出力から必要な帯域成分のみを取り出せば信号帯域内でのS/N特性を向上させることができる。オーバーサンプル型A/D変換器は、オーバーサンプル比(信号帯域の周波数に対するナイキスト周波数の比)を高くすることによりS/N特性を向上させた方式である。
【0005】
オーバーサンプル型A/D変換器は、△(デルタ)変調方式、Σ△変調方式、それらの混合方式に大別できる。このうち、Σ△変調方式は、出力信号と入力信号との差を積分器で積分し、この積分器の出力が最小となるようにフィードバック制御するものである。このΣ△変調方式においては、アナログ積分の次数すなわち積分器の数を増やすことにより、S/N特性をさらに改善することができる。つまり、アナログ積分の次数を1次増やす毎に、ほぼオーバーサンプリング比の2乗に逆比例したノイズシェイピング特性(雑音整形特性)が期待できる。
【0006】
本発明者等は、上記RF−ICに内蔵されて、復調回路で復調されたI,Q信号をディジタル信号に変換するA/D変換器としては、変調精度および変換速度の点からオーバーサンプリング型A/D変換器、その中でも特にΣ△変調方式のA/D変換器(以下、ΣΔ型A/D変換器と称する)が適していると考えた。なお、ΣΔ型A/D変換器に関する発明としては例えば特許文献1に記載の発明が、またRF−ICに内蔵されて復調回路で復調されたI,Q信号をディジタル信号に変換してベースバンド回路へ伝達するようにした発明としては例えば特許文献2に記載の発明がある。
【0007】
【特許文献1】
特開2001−274685号公報
【特許文献2】
特開2002−368621号公報
【0008】
【発明が解決しようとする課題】
携帯電話機等の無線通信装置(移動体通信装置)の方式の一つに欧州で採用されているGSM(Global System for Mobile Communication)と呼ばれる方式がある。このGSM方式においては、搬送波の位相を送信データに応じてシフトするGMSK(Gaussian Minimum Shift Keying )と呼ばれる位相変調方式が用いられている。
【0009】
ところで、近年のGSM方式等の携帯電話機においては、GMSK変調モードの他に、位相制御と振幅制御により搬送波を変調する3π/8rotating8−PSK(Phase Shift Keying)変調モードを有するEDGE(Enhanced Data Rates for GMS Evolution)と呼ばれるシステムが実用化されつつある。1シンボル当たり1ビットの情報を送るGMSK変調に対し、3π/8rotating8−PSK(以下、8−PSKと称する)変調では1シンボル当たり3ビットの情報を送ることができるため、EDGEモードはGMSKモードに比べて高い伝送レートによる通信が可能である。
【0010】
A/D変換器のSN比は性能の点からは大きいことに越したことはないが、本発明者等が検討したところによると、GMSKモードとEDGEモードのいずれのモードによる送信も可能なRF−ICに内蔵されて復調回路で復調されたI,Q信号をディジタル信号に変換するA/D変換器としてΣΔ型A/D変換器を使用する場合、SN比を大きくすると消費電力が増加してしまう。そのため、SN比には消費電力との関係からモードによって適正な範囲があり、GSMモードの場合にはEDGEモードの場合よりもSN比が小さい方が良いことが分かった。
【0011】
このように、GSM方式等の携帯電話機においては、GMSKモードとEDGEモードとでΣΔ型A/D変換器に最適なSN比が異なるので、モードに応じてΣΔ型A/D変換器のSN比を変化させることを考えた。そして、本発明者等は、ΣΔ型A/D変換器のSN比を変えるには、ΣΔ型A/D変換器を構成する積分用アンプに内蔵されている位相補償用容量の容量値またはアンプの動作電流を変えてやるのが望ましいことを見出した。
【0012】
本発明の目的は、利得帯域幅積GBWすなわちSN比を外部から制御することが可能なΣΔ型A/D変換器を内蔵した半導体集積回路を提供することにある。本発明の他の目的は、ΣΔ型A/D変換器を内蔵し複数の変調モードを有する通信用半導体集積回路において、変調モードに応じて最適なS/N特性となるように外部から制御することができるようにすることにある。
【0013】
本発明の他の目的は、受信系回路で復調されたI,Q信号を精度良くディジタル信号に変換して出力することができるとともに消費電力を低減することができる通信用半導体集積回路を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0014】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、サンプリング容量とオペアンプ(演算増幅回路)と該オペアンプの非反転入力端子と出力端子との間に接続された帰還容量とからなる積分器を有するΣΔ型A/D変換器を内蔵し変調モードに応じてA/D変換器に必要とされるS/N特性が異なる半導体集積回路において、上記オペアンプの動作電流を制御信号やレジスタ等により変更可能に構成し、A/D変換器のSN比を大きくしたい場合にはオペアンプの動作電流を増加させ、A/D変換器のSN比を小さくしたい場合にはオペアンプの動作電流を減少させるようにしたものである。また、上記オペアンプの内部の位相補償回路を構成する容量の値を制御信号やレジスタ等により変更可能に構成し、A/D変換器のSN比を大きくしたい場合にはオペアンプの位相補償用容量の値を減少させ、A/D変換器のSN比を小さくしたい場合には位相補償用容量の値増加させるようにしても良い。
【0015】
上記した手段によれば、無線通信システムの受信系回路において復調されたI,Q信号をディジタル信号に変換する手段としてΣΔ型A/D変換器を用いるようにした通信用半導体集積回路において、変調モードに応じてA/D変換器を所望のSN比の範囲に入るように外部から制御することができ、これにより変換精度を劣化させることなく回路の消費電力を減らすことができるようになる。
【0016】
なお、A/D変換器のSN比を変える方法としては、前述のように積分器のアンプの電流または位相補償用容量値を変える方法の他に、積分器の次数を変える方法も考えられるが、I,Q信号をディジタル信号に変換するA/D変換器として使用したRF−ICでは、積分器の次数を変えるとその後段のデシメーションフィルタの特性を変える必要が生じる。そのため、上記した手段のように積分器のアンプの電流または位相補償用容量値を変えるようにすることにより、デシメーションフィルタをの特性を変える必要がないという利点がある。
【0017】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
図1には、本発明を適用して好適なΣ△変調方式のA/D変換回路の構成例が示されている。
図1に示されているA/D変換回路は、2次のΣ△変調方式とされ、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコンチップのような一つの半導体基板に形成される。
【0018】
図1の実施例のΣ△型A/D変換回路は、アナログ入力信号Vinと帰還信号Vf1との差分をとる第1加算回路11と、該第1加算回路11の出力の積分を行なう第1積分回路12と、該第1積分回路12の出力A1と帰還信号Vf2との差分をとる第2加算回路13と、該第2加算回路13の出力の積分を行なう第2積分回路14と、該第2積分回路14の出力を量子化(ディジタル信号化)する量子化回路15と、該量子化回路15の出力をエンコードするエンコーダ16と、量子化回路15の出力をそれぞれD/A変換して第1加算回路11と第2加算回路12へ供給する第1のローカルD/A変換回路(DAC1)17と第2のローカルD/A変換回路(DAC2)18とにより構成されている。
【0019】
量子化回路15は第2積分回路14の出力電圧を2のN乗個(Nは2以上の整数)の参照電圧と比較する電圧比較回路51と、該電圧比較回路51から得られる2のN乗個の信号をラッチするラッチ回路52とにより構成されている。そして、上記ラッチ回路52にラッチされた電圧比較回路51の出力信号が、エンコーダ16によりNビットの信号にエンコードされてこの実施例のΣ△型A/D変換回路の出力信号として後段の回路へ伝達される。
【0020】
これとともに、上記ラッチ回路52にラッチされた電圧比較回路51の出力信号はローカルD/A変換回路17,18へも伝達され、ローカルD/A変換回路17,18でアナログ信号に変換された信号が、上記帰還信号Vf1,Vf2として上記第1加算回路11と第2加算回路12に供給されるようにされている。なお、ある値aからbを減算する減算回路は、aに−bを加算する加算回路とみることができるので、この明細書では減算回路を加算回路と記すこととした。
【0021】
図3には、図1のΣ△型A/D変換回路の動作タイミングが示されている。
図3に示されているように、図1のΣ△型A/D変換回路においては、サンプリングクロックφsの各周期の前半T1,T3,……で第1積分器12により入力データ信号のサンプルホールドを行ない、クロックφsの各周期の後半T2,T4,……で第1積分器12がサンプルホールドした信号の積分を行なう。
【0022】
また、第2積分器14は、クロックφsの各周期の後半T2,T4,……すなわち第1積分器12よりも半周期遅いタイミングで入力データ信号のサンプルホールドを行ない、クロックφsの各周期の前半T3,T5,……でサンプルホールドした信号の積分を行なう。そして、比較器の後段のラッチ回路52でホールドされたデータが、DA変換器(DAC1,DAC2)17,18に供給されてアナログ信号に変換されて加算器11,13へフィードバックされるとともに、エンコーダ16によりエンコードされて後段の回路(デシメーション回路)へ出力される。
【0023】
そして、量子化回路15が第1積分器12のサンプリング動作よりも1周期遅いクロックφsの各周期の前半T3,T5,……で比較動作を行ない、クロックφsの各周期の後半T4,T6,……で比較結果のホールドを行なうようにされる。なお、図1のΣ△型A/D変換回路におけるサンプリングクロックφsの周波数は、特に制限されるものでないが、オーバーサンプリング比がΣ△型でない通常のA/D変換回路のナイキスト周波数の約68倍になるように設定されている。
【0024】
図1のΣ△型A/D変換回路を構成する上記積分回路12,14は、例えば図2に示されているように、入力端子INに接続された切替えスイッチSW1と、該スイッチSW1と接地点との間に接続されたサンプリング容量Csと、オペアンプAMP1と、該オペアンプAMP1の出力端子と反転入力端子との間に接続された帰還容量Cfとからなり、まずサンプリングクロックφsの前半で図2(A)のようにスイッチSW1を入力端子IN側に接続してサンプリング容量Csに入力信号を取り込んでから、サンプリングクロックφsの後半で図2(B)のようにスイッチSW1をオペアンプAMP1側に切り替えて積分を行なうように制御される。
【0025】
いま、オーバーサンプリング周波数すなわちサンプリングクロックφsの周波数をfsとすると、積分期間はクロックφsの半周期である約1/2fsになる。ところが、積分器のアンプの応答速度は有限であるため、容量Csの電荷を容量Cfに100%転送させることはできず、図4に示すように整定誤差が生じ、SN比を低下させる。ここで、SN比をSN、オーバーサンプル比をR、整定誤差をδとおくと、これらの関係は以下のようになる。
δ ∝ R1.5/2(SN−1.76) / 6.02
【0026】
また、アンプの利得帯域幅積GBWと整定誤差δとの間には、以下のように関係がある。
GBW ∝ fs×ln(A/δ)
これに前記式を代入すると、
GBW ∝ fs×ln(A×2(SN−1.76) / 6.02/R1.5)
となる。なお、Aは定数である。上式より、GBWが大きいほどSN比SNが大きくなることが分かる。
【0027】
一方、アンプのGBWは、アンプが1つのポールを持つ1次のアンプであると仮定すると、初段のMOSFETのgmとその負荷容量(位相補償容量)の容量値Cとにより以下のように表わされる。
GBW ∝ gm/C
ここで、MOSFETのgmとアンプの動作電流Iとの間には、以下のような関係がある。
gm ∝ √I
【0028】
従って、GBWと電流Iとの関係は以下のようになる。
GBW ∝ √I/C
この関係式から、アンプの電流Iを増加させること、または容量値Cを減らすことでGBWを大きくすることができることが分かる。これは1次のアンプの周波数特性を示す図5を参照すると、理解し易い。今、アンプの周波数特性が図5に実線P0で示すような特性である場合に、アンプの電流Iを増加させると特性全体が上へ平行移動して一点鎖線P1のような特性になり、利得が0dBになるときの周波数が高くなる。GBWは利得が0dBになるときの周波数であるので、アンプの電流Iを増加させるとGBWが大きくなることが分かる。
【0029】
また、アンプ内の位相補償容量の容量値を変えると、最大利得は一定であり1次のポールの位置が変わるため、容量が大きくなると破線P3のように周波数が高い側へ移動し、容量が小さくなると破線P2のように周波数が低い側へ移動する。そのため、アンプ内の位相補償容量の容量値を変えてもGBWが変わることが分かる。従って、高いSN比SNが必要な場合には積分器を構成するアンプの電流を増加させるか位相補償用容量の値を減らすことで、また低いSN比SNが必要な場合には積分器を構成するアンプの電流を減少させるか位相補償用容量の値を大きくすることで、対応することができる。なお、ポールを2つ持つ2次のアンプであっても第2ポールが0dB以下にあれば、そのアンプのGBWは上記1つのポールのアンプと同様に考えることができる。
【0030】
次に、図1のΣ△型A/D変換回路の積分器12,14を構成するオペアンプAMP1の構成例を、図6および図7を用いて説明する。
図6に示すように本実施例で使用されるオペアンプAMP1は、バイアス電流生成部110と、電流−電圧変換部120と、アンプ部130とからなる。アンプ部130には、特に制限されるものでないが、図7に示すように、差動入力端子IN1,IN2と差動出力端子OUT1,OUT2の他に、アンプ内部に流される電流を制御したり内部ノードの動作点を与えるためのバイアス電圧Vbp1,Vbp2,Vbn1,Vbn2の入力端子を持つフォールデッドカスコード入力の2段アンプが用いられている。
【0031】
バイアス電流生成部110は、基準電流源I0からの電流が流されるダイオード接続のMOSトランジスタQ0と、該MOSトランジスタQ0のドレインにゲートが接続されたMOSトランジスタQ1およびQ0のドレインにスイッチS1,S2を介してゲートが接続可能にされたMOSトランジスタQ2,Q3と、Q2,Q3のゲート端子と電源電圧端子Vddとの間に接続されたスイッチSB1,SB2と、スイッチS1,S2,SB1,SB2のオン・オフ状態を設定するレジスタREG1とから構成され、MOSトランジスタQ1,Q2,Q3のドレイン電流を加算した電流がバイアス電流Ibiasとして電流−電圧変換部120に供給されるようにされている。
【0032】
上記スイッチS1とSB1はレジスタREG1のビット信号B1により相補的にオン状態またはオフ状態にされ、スイッチS2とSB2はレジスタREG1のビット信号B2により相補的にオン状態またはオフ状態にされる。そして、MOSトランジスタQ1にはQ0と同一サイズの素子が、またQ2にはゲート幅がQ0のゲート幅のn倍に設定された素子(ゲート長は同一)が使用され、Q3はQ2の2倍のゲート幅を有するように設定されている。
【0033】
次の表1に、上記バイアス電流生成部110のスイッチS1,S2,SB1,SB2のオン・オフ状態とバイアス電流Ibiasとの関係を示す。なお、表1において「I」はMOSトランジスタQ2に流れる電流を表わしており、この実施例ではQ2のゲート幅がQ0のゲート幅のn倍に設定されているため、IはI0のn倍(例えば1/2)の大きさになる。この実施例では、「I0」は例えば10mAのような大きさに、また「I」は5mAのような大きさに設定されている。
【0034】
また、表1には、バイアス電流生成部110により生成されるバイアス電流Ibiasと、アンプ部130の差動増副段131とカスコード段132と出力段133にそれぞれに流される電流I1,I2,I3との関係も示されている。言い換えると、電流−電圧変換部120は、バイアス電流Ibiasを受けてアンプ部130内に表1のような大きさの電流I1,I2,I3を流すようなバイアス電圧Vbp1,Vbn1,Vbn2を生成するように構成されている。上記のような構成によって、バイアス電流Ibias1つを変えるだけでアンプ部130内の3つの電流I1,I2,I3をそれぞれ最適に変えられるようになっている。具体的には、例えばI1はIbiasの8倍、I2はIbiasの6倍、I6はIbiasの14倍に設定されている。電流−電圧変換部120はカレントミラー回路と電流−電圧変換用の抵抗等あるいはアンプ部130の定電流用トランジスタQ11,Q12,Q15,Q25,Q26,Q31,Q32とカレントミラー接続されたトランジスタなどから構成することができる。
【0035】
表1から分かるように本実施例のオペアンプは、レジスタREG1への設定を変更してバイアス電流生成部110のスイッチS1,S2,SB1,SB2のオン・オフ状態を切り換えることによってアンプ部130の動作電流を変えてアンプのGBWを大きくしたり小さくしたりすることができるようにされている。その結果、本実施例のオペアンプを使用した積分器のSN比を所望の範囲に収めることができる。なお、アンプのGBWは差動増幅段131の動作電流I1に大きく依存するが、I1のみを変えると回路全体の動作バランスがくずれるので、I1に応じてカスコード段132の電流I2と出力段133の電流I3も変えてバランスが崩れないようにしている。
【0036】
【表1】
【0037】
なお、バイアス電圧Vbp2は、回路全体のバランスを良くすべくカスコード段132と出力段133の中間ノードの電位を最適な動作点に持って行くためのバイアス電圧として、MOSトランジスタQ23,Q24とQ33,Q34のゲート端子に印加される。カスコード段132と出力段133の中間ノードの最適な電位は下段に流れる電流によって変わるため、この実施例ではバイアス電流Ibiasに基づいて生成するようにしている。かかる電圧は例えば適当な抵抗分圧回路で生成することができる。ただし、これらのMOSトランジスタQ23,Q24,Q33,Q34とそのバイアス電圧Vbp2は省略することも可能である。
【0038】
アンプ部130は、図7に示すように、ゲートが入力端子IN1,IN2に接続された差動入力MOSトランジスタQ13,Q14と負荷MOSトランジスタQ11,Q12と定電流用トランジスタQ15からなる差動増副段131と、MOSトランジスタQ21〜Q26からなるカスコード段132と、MOSトランジスタQ31〜Q36からなる出力段133とにより構成されている。カスコード段132のMOSトランジスタQ23,Q24のソースは差動増副段131の入力MOSトランジスタQ13,Q14のドレインに接続され、カスコード段132のMOSトランジスタQ23,Q24のドレインに出力段133の出力MOSトランジスタQ35,Q36のゲートが接続されている。これにより、MOSトランジスタQ23,Q24はバイポーラ・トランジスタのベース接地と同様な動作で、ソースに入力された信号をドレインに出力する。
【0039】
この実施例のオペアンプにおいては、差動増副段131の定電流用トランジスタQ15のゲートにバイアス電圧Vbn1が印加されることにより差動増副段131に流れる電流I1の大きさが決定され、カスコード段132のMOSトランジスタQ25,Q26のゲートにバイアス電圧Vbn2が印加されることによりカスコード段132に流れる電流I2の大きさが決定され、出力段133のMOSトランジスタQ31,Q32のゲートにバイアス電圧Vbp1が印加されることにより出力段133に流れる電流I3の大きさが決定される。
【0040】
また、カスコード段132のMOSトランジスタQ23,Q24と出力段133のMOSトランジスタQ33,Q34のゲートにバイアス電圧Vbp2がそれぞれ印加されることにより、カスコード段132と出力段133の出力ノードの電位が最適な動作点に設定され、これにより回路全体のバランスが良効に保たれるようにされている。さらに、カスコード段132のMOSトランジスタQ21,Q22のゲートには、出力電圧Voutp,Voutnの平均値と設定電圧Vcm(例えばVdd/2)との差電位を増幅するコモンモードフィードバック回路135からの電圧が供給され、MOSトランジスタQ21,Q22には、差動出力の平均電圧が設定電圧Vcmになるような電流が流され、回路の動作点を安定させるようになっている。
【0041】
さらに、この実施例のオペアンプにおいては、出力段133の出力MOSトランジスタQ35,Q36のゲート・ドレイン間に抵抗R1,R2と容量C10〜C12,C20〜C22とからなる位相補償回路134が設けられている。位相補償回路134を構成する容量C10〜C12,C20〜C22のうちC11,C12,C21,C22と直列にスイッチS11,S12,S21,S22が設けられ、これらのスイッチS11,S12,S21,S22はレジスタREG2の値によりオン・オフ状態が設定され、その設定状態に応じて位相補償回路134の容量値が変更可能にされている。
【0042】
上記位相補償回路134を構成する容量C10〜C12,C20〜C22のうちC10,C20は容量値C0(例えば0.9pF)を有し、C11,C12はC0の1/mの容量値C(例えば0.1pF)を有し、C21,C22はC11,C12の2倍の容量値2Cを有するように設定されている。
【0043】
次の表2に、上記スイッチS11,S12,S21,S22のオン・オフ状態と、接続される容量の値との関係が示されている。表2から分かるように本実施例のオペアンプは、レジスタREG2への設定値を変更して位相補償回路134のスイッチS11,S12,S21,S22のオン・オフ状態を切り換えることによって位相補償用容量の値を変えてアンプのGBWを大きくしたり小さくしたりすることができるようにされている。その結果、本実施例のオペアンプを使用した積分器のSN比を所望の範囲に収めることができる。
【0044】
【表2】
【0045】
さらに、本実施例のオペアンプにおいては、前記バイアス電流生成部110により生成されるバイアス電流Ibiasの変化幅(Iの大きさ)と位相補償回路134の容量値の変化幅(Cの大きさ)を適宜に設定し、前記バイアス電流生成部110の電流値を変えることでアンプのGBWの粗設定を行ない、位相補償用容量の値を変えることでアンプのGBWの微設定を行なえるように構成されている。
【0046】
図8には、積分器を構成するオペアンプの他の実施例を示す。このオペアンプは、アンプ部130に差動増幅段131と出力段133とからなる通常の差動アンプを用いたものである。図7のアンプと同様に、出力段133の出力MOSトランジスタQ35,Q36のゲート・ドレイン間に抵抗R1,R2と容量C10〜C12,C20〜C22とからなる位相補償回路134が設けられ、レジスタ(REG2)の値によりスイッチS11,S12,S21,S22のオン・オフ状態を設定することにより位相補償用容量の値が変更可能にされている。
【0047】
なお、図8においては、バイアス電流生成部110と電流−電圧変換部120とレジスタREG2の図示を省略してある。この実施例のオペアンプにおいては、差動増幅段131の負荷MOSトランジスタQ11,Q12と並列にMOSトランジスタQ21,Q22が設けられ、それらのゲートには、出力電圧Voutp,Voutnの平均値とVdd/2のような設定電圧Vcmとの差電位を増幅するコモンモードフィードバック回路135からの電圧がフィードバックされ、差動出力の平均電圧が設定電圧Vcmになるような電流がQ11,Q12のドレイン電流に加算されてQ13,Q14に流される。
【0048】
図9には、上記コモンモードフィードバック回路135の回路例が示されている。図9のコモンモードフィードバック回路135は、ダイオード接続のP−MOSトランジスタQ41,Q42を負荷とする差動アンプを用いたものである。図8のオペアンプの出力電圧Voutp,Voutnは高抵抗の入力抵抗Ri1,Ri2で平均化されて、一方の差動入力MOSトランジスタQ43のゲート端子に入力され、他方の差動入力トランジスタQ44のゲート端子には出力の直流電位を設定するための電位Vcm(例えばVdd/2)が印加されている。差動入力トランジスタQ43,Q44のエミッタに共通接続されたトランジスタQ45のゲート端子には、図6と同様な構成のバイアス回路で生成されたバイアス電圧Vbn1が印加され定電流源として動作する。
【0049】
なお、図9の実施例においては、差動入力トランジスタQ43のゲート端子に入力される平均電圧を、抵抗Ri1,Ri2の抵抗分割で生成する例を示したが、図8のオペアンプの出力端子OUT1,OUT2間に直流電流が全く流れないようにするため、スイッチドキャパシタで電荷を転送する方式にするなどの改良を施した回路を用いるようにするのが望ましい。また、図7に示されている実施例においても、コモンモードフィードバック回路135として図9の回路もしくはそれを改良した回路を使用することが可能である。
【0050】
次に、上記実施例のΣ△型A/D変換回路を、RF−ICに内蔵されて復調回路で復調されたI,Q信号をディジタル信号に変換するA/D変換器として使用したRF−ICおよび無線通信システムの構成例を、図10を用いて説明する。
【0051】
図10に示されているように、この実施例の無線通信システムは信号電波の送受信用アンテナ400、送受信切り替え用のスイッチ410、受信信号から不要波を除去するSAWフィルタなどからなる高周波フィルタ420a〜420d、送信信号を増幅する高周波電力増幅回路(パワーモジュール)430、受信信号を復調したり送信信号を変調したりする高周波IC200、送信データをI,Q信号に変換したり高周波IC200を制御したりするベースバンド回路300などで構成される。高周波IC200とベースバンド回路300は、各々別個の半導体チップ上に半導体集積回路として構成される。
【0052】
特に制限されるものでないが、この実施例の高周波IC200は、GSM850とGSM900、DCS1800、PCS1900の通信方式による4つの周波数帯の信号の変復調が可能に構成されている。また、これに応じて、高周波フィルタは、GSM850の周波数帯の受信信号を通過させるフィルタ420aと、GSM900の周波数帯の受信信号を通過させるフィルタ420bと、DCS1800の周波数帯の受信信号を通過させるフィルタ420cと、PCS1900の周波数帯の受信信号を通過させるフィルタ420dとが設けられている。
【0053】
本実施例の高周波IC200は、大きく分けると、受信系回路RXCと、送信系回路TXCと、それ以外の制御回路やクロック生成回路など送受信系に共通の回路からなる制御系回路とで構成される。
【0054】
受信系回路RXCは、GSM850、GSM900、DCS1800、PCS1900の各周波数帯の受信信号をそれぞれ増幅するロウノイズアンプ210a,210b,210c,210dと、高周波発振回路(RFVCO)250で生成された局部発振信号φRFを分周し互いに90°位相がずれた直交信号を生成する分周移相回路211a,211bと、ロウノイズアンプ210a,210bで増幅されたGSM系の受信信号に分周移相回路211aで生成された直交信号をミキシングすることにより復調およびダウンコンバートを行なうミキサ回路212aと、ロウノイズアンプ210c,210dで増幅されたDCSとPCS系の受信信号に分周移相回路211bで生成された直交信号をミキシングすることにより復調およびダウンコンバートを行なうミキサ回路212bと、復調されたI,Q信号をそれぞれ増幅してベースバンドLSI300へ出力する各周波数帯に共通の高利得増幅部220A,220Bと、高利得増幅部220A,220B内のアンプの入力DCオフセットをキャンセルするためのオフセットキャンセル回路213と、高利得増幅部220A,220Bで増幅されたI,Q信号をそれぞれ例えば3ビットのディジタル信号に変換するA/D変換回路231A,231Bと、変換された例えば3ビットの時間軸方向に高い解像度を有する信号を14ビットの電圧方向に高い解像度を有する信号に変換するデシメーションフィルタ回路232A,232Bなどからなる。3ビットの信号を14ビットの低周波数の信号に変換することにより、高周波IC200からベースバンドLSI300へのデータの転送速度を落とすことができる。
【0055】
高利得増幅部220Aは、複数のロウパスフィルタLPF11,LPF12,LPF13と利得制御アンプPGA11,PGA12,PGA13とが交互に直列形態に接続され、最終段に利得が固定のアンプAMP1が接続された構成を有しており、復調されたI信号を不要波を除去しつつ所定の振幅レベルまで増幅する。高利得増幅部220Bも同様に、複数のロウパスフィルタLPF21,LPF22,LPF23と利得制御アンプPGA21,PGA22,PGA23とが交互に直列形態に接続され、最終段に利得が固定のアンプAMP2が接続された構成を有しており、復調されたQ信号を所定の振幅レベルまで増幅する。
【0056】
オフセットキャンセル回路213は、各利得制御アンプPGA11〜PGA23に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するA/D変換回路(ADC)と、これらのA/D変換回路による変換結果に基づき、対応する利得制御アンプPGA11〜PGA23の出力のDCオフセットを「0」とするような入力オフセット電圧を生成し差動入力に対して与えるD/A変換回路(DAC)と、これらのA/D変換回路(ADC)とD/A変換回路(DAC)を制御してオフセットキャンセル動作を行なわせる制御回路などから構成される。デシメーションフィルタ回路232A,232Bにより変換された14ビットのディジタルI,Q信号は、ディジタルインタフェース回路240を介してベースバンドLSI300へ出力される。
【0057】
送信系回路TXCには、図示しないが、ベースバンドLSI300から供給されるI信号とQ信号により変調をかける変調回路と、変調された信号を送信周波数の信号にアップコンバートする周波数変換回路とが設けられている。アップコンバートされた送信信号はパワーモジュール430により電力増幅され、フィルタ441,442により不要波を除去された後、切替えスイッチ410を経てアンテナ400に供給される。特に制限されるものでないが、パワーモジュールには、GSM系の送信信号を増幅するパワーアンプ431と、DCSとPCS系の送信信号を増幅するパワーアンプ432とが設けられている。GSM方式では、送信と受信は時間的に別々に行なわれるので、RF−VCO250を受信系回路RXCと送信系回路TXCの共通の発振回路として使用するように構成することも可能である。
【0058】
また、この実施例の高周波IC200のチップ上には、チップ全体を制御する制御回路260と、基準発振信号φrefを生成する基準発振回路(VCXO)261と、該基準発振信号φrefに基づいて前記A/D変換回路231A,231Bの動作タイミングを与えるクロック信号φや制御回路260により生成されるチップ内部の制御信号の基準となるクロック信号を生成するタイミング発生回路262とが設けられている。
【0059】
なお、基準発振信号φrefは周波数精度の高いことが要求されるため、基準発振回路261には外付けの水晶振動子が接続される。基準発振信号φrefとしては、26MHzあるいは13MHzのような周波数が選択される。かかる周波数の水晶振動子は、汎用部品であり容易に手に入れることができるためである。
【0060】
制御回路260には、ベースバンドLSI300から同期用のクロック信号CLKと、データ信号SDATAと、制御信号としてのロードイネーブル信号LENとが供給されており、制御回路260は、ロードイネーブル信号LENが有効レベルにアサートされると、ベースバンドLSI300から伝送されてくるデータ信号SDATAをクロック信号CLKに同期して順次取り込んで、チップ内部の制御信号を生成する。特に制限されるものでないが、データ信号SDATAはシリアルで伝送される。ベースバンドLSI300はマイクロプロセッサなどから構成される。
【0061】
前記実施例の積分器を構成するオペアンプ用の電流値設定用レジスタREG1や位相補償容量値設定用レジスタREG2は、この制御回路260内に設けてもよいし、AD変換器231A,231B側に設けても良い。制御回路260内にレジスタを設けた場合には、この制御回路260からAD変換器231A,231Bへ、積分器を構成するオペアンプ内の電流切換えスイッチS1〜SB2や容量値切換えスイッチS11〜S22の制御信号を供給するための信号線が設けられる。
【0062】
前記電流値設定用レジスタREG1や位相補償容量値設定用レジスタREG2の設定値は、ベースバンドLSI300から伝送されてくるデータ信号SDATAによって制御回路260へ送って設定しても良いが、ベースバンドLSI300からはモードを指定するデータを送って、制御回路260が指定されたモードに応じてレジスタの設定値を変更するように構成しても良い。また、上記のようにリアルタイムでレジスタの設定値を変更しても良いが、予め電源投入時等における初期設定でレジスタの設定を行なうように構成しても良い。これは、ベースバンド回路を持たないようなシステムにおいて有効である。
【0063】
本実施例の高周波IC200においては、受信系回路の最終段にA/D変換回路231A,231Bを設けてI,Q信号をディジタル化するようにしているため、ベースバンドLSI300への伝送ロスがなく、SN特性の劣化を回避することができる。また、ディジタルI,Q信号を受けるベースバンドLSI300側においてディジタルフィルタ処理などを行なうように構成することで、高利得増幅部220A,220Bではそれほど高いゲインで受信信号を増幅してノイズを除去しなくても精度の高い受信データを得ることができるようになるので、高利得増幅部220A,220Bの多段接続されている利得制御アンプとフィルタを簡略化することができ、これによりチップサイズの低減が可能になる。
【0064】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、前記実施例では、レジスタREG1,REG2に設定された値によりアンプの電流と位相補償用容量の値を変えてアンプのGBWを変えるようにしたものを説明したが、通信用半導体集積回路のパッケージに設けられた外部ピンより変調モードに応じてスイッチS1〜S2BやS11〜S22を切り換える制御信号を入力してアンプのGBWを変更するように構成しても良い。あるいは外部ピンに接続されない半導体チップ上のパッドを設けてシステムに応じてアンプのGBWを固定的に決定するように構成しても良い。
【0065】
さらに、積分器のアンプも図7や図8に示されているもので限定されず、他の形式の回路やバイポーラ・トランジスタで構成されたものであっても良い。また、アンプ内の位相補償回路を構成する抵抗R11,R12は、抵抗素子の代わりにMOSトランジスタのオン抵抗を利用するようにしても良い。
【0066】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話機のような無線通信システムに用いられる高周波ICに適用した場合について説明したが、本発明はそれに限定されるものでなく、ΣΔ型A/D変換器を内蔵した通信用以外の半導体集積回路に対しても本発明を適用することができる。
【0067】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、変調モードに応じて最適なS/N特性となるように外部から制御することが可能なΣΔ型A/D変換器を内蔵した通信用半導体集積回路を実現することができる。
【0068】
また、本発明に従うと、受信系回路で復調されたI,Q信号をディジタル信号に変換するA/D変換器を有する通信用半導体集積回路において、消費電力を増加させることなくI,Q信号を比較的精度良くディジタル信号に変換して出力することができるという効果がある。
【図面の簡単な説明】
【図1】本発明を適用して好適なΣ△変調方式のA/D変換回路の構成例を示す機能ブロック図である。
【図2】ΣΔ型A/D変換器における積分回路の具体例を示す回路図である。
【図3】ΣΔ型A/D変換回路の積分回路の動作を示すタイミングチャートである。
【図4】積分回路を構成するオペアンプの積分期間内における出力Voutの変化の様子を示す説明図である。
【図5】積分回路を構成するオペアンプの周波数特性を示す説明図である。
【図6】積分回路を構成するオペアンプの実施例を示す機能ブロック図である。
【図7】積分回路を構成するオペアンプのアンプ部の具体例を示す回路図である。
【図8】積分回路を構成するオペアンプのアンプ部の他の具体例を示す回路図である。
【図9】実施例のオペアンプに用いられる平均化回路の具体的な回路例を示す回路図である。
【図10】実施例のΣ△型A/D変換回路を、RF−ICに内蔵されて復調されたI,Q信号をディジタル信号に変換するA/D変換器として使用したRF−ICおよび無線通信システムの構成例を示すブロック図である。
【符号の説明】
11,13 加算回路
12,14 積分回路
15 量子化回路
16 エンコーダ
17,18 ローカルD/A変換回路
110 バイアス電流生成部
120 電流−電圧変換部
130 アンプ部
131 差動増幅段
132 カスコード段
133 出力段
134 位相補償回路
Claims (10)
- サンプリング容量とオペアンプと該オペアンプの非反転入力端子と出力端子との間に接続された帰還容量とを有する積分器を含むΣΔ型A/D変換器を内蔵し、該ΣΔ型A/D変換器に適したSN比の範囲が変調モードによって異なる通信用半導体集積回路であって、
前記オペアンプの動作電流が変更可能に構成され、前記ΣΔ型A/D変換器のSN比を大きくしたい変調モードでは前記オペアンプの動作電流が増加されてアンプの利得帯域幅積が大きくされ、前記ΣΔ型A/D変換器のSN比を小さくしたい変調モードでは前記オペアンプの動作電流が減少されてアンプの利得帯域幅積が小さくされることを特徴とする通信用半導体集積回路。 - 前記オペアンプは内部に位相補償回路を有し該位相補償回路を構成する容量の値が変更可能に構成され、前記ΣΔ型A/D変換器のSN比を大きくしたい変調モードでは前記位相補償用容量の値が減少されて前記オペアンプの利得帯域幅積が大きくされ、ΣΔ型A/D変換器のSN比を小さくしたい変調モードでは前記位相補償用容量の値が増加されて前記オペアンプの利得帯域幅積が小さくされることを特徴とする請求項1に記載の通信用半導体集積回路。
- 前記オペアンプの動作電流の増加または減少によりアンプの利得帯域幅積の粗設定が行なわれ、前記オペアンプ内部の位相補償用容量の値の増加または減少によりアンプの利得帯域幅積の微設定が行なわれることを特徴とする請求項2に記載の通信用半導体集積回路。
- 前記前記オペアンプの動作電流を設定するためのレジスタを備えることを特徴とする請求項1〜3のいずれかに記載の通信用半導体集積回路。
- サンプリング容量とオペアンプと該オペアンプの非反転入力端子と出力端子との間に接続された帰還容量とを有する積分器を含むΣΔ型A/D変換器を内蔵し、該ΣΔ型A/D変換器に適したSN比の範囲が変調モードによって異なる通信用半導体集積回路であって、
前記オペアンプの内部の位相補償回路を構成する容量の値が変更可能に構成され、前記ΣΔ型A/D変換器のSN比を大きくしたい変調モードでは前記位相補償用容量の値が減少されて前記オペアンプの利得帯域幅積が大きくされ、ΣΔ型A/D変換器のSN比を小さくしたい変調モードでは前記位相補償用容量の値が増加されて前記オペアンプの利得帯域幅積が小さくされることを特徴とする通信用半導体集積回路。 - 受信信号と所定の周波数の発振信号とを合成して該発振信号の周波数と前記受信信号の周波数との差に相当する周波数成分を含む復調信号を生成する復調回路を有する通信用半導体集積回路であって、
前記ΣΔ型A/D変換回路は前記復調回路により生成された復調信号をディジタル信号に変換することを特徴とする請求項1〜5のいずれかに記載の通信用半導体集積回路。 - 前記ΣΔ型A/D変換回路は、入力されたアナログ信号と帰還信号との差を求める第1加算回路および該第1加算回路の出力信号を積分する第1積分回路と、該第1積分回路の出力信号と帰還信号との差を求める第2加算回路および該第2加算回路の出力信号を積分する第2積分回路とを有する変調部と、該変調部の出力電圧を量子化する量子化回路と、該量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第1加算回路に供給される帰還信号を生成する第1ローカルD/A変換回路と、前記量子化回路から出力される複数ビットの信号をアナログ信号に変換して前記第2加算回路に供給される帰還信号を生成する第2ローカルD/A変換回路とを含むことを特徴とする請求項1〜6のいずれかに記載の通信用半導体集積回路。
- 前記量子化回路は、前記変調部の出力電圧を複数の参照電圧と比較して量子化する複数の電圧比較回路と、該複数の電圧比較回路の出力をエンコードするエンコーダを備えることを特徴とする請求項7に記載の通信用半導体集積回路。
- 前記ΣΔ型A/D変換回路の後段に、該ΣΔ型A/D変換回路により変換されたディジタル信号を、該ディジタル信号のビット数よりもビット数の多い信号に変換するデシメーションフィルタ回路を備えることを特徴とする請求項8に記載の通信用半導体集積回路。
- 前記ΣΔ型A/D変換器のSN比の調整が外部のベースバンド回路からの信号に基づいて行なわれることを特徴とする請求項1〜9のいずれかに記載の通信用半導体集積回路。
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