JP5373088B2 - スイッチドキャパシタ回路のためのアクティブ時間に依存するバイアス電流生成 - Google Patents

スイッチドキャパシタ回路のためのアクティブ時間に依存するバイアス電流生成 Download PDF

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Description

分野
現在の開示は、スイッチドキャパシタ回路のためのバイアス電流の生成のためのエレクトロニクス、特に技術に一般に関係がある。
背景
スイッチドキャパシタ回路は、抵抗回路網をエミュレートする希望信号処理機能を達成するために、異なるサンプリングキャパシタ間の電荷を移動させる回路である。スイッチドキャパシタ回路は、キャパシタサイズの比率およびキャパシタの充放電用のサンプリングレートに基づいた信号処理機能を正確に実行することができる。それらの両方は、大抵高精度で得ることができる。スイッチドキャパシタ回路は、アナログディジタル変換器（ＡＤＣ）、ディジタルアナログ変換器（ＤＡＣ）、フィルタ、増幅器、デシメータなどのような様々な回路ブロックをインプリメントするために広く使用される。
スイッチドキャパシタ回路は、一般的には、入力信号を増幅し、サンプリングキャパシタ間の電荷を分配するための演算増幅器のような能動回路を含んでいる。バイアスは、半導体プロセス、温度および電圧（ＰＶＴ）の最悪の場合の条件の下で、最も高い予期されたサンプリング周波数に適切に応答することができるように、能動回路にかけられてもよい。このバイアスをかけることは、能動回路に大幅な電力の消費を起こす。それは、より低いサンプリング周波数アプリケーションまたはよりよいＰＶＴ条件が無駄にされるかもしれない。
図１は、スイッチドキャパシタ積分器の従来のインプリメンテーションを例証する。入力信号１０は、第１のスイッチ１２に入力する。それは、第１のキャパシタ１６および第２スイッチ１４につながれる。第１のキャパシタ１６の反対側は、第３のスイッチ２２および第４のスイッチ２４につながれる。第３のスイッチ２２の反対側は、演算増幅器４０の反転入力につながれる。フィードバックキャパシタ４８は、演算増幅器４０の出力４２と反転入力との間につながれる。非反転入力は、グランドにつながれる。第１のスイッチ１２および第４のスイッチ２４は、制御信号の第２のフェーズ６０によって制御される。同様に、第２のスイッチ１２および第３のスイッチ２２は、制御信号の第１のフェーズ５０によって制御される。
図２は、第１のフェーズ５０および第２のフェーズ６０の信号を例証する。図に示すように、第１のフェーズ５０は、高い。その一方で、第２のフェーズ６０は、低い。また、第１のフェーズ５０は、低い。その一方で、第２のフェーズ６０は、高い。
動作では、第２のフェーズ６０がアサートされている間に、入力信号１０は、第１のスイッチ１２を介して第１のキャパシタ１６の反対面に充電するだろう。その一方で、第２のスイッチ１４は、開き、第４のスイッチ２４を介してグランドに接続された第１のキャパシタ１６の反対側につなげられる。第１のフェーズ５０がアサートされる場合の時間の間、第２のスイッチ１４および第３のスイッチ２２は、閉じる。また、第１のキャパシタ１６は、演算増幅器４０の反転入力および第２のキャパシタ４８上に放電するだろう。演算増幅器４０および第２のキャパシタ４８のコンビネーションは、スイッチドキャパシタの入力機能とともに、出力４２が入力信号１０の統合信号であるように、入力信号１０の統合機能を行う。
演算増幅器は、応答時間で構成される。積分器が適切に実行するように、応答時間は、演算増幅器に利用可能な時間（つまり、フェーズ５０のアサートされた時間）内に応答するように十分に速くなければならない。したがって、従来のスイッチドキャパシタ回路は、最も速く予期されたサンプリング周波数（つまり、フェーズ５０の最も小さなアサートされた時間）に十分に応答することができる演算増幅器で構築されるに違いない。しかしながら、スイッチドキャパシタ回路が、より遅いサンプリング周波数で実行するならば、速い演算増幅器は、より遅い演算増幅器が使用することができたかもしれないので、必要であるより多くの電力を消費するだろう。
それがより遅くなっている場合に演算増幅器の電力を減少し、かつ、それがより速くなっている場合に演算増幅器の応答時間を減少させるために、演算増幅器の電力が調整可能で、動作のサンプリング周波数に関連づけられるような、スイッチドキャパシタ回路の演算増幅器を修正するための方法および装置の必要性がある。
図１は、従来のスイッチドキャパシタ積分器の概略図を示す。 図２は、図１の回路のための制御信号のタイミング図を示す。 図３は、ワイヤレス通信デバイスのブロック図を示す。 図４は、ワイヤレス受信器内のΣΔＡＤＣのブロック図を示す。 図５は、本発明の典型的な実施形態によるスイッチドキャパシタ積分器の概略図を示す。 図６は、図５の回路のための制御信号のタイミング図を示す。 図７は、異なる応答時間を備えた演算増幅器のための出力応答のプロットを示す。 図８は、本発明の典型的な実施形態によるバイアス発生器を示す。
詳細な説明
「典型的な（exemplary）」というワードは、「例（example）、事例（instance）または実例（illustration）として役立つ」ことを意味するためにここに使用される。「典型的な」とここに記載されたどんな実施形態も、他の実施形態より好ましくまたは有利であるとして必ずしも解釈することができない。
添付された図面に関して下に述べられた詳細な記述は、本発明の典型的な実施形態の記述として意図され、本発明が実行することができる唯一の実施形態を表わすようには意図されない。この記述手段の全体にわたって使用されたターム「典型的な」は、「例（example）、事例（instance）または実例（illustration）として役立つ」ことを意味し、他の典型的な実施形態より好ましくまたは有利であるとして必ずしも解釈することができない。詳細な記述は、発明の典型的な実施形態についての完全な理解を提供する目的で、特定の詳細を含んでいる。発明の典型的な実施形態が、これらの特定の詳細なしで実行されてもよいことは当業者に明白だろう。場合によっては、有名な構造およびデバイスは、ここに示された典型的な実施形態の新規性を不明瞭にしないようにするために、ブロック図の形で示される。
これらの当業者は、情報と信号が様々な異なる技術および技法のうちのどれでも使用して表されてもよいと理解するだろう。例えば、上記の記述の全体にわたって参照されてもよいデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁場または粒子、光学場または粒子、またはそれらの任意の組合せによって表されてもよい。
この記述では、回路と機能は、本発明を不必要に詳細に不明瞭にしないようにブロック図の形で示されているかもしれない。さらに、示されまた記述された特定の回路のインプリメンテーションは、最適な例であり、もし他の方法がここで指定されないならば、本発明をインプリメントするただ一つの方法として解釈されるべきでない。ブロックの定義および様々なブロック間のロジックの区画は、特定のインプリメントを表わす。本発明が多数の他の区画するソリューションによって実行されてもよいことは、技術における通常の熟練者の一人に容易に明白だろう。大部分に関して、タイミング考慮およびその他同種のものに関する詳細は、省略された。ここで、そのような詳細は、本発明についての完全な理解を得るのには必要でなく、従来技術における通常の熟練者の能力内にある。
これらの当業者は、ここに示された典型的な実施形態に関して記述された様々な実例となる論理ブロック、モジュール、回路およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェアまたは両方の組合せとしてインプリメントされてもよいことを、さらに認識するだろう。ハードウェアとソフトウェアのこの互換性を明白に例証するために、様々な実例となるコンポーネント、ブロック、モジュール、回路およびステップは、それらの機能の点から一般に上述された。そのような機能がインプリメントされようとなかろうと、ハードウェアまたはソフトウェアが全体的なシステムで課された特定のアプリケーションと設計条件に依存する。熟練した職人は、各特定のアプリケーションの方法を変える際に記述された機能をインプリメントしてもよい。しかし、そのようなインプリメンテーションの決定は、現在の開示の範囲から逸脱することは解釈されるべきでない。
ここに示された典型的な実施形態に関して記述された様々な実例となる論理ブロック、モジュール、回路は、汎用プロセッサ、ディジタルシグナルプロセッサ（ＤＳＰ）、特定用途向けＩＣ（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブルロジックデバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、またはここに記述された機能を行うために設計されたそれらの任意の組合せで、インプリメントまたは行われてもよい。汎用プロセッサは、マイクロプロセッサでもよい。しかし、代案では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラまたはステートマシンでもよい。プロセッサは、計算装置の組合せ、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連動する１個以上のマイクロプロセッサまたは他のそのような構成の組合せ、としてインプリメントされてもよい。
ここに示された典型的な実施形態に関して記述された方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行されたソフトウェアモジュール、または２つの組合せで直接具体化されてもよい。ソフトウェアモジュールは、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、レジスタ、ハードディスク、取外し可能ディスク、ＣＤ−ＲＯＭまたは技術で既知の記憶媒体の他の形式に存在してもよい。典型的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるように、プロセッサにつながれる。代案では、記憶媒体は、プロセッサに集積されてもよい。プロセッサと記憶媒体は、ＡＳＩＣに存在してもよい。ＡＳＩＣは、ユーザ端末に存在してもよい。代案では、プロセッサと記憶媒体は、ユーザ端末の個別部品として存在してもよい。
ターム「ウェハ」および「基板」は、シリコン、ＳＯＩまたはＳＯＳ技術、ドープドまたはアンドープド半導体、ベース半導体基盤にサポートされたシリコンのエピタキシャル層および他の半導体構造を具備する半導体ベース材料として理解されることになっている。さらに、「ウェハ」または「基板」が次の記述で言及される時、前工程ステップは、ベース半導体構造または基盤の中または上の領域または接合を形成するために利用されてもよい。さらに、半導体は、シリコンベースである必要はなく、シリコンゲルマニウム、シリコンオンインシュレータ、シリコンオンサファイア、ゲルマニウムまたはガリウム砒素に基づいてもよい。
発明の一般的な実施形態は、アクティブ時間用の適切な整定時間を維持するために必要とされたものだけに電力を保つために、演算増幅器の応答時間または帯域幅が、制御パルスアクティブ時間に関連づけられるような、スイッチドキャパシタの演算増幅器にバイアスをかけるための方法および装置を含んでいる。
ここに記述された典型的な方法および装置は、ＡＤＣ、ＤＡＣ、フィルタ、積分器、増幅器、デシメータなどのような様々な回路ブロック用に使用されたスイッチドキャパシタ回路に使用されてもよい。技術も、無線通信、計算、ネットワーキング、家電などのような様々なアプリケーションに使用されてもよい。技術も、ワイヤレス通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、無線モデム、ラップトップコンピュータ、コードレス電話機、ブルートゥースデバイス、放送受信機、家電デバイスなどのような様々なデバイスに使用されてもよい。限定しない例として、ワイヤレス通信デバイス中の技術の使用が、記下に述べられる。それは、携帯電話または他のあるデバイスでもよい。
最初に、ＡＤＣの限定されない例は、本発明の実施形態がどのように使用されてもよいかの例を示すように説明される。その後、本発明の典型的な実施形態の詳細は、詳細に記述される。
図３は、ワイヤレス通信デバイス１００のデザインのブロック図を示す。簡単にするために、受信機部分だけが、図３に示される。さらに、簡単にするために、１つのアンテナのための１つの受信チェーンだけが、図３に示される。一般に、ワイヤレスデバイスは、任意の数のアンテナ、任意の数の周波数帯および任意の数の無線技術のための任意の数の受信チェーンを含んでいてもよい。
アンテナ１１０は、基地局によって送信された無線周波数（ＲＦ）変調信号を受け取り、受信されたＲＦ信号を提供する。低雑音増幅器（ＬＮＡ）１１２は、受信されたＲＦ信号を増幅し、増幅されたＲＦ信号を提供する。フィルタ１１４は、関心のある周波数帯中の信号成分をパスするために、帯域外ノイズおよび不要信号を除去するために、増幅されたＲＦ信号をフィルタする。ダウンコンバータ１１６は、局部発振器（ＬＯ）信号（示されない）を備えたフィルタされたＲＦ信号を周波数ダウンコンバートし、ダウンコンバートされた信号を提供する。ＬＯ信号の周波数は、選択された周波数チャネルの希望信号がベースバンドまたは近接ベースバンドにダウンコンバートされるように、選択される。増幅器（Ａｍｐ）１１８は、ダウンコンバートされた信号を増幅し、希望信号レベルを有する信号を提供する。ローパスフィルタ１２０は、選択された周波数チャネルの希望信号をパスするために、ダウンコンバートプロセスによって生成されるかもしれないノイズおよび不要信号を除去するために、増幅器１１８からの信号をフィルタする。
ΣΔＡＤＣ１３０は、サンプリングクロックＳＣＬＫに基づいたローパスフィルタ１２０からのアナログ信号をディジタル化し、データプロセッサ１５０にディジタルサンプルを供給する。ΣΔＡＤＣ１３０は、よりよい直線性、改善された量子化雑音特性およびΣΔＡＤＣの他のタイプ上のより単純なインプリメンテーションのような、ある利点を備えてもよい。ΣΔＡＤＣ１３０は、希望信号帯域幅より何倍も高いサンプリングレートで、アナログ信号の振幅の変更の連続する１ビットの近似を作ることにより、アナログ信号のアナログディジタル変換を行うことができる。ディジタルサンプルは、希望信号と量子化雑音を含んでいる。ΣΔＡＤＣ１３０は、より容易にそれをフィルタすることができるように、量子化雑音が帯域から排除する（または形作られたノイズを出す）ように、設計されてもよい、
バイアス回路１４０（またバイアス発生器と呼ばれる）は、下記に述べられるようなΣΔＡＤＣ１３０のためのバイアス電流を生成する。ΣΔＡＤＣ１３０およびバイアス回路１４０は、アナログＩＣ、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、特定用途向けＩＣ（ＡＳＩＣ）などの上でインプリメントされてもよい。どんな適切なプロセスも、プロセスにふさわしい基板で、例えばバイポーラおよびＣＭＯＳプロセスのように使用されてもよい。
データプロセッサ１５０は、ΣΔＡＤＣ１３０からのディジタルサンプルの処理のために、各種ユニットを含んでいてもよい。例えば、データプロセッサ１５０は、１つ以上のディジタルシグナルプロセッサ（ＤＳＰ）、縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサ、中央処理装置など（ＣＰＵ）を含んでいてもよい。コントローラ／プロセッサ１６０は、ワイヤレスデバイス１００の動作を制御してもよい。コントローラ／プロセッサ１６０は、図３に示されるように、ΣΔＡＤＣ１３０用のサンプリングクロックおよびバイアス回路１４０用の制御信号を生成してもよい。サンプリングクロックおよび制御信号は、また、ワイヤレスデバイス１００内の他のあるユニットによって生成されてもよい。メモリ１６２は、ワイヤレスデバイス１００のためのプログラムコードとデータを格納してもよい。もちろん、いくつかの典型的な実施形態では、データプロセッサ１５０およびコントローラ／プロセッサ１６０は、同じ機能ユニットであってもよい。
図３は、直接変換アーキテクチャでインプリメントされた典型的な受信機のデザインを示す。それは、またゼロ−ＩＦ（ＺＩＦ）アーキテクチャと呼ばれる。直接変換アーキテクチャでは、ＲＦ信号は、あるステージのベースバンドにＲＦから直接周波数ダウンコンバートされる。受信機も、スーパーヘテロダインアーキテクチャでインプリメントされてもよい。ＲＦ信号は、例えば、ＲＦからあるステージの中間周波数（ＩＦ）へ、その後、ＩＦから別のステージのベースバンドへ、多数のステージ中で周波数ダウンコンバートされる。スーパーヘテロダインと直接変換アーキテクチャは、異なる回路ブロックを使用しおよび／または異なる必要条件を有していてもよい。
さらに、図３は、ΣΔＡＤＣを備えた特定の受信機のデザインを示す。受信機は、さらに、図１で示されない、異なるおよび／または追加の回路ブロックを含んでもよい。例えば、ΣΔＡＤＣ１３０は、標準のΣΔＡＤＣと取り替えられてもよい。また、ローパスフィルタ１２０は、スイッチドキャパシタフィルタなどと取り替えられてもよい。一般に、受信機は、任意数の回路ブロックのための任意数のスイッチドキャパシタ回路を含めてもよい。限定ではなく簡単にするために、下記の記述の多くは、ΣΔＡＤＣ１３０が、ワイヤレスデバイス１００内のただ一つのスイッチドキャパシタ回路であることを仮定する。
ワイヤレスデバイス１００は、無線通信、地上波放送、衛星通信などのための１つ以上の無線技術をサポートしてもよい。例えば、ワイヤレスデバイス１００は、次の無線技術の１つ以上をサポートしてもよい。
・グローバル移動体通信システム（ＧＳＭ（登録商標））、広帯域符号分割多重接続方式（ＷＣＤＭＡ）、長期発展（ＬＴＥ）および／または「第３世代共同プロジェクト（３ＧＰＰ）」という名の組織による他の無線技術、
・ＣＤＭＡ２０００ １Ｘ（または単に１Ｘ）、ＣＤＭＡ２０００ １ｘＥＶ−ＤＯ（または単に１ｘＥＶ−ＤＯ）、超広帯域移動無線（ＵＭＢ）、および／または「第３世代共同プロジェクト２（３ＧＰＰ２）」という名の組織による他の無線技術、
・ＩＥＥＥ ８０２．１１（Ｗｉ−Ｆｉ）、ＩＥＥＥ ８０２．１６（ＷｉＭＡＸ）、ＩＥＥＥ ８０２．２０および／またはＩＥＥＥによる他の無線技術、
・携帯機器用のディジタルビデオ放送（ＤＶＢ−Ｈ）、地上テレビジョン放送用の総合サービスディジタル放送（ＩＳＤＢ−Ｔ）、ＭｅｄｉａＦＬＯＴＭおよび／または他のディジタル放送技術、
・アメリカ全地球測位システム（ＧＰＳ）、ヨーロッパのＧａｌｉｌｅｏ、ロシアのＧＬＯＮＡＳＳまたは全地球型衛星航法システム（ＧＮＳＳ）。
ワイヤレスデバイス１００は、１つ以上の無線技術用のマルチプル動作モードをサポートしてもよい。各モードは、特定の無線技術の特定の信号帯域幅用でもよい。ＬＴＥおよびＵＭＢは、種々の信号帯域幅をサポートする。また、マルチプルモードは、ＬＴＥとＵＭＢの異なる可能な信号帯域幅用に定義されてもよい。ΣΔＡＤＣ１３０およびワイヤレスデバイス１００内の他のスイッチドキャパシタ回路は、ワイヤレスデバイス１００によってサポートされたモードをすべて扱うように設計されている。
ΣΔＡＤＣ１３０は、単一ループΣΔＡＤＣ、ＭＡＳＨ ΣΔＡＤＣなどのような様々なデザインでインプリメントされてもよい。ΣΔＡＤＣ１３０は、また、任意のオーダー、例えば、第１、第２または高位のオーダーでインプリメントされてもよい。一般に、高位は、より大きな回路の複雑さを犠牲にしてよりよい性能を提供してもよい。
図４は、図１のΣΔＡＤＣ１３０の１つのデザインである、第２のオーダーのΣΔＡＤＣ１３０のブロック図を示す。ΣΔＡＤＣ１３０は、直列に接続された２つのセクション２１０ａおよび２１０ｂ、量子化器２３０および１ビットのＤＡＣ２３２を含んでいる。
セクション２１０ａ内では、アナログ加算器２１２ａは、アナログ信号からＤＡＣ２３２によって出力された量子化信号を引く。アナログ加算器２１２ａの出力は、積分器２２０ａによって統合され、セクション２１０ａの出力を得るために増幅器２２２ａによってＫ１の利得で増幅される。セクション２１０ｂ内では、アナログ加算器２１２ｂは、セクション２１０ａの出力から量子化信号を引く。アナログ加算器２１２ｂの出力は、積分器２２０ｂによって統合され、セクション２１０ｂの出力を得るために増幅器２２２ｂによってＫ２の利得で増幅される。量子化器２３０は、基準電圧に対するセクション２１０ｂの出力を比較し、照合結果に基づいた１ビットのディジタルサンプルを提供する。ＤＡＣ２３２は、ディジタルサンプルをアナログに変換し、量子化信号を提供する。
積分器２２０ａおよび２２０ｂは、単一サンプリングスイッチドキャパシタ回路、相関二重サンプリング（ＣＤＳ）回路、自動ゼロ化（ＡＺ）回路、チョッパー安定化（ＣＳ）回路などのような様々なスイッチドキャパシタ回路のデザインでインプリメントされてもよい。スイッチドキャパシタ回路は、１以上の増幅器、キャパシタおよびスイッチを使用する。それらのすべては、相補型金属酸化膜半導体（ＣＭＯＳ）中で容易に作り上げられてもよい。
図５は、発明の典型的な実施形態を使用して、スイッチドキャパシタ回路の限定しない例として、スイッチドキャパシタ積分器４００のインプリメンテーションを例証する。入力信号４１０は、第１のスイッチＳ１を供給する。それは、第１のキャパシタＣ１および第２スイッチ２４につながれる。第１のキャパシタＣ１の反対側は、第３のスイッチＳ３および第４のスイッチＳ４につながれる。第３のスイッチＳ３の反対側は、演算増幅器４５０の反転入力につながれる。第４のスイッチＳ４の反対側は、グランドにつながれる。フィードバックキャパシタＣ２は、動作増幅器４５０の出力４９０および反転入力間につながれる。非反転入力は、グランドにつながれる。第２のスイッチＳ２および第３のスイッチＳ３は、第１の位相信号Ｐ１によって制御される。同様に、第１のスイッチＳ１および第４のスイッチＳ４は、第２の位相信号Ｐ２によって制御される。
図６は、第１の位相信号Ｐ１および第２の位相信号Ｐ２を例証する。図に示すように、第１の位相信号Ｐ１は、高い。その一方で、第２の位相信号Ｐ２は、低い。また、第１の位相信号Ｐ１は、低い。その一方で、第２の位相信号Ｐ２は、高い。ここに使用されるように、各位相のアサートされた時間（つまり、アクティブ時間）は、高いパルス幅時間として定義される。もちろん、技術における通常の熟練のものは、アサートされた時間が低いパルス幅時間でもよいことを認識するだろう。多くのスイッチドキャパシタ回路では、２重位相制御信号（つまり、第１の位相信号Ｐ１および第２の位相信号Ｐ２）は、オーバーラップしないように構成される。ＴＮＯ１およびＴＮＯ２として示された、この非オーバーラップ時間は、キャパシタを放電してもよいスイッチがつけられる前に、キャパシタを充電してもよいスイッチが止められることを保証する。しかしながら、非オーバーラップ時間は、さらに動作増幅器４５０の非反転入力のような統合ノード上でキャパシタを充電するまたはキャパシタを放電するためのアクティブ時間ＴＡＣＴの量を減らす。ここに使用されるように、ＴＡＣＴは、アクティブ時間ＴＡＣＴ１およびＴＡＣＴ２を一般的に指す。したがって、第１の位相信号Ｐ１および所定クロック周期ＴＰＥＲのためのアクティブ時間は、次のとおりである。
ＴＡＣＴ１＝ＴＰＥＲ−ＴＡＣＴ２−ＴＮＯ１−ＴＮＯ２
より小さなアクティブ時間ＴＡＣＴで、動作増幅器は、アクティブ時間ＴＡＣＴにキャパシタＣ１から放出された信号に完全に応答するために、より速い応答時間を持っていなければならない。
図５に戻って、動作増幅器４５０は、一般にカレントミラーと呼ばれる、有名な回路構成を含んでいる。動作増幅器４５０では、ｎチャネルトランジスタｎ２１（また基準トランジスタｎ２１と呼ばれる）は、ゲートとドレインがともに接続しているダイオード構成中に接続されている。ゲートとドレインは、同じポテンシャルに接続されるので、基準トランジスタｎ２１は、飽和領域で動作する。その結果、トランジスタは、ｐｎ接合ダイオードに似ている現在の特性の電圧で動作する。
カレントミラー構造は、同一タイプ（例えば、両方ともｐチャネルまたは両方ともｎチャネル）の２つのトランジスタを具備する。トランジスタのソースは、ともに接続され、トランジスタのゲートは、ともに接続される。２つのトランジスタが、同様に処理され、定義された比率ＮでサイズＷ／Ｌ（つまり、幅／長さ）を有する場合、カレントミラーは理論上動作する。２つのトランジスタによる現在の関係は、同じ比率Ｎを有するだろう。例えば、動作増幅器４５０では、基準トランジスタｎ２１およびカレントミラートランジスタｎ２２が、同じＷ／Ｌを有する場合、それらは、それらを通って流れる同じ量の電流を実質的に有するだろう。これは、両方のトランジスタが、同じソースに接続され、ソース電圧に対して同じゲートを有するためである。それは、ドレイン電流の大きさを定義する。一般的には、カレントミラーは、同じサイズ（つまり、比率Ｎ＝１）を有する２つのトランジスタで設計されている。しかしながら、他の比率が使用されてもよい。
基準トランジスタｎ２１およびカレントミラートランジスタｎ２２を具備するカレントミラー構造は、第１の差動トランジスタｐ２１および第２の差動トランジスタｐ２２を具備する差動トランジスタ対用の比例するアクティブロード４５８を作り出す。
差動トランジスタ対のドレインは、カレントミラーにつながれる。また、差動トランジスタ対のソースは、適応バイアス電流Ｉｂｉａｓ５９０（さらにここでバイアス電流源と呼ばれる）に接続される。第１の差動トランジスタｐ２１のゲートは、非反転入力につながれる。また、第２の差動トランジスタｐ２２のゲートは、反転入力に接続される。バイアス電流源は、差動トランジスタ対のための希望の動作点をセットするための適応バイアス電流に５９０を供給する。動作増幅器４５０の動作では、差動トランジスタ対（ｐ２１とｐ２２）は、非反転入力と反転入力の間の電圧差を増幅する。
動作増幅器４５０は、発明の実施形態の中で使用されてもよい増幅器のタイプを制限しない例である。他のより複雑な増幅器が、使用されてもよい。他の限定されない例として、増幅器は、様々なバイアスポイント、追加の利得段およびそれらのコンビネーションを制御するために、他のバイアス回路を含んでいてもよい。
スイッチドキャパシタ積分器４００の動作では、第２の位相信号Ｐ２がアサート（つまり、アクティブ）されている間に、入力信号４１０は、第４のスイッチＳ４を介してグランドにつながれた第１のキャパシタＣ１の反対側に、第１のスイッチＳ１を介して第１のキャパシタＣ１を充電するだろう。第１の位相信号Ｐ１がアサートされる場合の時間の間、第２のスイッチＳ２および第３のスイッチＳ３は、閉じる。また、第１のキャパシタＣ１は、第２のスイッチＳ２を介して演算増幅器４５０の反転入力およびフィードバックキャパシタＣ２上に放電するだろう。演算増幅器４５０およびフィードバックキャパシタＣ２のコンビネーションは、スイッチドキャパシタの入力機能とともに、出力４９０が入力信号４１０の統合信号であるような、入力信号４１０の統合機能を行う。
上で言及されるように、ワイヤレスデバイス１００は、マルチプル無線技術用のマルチプルモードをサポートしてもよい。異なるモードは、異なる信号の帯域幅に関係していてもよい。例えば、ワイヤレスデバイス１００は、ＧＳＭ（登録商標）とＷＣＤＭＡのための２つのモードをサポートしてもよい。ＧＳＭ（登録商標）のための信号の帯域幅は、１００キロヘルツ（ｋＨｚ）でもよい。その一方、ＷＣＤＭＡのための信号の帯域幅は、１．９２メガヘルツ（ＭＨｚ）でもよい。
その結果、ΣΔＡＤＣ１３０の速度要求は、異なるモード用で異なってもよい。一般に、徐々に速くなる速度は、徐々に大きくなる信号の帯域幅のためのΣΔＡＤＣ１３０に必要とされる。マルチプルモードをサポートするために、ΣΔＡＤＣ１３０は、適応可能な速度で設計されてもよい。バイアス発生器（図５の５００または図３の１４０）は、異なるモード用のΣΔＡＤＣ１３０のための適応バイアス電流５９０を生成するために使用されてもよい。
発明の典型的な実施形態中で、スイッチドキャパシタ回路（例えば、ΣΔＡＤＣ）は、第１の位相信号Ｐ１または第２の位相信号Ｐ２（つまり、ＴＡＣＴ１またはＴＡＣＴ２）のアクティブ時間に基づいて変化することができる性能を有するために、設計され動作されてもよい。これは、適応バイアス電流５９０に比例する帯域幅を有する演算増幅器４５０の使用により、達成されてもよい。適応バイアス電流５９０は、アクティブ時間ＴＡＣＴに反比例するように生成することができる。この適応バイアス電流５９０は、バイアス電流の変化により、異なるモードのためにスイッチドキャパシタ回路の速度を変更することを可能にしてもよい。それは、スイッチドキャパシタ回路の速度が、過剰な電力を使用しないが、サンプリングレートに適切であることを保証してもよい。
図７は、より速い演算増幅器用のＶｏｕｔ６６０およびより遅い演算増幅器用のＶｏｕｔ６７０を例証する。一般に、より速い演算増幅器は、より速い応答時間を有するために、より多くの電力を消費するに違いない。図６および７を参照して、所定電圧Ｖｆは、動作の所定周波数用の十分に速い応答時間を保証するために、演算増幅器の出力（Ｖｏｕｔ（ｔ））で到達されるに違いない。図に示すように、高速動作増幅器の出力６６０は、Ｔ０と（Ｔ０＋ＴＡＣＴ）との間の期間中でこの出力電圧Ｖｆに到達する。より遅い動作増幅器の出力６７０は、Ｖｆに全く到達せず、もしＴＡＣＴのアクティブパルス幅を備えたシステムの中で使用されれば、低下した性能を示すだろう。
図５に戻って、動作増幅器４５０の帯域幅（または応答時間）は、バイアス発生器５００によって開発された適応バイアス電流５９０を使用して調節することができる。
図８は、ＬＰＦ１２０、フィルタ１１４、積分器２２０ａおよび２２０ｂのような図３及び４のいくつかの回路を含んで、他のスイッチドキャパシタ回路と同様に、図５の増幅器４５０を制御するために、適応バイアス電流５９０を生成するのにふさわしいバイアス発生器５００の概略図を示す。バイアス発生器５００は、ＩＣプロセスおよび温度における変化を追跡するために、選択されたモードに基づいたスイッチドキャパシタ回路（例えば、ΣΔＡＤＣ１３０）のための適応バイアス電流５９０を適応して生成することができる。
図８に示される設計では、バイアス発生器５００は、その反転入力でバイアス電圧ＶＲＥＦによって供給されたバイアス増幅器５３０、カレントミラー５４０、フィードバックスイッチ５５０、周波数依存インピーダンス５６０およびオプションのフィルタ５８０を含んでいる。
バイアス電圧ＶＲＥＦは、バンドギャップ電圧基準で生成されてもよく、ＩＣプロセスおよび温度の変化を越えてほぼ一定でもよい。バイアス電圧ＶＲＥＦは、また、他の電圧基準で生成されてもよく、どんな適切な値も有していてもよい。バイアス増幅器５３０は、単に図５の演算増幅器４５０とそれを区別するために、バイアス増幅器と呼ばれる。どんな適切な増幅器も、バイアス増幅器５３０に使用されてもよい。
オプションのフィルタは、Ｒ１とＣ４として示された単純なフィルタのような、１つ以上のキャパシタおよびレジスタを含んでいてもよい。このオプションのフィルタは、スイッチドキャパシタの充放電に関連したノイズと電流スパイクを減少してもよい。
周波数依存インピーダンス５６０は、スイッチドキャパシタロードである。それは、第１の位相信号Ｐ１および第２の位相信号Ｐ２と同じ周波数（信号ＣＬＫおよびＣＬＫ＃による）で動作するが、特定の位相関係をそれに有する必要はない。したがって、いくつかの実施形態では、ＣＬＫとＣＬＫ＃は、第１の位相信号Ｐ１および第２の位相信号Ｐ２のバージョンによって駆動されてもよい。周波数依存インピーダンスは、クロックサイクル上のキャパシタＣ３の中の電荷の平均により、等価抵抗を実現する。平均化は、スイッチ４６２およびスイッチ４６４によって遂行される。ＣＬＫがアサートされている間に、キャパシタＣ３は充電し、ＣＬＫ＃がアサートされている間に、キャパシタＣ３は放電する。前に言及されるように、両方のスイッチ４６２および４６４が閉じている場合にグランドにショートするかもしれないので、ＣＬＫとＣＬＫ＃は、同時にアサートされるべきでない。したがって、平均電流ＩＡＶＧは、等価抵抗を通って流れる。
ＲＥＱ＝１／（ｆ＊Ｃ３）＝ＴＰＥＲ／Ｃ３
分析のために、仮定として、フィードバックスイッチ５５０は、常に閉じている。この場合、ＩＡＶＧは、カレントミラー５４０の第１のトランジスタ５４２に利用可能になる。現在のミラーリングにより、上に記述されるように、第１のトランジスタ５４２を通って流れる電流の量（または比例する電流の量）は、適応バイアス電流５９０を生成するために、第２のトランジスタ５４４を通って流れるだろう。議論のバランスのために、第１のトランジスタ５４２および第２のトランジスタ５４４は、同じサイズであると仮定されるだろう。その結果、フィードバックスイッチ５５０が閉じられた状態で、適応バイアス電流５９０は、次のとおりだろう。
ＩＢＩＡＳ＝ＶＲＥＦ／ＲＥＱ＝（ＶＲＥＦ＊Ｃ３）／ＴＰＥＲ
しかしながら、フィードバックスイッチ５５０が、第１の位相信号Ｐ１によって動作される時、適応バイアス電流５９０は、第１の位相信号Ｐ１のアクティブ時間ＴＡＣＴに反比例するだろう。言いかえれば、適応バイアス電流５９０は、次のとおりである。
ＩＢＩＡＳ＝（ＶＲＥＦ／ＲＥＱ）＊（ＴＰＥＲ／ＴＡＣＴ）＝（ＶＲＥＦ＊Ｃ３）／ＴＡＣＴ
したがって、適応バイアス電流５９０は、第１の位相信号Ｐ１のアクティブパルス幅ＴＡＣＴ１に反比例する。同様に、適応バイアス電流５９０は、Ｃ３のキャパシタンスおよび基準電源ＶＲＥＦに比例する。
したがって、図８の中で示される設計は、選択されたモードに基づいて適切に生成されるようなバイアス電流ＩＢＩＡＳを可能にする。バイアス電流は、アクティブ時間ＴＡＣＴ１に反比例する。それは、選択されたモードに基づいて決定されてもよい。高速を備えたモードについては、より高いサンプリングレートは適用される。また、より大きなバイアス電流は、バイアス発生器５００によって生成される。
さらに、図８の中の設計は、ＩＣプロセスおよび温度における変化により、ΣΔＡＤＣのための積分器中のサンプリングキャパシタの変更をバイアス電流がトラッキングすることを可能にする。バイアス電流は、キャパシタンスＣ３に比例する。それは、様々なスイッチドキャパシタ回路中のサンプリングキャパシタと同じ方法で、ＩＣプロセスおよび温度に関して変化してもよい。例えば、ΣΔＡＤＣ内のサンプリングキャパシタが、ＩＣプロセスにより大きくなる場合、キャパシタＣ３は、ほぼ同じパーセンテージによってより大きくなるだろう。また、適応バイアス電流５９０は、比例的大きなバイアス電流を生成するだろう。それは、ΣΔＡＤＣ内のＯＴＡが、より速い応答時間を持つことを可能にするだろう。
さらに、発明の一般的な実施形態は、ＴＡＣＴの期間の変更になってもよいＰＶＴの変更にさらに適合する。所定モード（例えば、所定サンプリング周波数）のために、非オーバーラップ時間（ＴＮＯ１およびＴＮＯ２）が実現される方法により、ＴＡＣＴは、さらに変更してもよい。非オーバーラップクロックは、例えばＰＶＴ変化に弱い遅延セルを使用して、生成されてもよい。したがって、適応バイアス電流５９０の変更は、間接的にクロック発生器の遅れの変更を追跡するだろう。それは、ＴＡＣＴの変更を引き起こす。
適応して生成されたバイアス電流は、バイアス電流のための大きなマージンを必要とすることなく、最悪の場合の条件に十分な速度を保証することができるので、ここに記述された技術は、消費電力の低減を可能にし、ΣΔＡＤＣおよび他のスイッチドキャパシタ回路のための性能を改善してもよい。ΣΔＡＤＣおよび他のスイッチドキャパシタ回路の性能は、さらに適応して生成されたバイアス電流の使用に応じてＩＣプロセスおよび温度コーナーを越えてよりきつい範囲内に変わってもよい。それは、生成を改善してもよい。多くのモードがサポートされる場合、技術は特に有益である。例えば、異なるサンプリングレートのＵＭＢのための１０モードがあってもよい。技術は、より低い電力消費およびよいＡＤＣ性能を達成するために、すべてのモードのための異なるバイアス電流を容易に生成することができる。
ここに記述された技術およびバイアス回路は、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント回路基板（ＰＣＢ）、電子デバイスなどの上でインプリメントされてもよい。バイアス回路は、また、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）などのような様々なＩＣプロセス技術で作り上げられてもよい。
ここに記述された技術をインプリメントする装置は、スタンドアロンデバイスでもよいし、大型デバイスの一部でもよい。デバイスは、スタンドアロンのＩＣ、データおよび／または命令を格納するためのメモリＩＣを含んでもよい１組の１つ以上のＩＣ、ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、移動局モデム（ＭＳＭ）のようなＡＳＩＣ、他のデバイス、受信機、携帯電話、ワイヤレスデバイス、ハンドセットまたはモバイルユニット内に埋め込まれてもよいモジュール、または他の適切なデバイスでもあってもよい。
１つ以上の典型的な実施形態では、記述された機能は、ハードウェア、ソフトウェア、ファームウェアまたはそれらの任意のコンビネーション中でインプリメントされてもよい。もしソフトウェア中でインプリメントされれば、機能は、コンピュータ可読媒体についての１つ以上の命令またはコードの上で格納または送信されてもよい。コンピュータ可読媒体は、コンピュータ記憶媒体とある位置から別の位置へコンピュータプログラムの転送を促進するあらゆる媒体を具備する通信媒体との両方を含んでいる。記憶媒体は、コンピュータによってアクセスすることができるあらゆる利用可能な媒体でもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶装置、または、命令またはデータ構造の形で希望のプログラムコードを運ぶまたは格納するために使用することができ、コンピュータによってアクセスすることができる他の媒体を具備することができる。さらに、どんな接続も、適切にコンピュータ可読媒体と称される。例えば、同軸ケーブル、光ファイバーケーブル、撚線対、ディジタル加入者線（ＤＳＬ）または赤外線、無線およびマイクロ波のような無線技術を使用して、ソフトウェアが、ウェブサイト、サーバまたは他の遠隔ソースから送信される場合、同軸ケーブル、光ファイバーケーブル、撚線対、ＤＳＬまたは赤外線、無線およびマイクロ波のような無線技術は、媒体の定義に含まれている。ここで使用されたディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、ディジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイディスクを含んでいる。ここで、ディスク（ｄｉｓｋ）は、通常磁気的にデータを再生する。一方、ディスク（ｄｉｓｃ）は、レーザーでデータを光学的に再生する。上記のもののコンビネーションも、コンピュータ可読媒体の範囲内で含まれているべきである。
示された典型的な実施形態の前の記述は、どんな当業者も示された発明を作るまたは使用することを可能にするために提供される。これらの典型的な実施形態への様々な変更は、当業者に容易に明白になる。また、ここに定義された総括的な法則は、発明の趣旨または範囲から逸脱することなく、他の実施形態に適用されてもよい。したがって、本発明は、ここに示された実施形態に制限されたようには意図されないが、ここに示された法則と新規な特徴と一致する最も広い範囲を与えられることになっている。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］ サンプリングレートで動作する第１の位相信号および第２の位相信号と、前記第１の位相信号のアサートされた時間および前記第２の位相信号のアサートされた時間は、所定の非オーバーラップ時間によって分離される、
前記第１の位相信号および前記第２の位相信号に操作可能でつながれた複数のスイッチドキャパシタを具備するスイッチドキャパシタ回路と、
前記スイッチドキャパシタ回路に操作可能でつながれ、適応バイアス電流に反比例する応答時間を有する増幅器と、
前記増幅器につながれ、前記第１の位相信号の前記アサートされた時間に応答して前記適応バイアス電流を修正するように動作するバイアス発生器と、
を具備する装置。
［２］ 前記スイッチドキャパシタ回路用の前記サンプリングレートは、可変のサンプリングレートであり、前記第１の位相信号および前記第２の位相信号の前記アサートされた時間は、前記可変のサンプリングレートに比例する、前記［１］の装置。
［３］ 前記スイッチドキャパシタ回路は、フィルタ、積分器、増幅器およびデシメータから成るグループから選択された機能を行うための回路を具備する、前記［１］の装置。
［４］ 前記スイッチドキャパシタ回路は、前記サンプリングレートでアナログ信号をディジタル化し、ディジタルサンプルを提供するように動作するシグマデルタアナログディジタル変換器（ΣΔＡＤＣ）を具備する、前記［１］の装置。
［５］ 前記サンプリングレートは、異なるサンプリングレートに関連したマルチプルモードの中から選択されたモードに基づいて決定され、前記バイアス発生器は、ΣΔＡＤＣ用の前記第１の位相信号の前記アサートされた時間に比例する前記適応バイアス電流を生成するように動作する、前記［１］の装置。
［６］ 前記バイアス発生器は、前記スイッチドキャパシタ中の前記複数のスイッチドキャパシタがＩＣプロセスにおける変化を通じてトラッキングする前記バイアス発生器中の少なくとも１つのキャパシタに基づいた前記適応バイアス電流を生成するように動作する、前記［１］の装置。
［７］ 前記バイアス発生器は、
基準電圧、非反転入力および出力に操作可能でつながれた反転入力を具備するバイアス増幅器と、
前記増幅器の出力につながれた第１側を備えた前記第１の位相信号によって制御されたフィードバックスイッチと、
前記フィードバックスイッチの第２側につながれ、前記第１の位相信号と同じ周波数で動作するスイッチドキャパシタネットワークとして構成された周波数依存インピーダンスと、
前記フィードバックスイッチの前記第２側と前記増幅器の前記非反転入力との間でつながれたフィードバック信号と、
前記適応バイアス電流を生成するために、前記増幅器の前記出力に操作可能でつながれたカレントミラーと、
を具備する、前記［１］の装置。
［８］ 前記周波数依存インピーダンスは、
第１のクロックによって制御され、前記フィードバックスイッチの前記第２側に操作可能でつながれた第１のスイッチと、
前記第１のスイッチとグランドとの間でつながれたキャパシタと、
第２のクロックによって制御され、前記キャパシタと平行に接続された第２スイッチと、
を具備し、
前記第１のクロックおよび前記第２のクロックは、前記サンプリングレートで動作している、前記［７］の装置。
［９］ 前記フィードバック信号中で操作可能でつながれたフィルタと、
前記フィードバックスイッチの前記第２側と前記非反転入力との間に接続されたレジスタと、
前記非反転入力とグランドとの間に接続されたキャパシタと、
をさらに具備する、前記［７］の装置。
［１０］ 前記装置は、集積回路である、前記［１］の装置。
［１１］ サンプリングレートで動作する第１の位相信号および第２の位相信号と、前記第１の位相信号のアサートされた時間および前記第２の位相信号のアサートされた時間は、所定の非オーバーラップ時間によって分離される、
前記第１の位相信号の前記アサートされた時間に応答して適応バイアス電流を生成するように構成されたバイアス発生器と、
基準電圧、非反転入力および出力に操作可能でつながれた反転入力を具備するバイアス増幅器と、
前記増幅器の前記出力につながれた第１側を備えた前記第１の位相信号によって制御されたフィードバックスイッチと、
前記フィードバックスイッチの第２側につながれ、前記第１の位相信号と同じ周波数で動作するスイッチドキャパシタネットワークとして構成された周波数依存インピーダンスと、
前記フィードバックスイッチの前記第２側と前記増幅器の前記非反転入力との間につながれたフィードバック信号と、
前記適応バイアス電流を生成するために、前記増幅器の前記出力に操作可能でつながれたカレントミラーと、
前記第１の位相信号および前記第２の位相信号に操作可能でつながれた複数のスイッチドキャパシタと、
前記複数のスイッチドキャパシタおよび前記適応バイアス電流に操作可能でつながれ、前記適応バイアス電流に反比例する応答時間を有する増幅器と、
を具備する装置。
［１２］ 前記スイッチドキャパシタ回路用の前記サンプリングレートは、可変のサンプリングレートであり、前記第１の位相信号および前記第２の位相信号の前記アサートされた時間は、前記可変のサンプリングレートに比例する、前記［１１］の装置。
［１３］ 前記スイッチドキャパシタ回路は、フィルタ、積分器、増幅器およびデシメータから成るグループから選択された機能を行うための回路を具備する、前記［１１］の装置。
［１４］ 前記スイッチドキャパシタ回路は、前記サンプリングレートでアナログ信号をディジタル化し、ディジタルサンプルを提供するように動作するシグマデルタアナログディジタル変換器（ΣΔＡＤＣ）を具備する、前記［１１］の装置。
［１５］ 前記サンプリングレートは、異なるサンプリングレートに関連したマルチプルモードの中から選択されたモードに基づいて決定され、前記バイアス発生器は、ΣΔＡＤＣ用の前記第１の位相信号の前記アサートされた時間に比例する前記適応バイアス電流を生成するように動作する、前記［１１］の装置。
［１６］ 前記バイアス発生器は、前記スイッチドキャパシタ中の前記複数のスイッチドキャパシタがＩＣプロセス及び温度における変化を通じてトラッキングする前記バイアス発生器中の少なくとも１つのキャパシタに基づいた前記適応バイアス電流を生成するように動作する、前記［１１］の装置。
［１７］ 前記周波数依存インピーダンスは、
第１のクロックによって制御され、前記フィードバックスイッチの前記第２側に操作可能でつながれた第１のスイッチと、
前記第１のスイッチとグランドとの間でつながれたキャパシタと、
第２のクロックによって制御され、前記キャパシタと平行に接続された第２スイッチと、
を具備し、
前記第１のクロックおよび前記第２のクロックは、前記サンプリングレートで動作している、前記［１１］の装置。
［１８］ 前記フィードバック信号中で操作可能でつながれたフィルタと、
前記フィードバックスイッチの前記第２側と前記非反転入力との間に接続されたレジスタと、
前記非反転入力とグランドとの間に接続されたキャパシタと、
をさらに具備する、前記［１１］の装置。
［１９］ 前記装置は、集積回路である、前記［１１］の装置。
［２０］ 両方ともにサンプリングレートを操作して、第１の位相信号および第２の位相信号を生成することと、前記第１の位相信号のアサートされた時間および前記第２の位相信号のアサートされた時間は、所定の非オーバーラップ時間によって分離される、
前記第１の位相信号および前記第２の位相信号を備えたスイッチドキャパシタ回路を操作することと、前記スイッチドキャパシタ回路は、適応バイアス電流に比例した帯域幅を有する、
前記第１の位相信号の前記アサートされた時間に反比例する前記適応バイアス電流を生成することと、
を具備する方法。
［２１］ 異なるサンプリングレートに関連したマルチプルモードの中からモードを選択することと、
前記選択されたモード用の前記サンプリングレートで実行する前記第１の位相信号の前記アサートされた時間に比例するように前記適応バイアス電流を生成することと、
をさらに具備する前記［２０］の方法。
［２２］ 前記適応バイアス電流を生成することは、前記スイッチドキャパシタ中の複数のスイッチドキャパシタがＩＣプロセス及び温度における変化を通じてトラッキングする少なくとも１つのキャパシタに基づいた前記適応バイアス電流を生成することを具備する、前記［２０］の方法。
［２３］ 両方ともにサンプリングレートを操作して、第１の位相信号および第２の位相信号を生成するための手段と、前記第１の位相信号のアサートされた時間および前記第２の位相信号のアサートされた時間は、所定の非オーバーラップ時間によって分離される、
前記第１の位相信号および前記第２の位相信号を備えたスイッチドキャパシタ回路を操作するための手段と、前記スイッチドキャパシタ回路は、適応バイアス電流に比例した帯域幅を有する、
前記第１の位相信号の前記アサートされた時間に反比例する前記適応バイアス電流を生成するための手段と、
を具備する装置。
［２４］ 前記スイッチドキャパシタ回路は、シグマデルタアナログディジタル変換器（ΣΔＡＤＣ）を具備し、前記スイッチドキャパシタ回路を操作するための手段は、ディジタルサンプルを得るために、前記サンプリングレートでシグマデルタアナログディジタル変換器（ΣΔＡＤＣ）を備えたアナログ信号をディジタル化するための手段を具備する、前記［２３］の装置。
［２５］ 異なるサンプリングレートに関連したマルチプルモードの中からモードを選択するための手段と、
前記選択されたモード用の前記サンプリングレートで実行する前記第１の位相信号の前記アサートされた時間に比例するように前記適応バイアス電流を生成するための手段と、
をさらに具備する、前記［２３］の装置。
［２６］ 前記適応バイアス電流を生成するための手段は、前記スイッチドキャパシタ中の複数のスイッチドキャパシタがＩＣプロセス及び温度における変化を通じてトラッキングする少なくとも１つのキャパシタに基づいた前記適応バイアス電流を生成するための手段を具備する、前記［２３］の装置。

Claims (15)

  1. サンプリングレートで動作する第１の位相信号および第２の位相信号であって、前記第１の位相信号のアサートされた時間および前記第２の位相信号のアサートされた時間は、所定の非オーバーラップ時間によって分離される、前記第１の位相信号および前記第２の位相信号と、
    前記第１の位相信号のアサートされたパルス幅に反比例する適応バイアス電流を生成するように構成されたバイアス発生器であって、
    基準電圧に操作可能でつながれた反転入力と非反転入力と出力とを具備するバイアス増幅器と、
    前記バイアス増幅器の前記出力につながれた第１側を備え、前記第１の位相信号によって制御されたフィードバックスイッチと、
    前記フィードバックスイッチの第２側につながれ、前記第１の位相信号と同じ周波数で動作するスイッチドキャパシタネットワークとして構成された周波数依存インピーダンスと、
    前記フィードバックスイッチの前記第２側と前記バイアス増幅器の前記非反転入力との間につながれたフィードバック信号と、
    前記適応バイアス電流を生成するために、前記バイアス増幅器の前記出力に操作可能でつながれたカレントミラーと、を備えた前記バイアス発生器と、
    前記第１の位相信号および前記第２の位相信号に操作可能でつながれた複数のスイッチドキャパシタと、
    前記複数のスイッチドキャパシタおよび前記適応バイアス電流に操作可能でつながれ、前記適応バイアス電流に反比例する応答時間を有する増幅器と、
    を具備し、
    前記適応バイアス電流は、第１の通信モードの第１の帯域幅と第２の通信モードの第２の帯域幅をサポートするように調整可能であり、
    前記第１の通信モードは、前記第２の通信モードと異なり、
    前記第１の帯域幅は、前記第２の帯域幅と異なり、
    前記スイッチドキャパシタ回路用の前記サンプリングレートは、可変のサンプリングレートであり、前記第１の位相信号および前記第２の位相信号の前記アサートされた時間は、前記可変のサンプリングレートに比例し、
    前記周波数依存インピーダンスは、
    前記フィードバックスイッチの前記第２側に操作可能でつながれた第１側を有する第１のスイッチと、
    前記第１のスイッチの第２側とグランドとの間でつながれたキャパシタと、
    前記第１のスイッチの前記第２側と前記グランドとの間でつながれ、前記キャパシタと並列に接続された第２のスイッチと、
    を備える、装置。
  2. 前記スイッチドキャパシタ回路は、フィルタ、積分器、増幅器およびデシメータから成るグループから選択された機能を行うための回路を具備する、請求項１の装置。
  3. 前記スイッチドキャパシタ回路は、前記サンプリングレートでアナログ信号をディジタル化し、ディジタルサンプルを提供するように動作するシグマデルタアナログディジタル変換器（ΣΔＡＤＣ）に含まれる、請求項１の装置。
  4. 前記サンプリングレートは、異なるサンプリングレートに関連したマルチプルモードの中から選択されたモードに基づいて決定され、前記バイアス発生器は、ΣΔＡＤＣ用の前記第１の位相信号の前記アサートされた時間に比例する前記適応バイアス電流を生成するように動作する、請求項１の装置。
  5. 前記バイアス発生器は、前記スイッチドキャパシタ中の前記複数のスイッチドキャパシタがＩＣプロセス及び温度における変化を通じてトラッキングする前記バイアス発生器中の少なくとも１つのキャパシタに基づいた前記適応バイアス電流を生成するように動作する、請求項１の装置。
  6. 前記第１のスイッチは、第１のクロックによって制御され、
    前記第２のスイッチは、第２のクロックによって制御され、
    前記第１のクロックおよび前記第２のクロックは、前記サンプリングレートで動作している、請求項１の装置。
  7. 前記バイアス発生器は、前記フィードバック信号中で操作可能でつながれたフィルタをさらに具備し、
    前記フィルタは、
    前記フィードバックスイッチの前記第２側と前記非反転入力との間に接続されたレジスタと、
    前記非反転入力とグランドとの間に接続されたキャパシタと、
    を具備する、請求項１の装置。
  8. 前記装置は、集積回路である、請求項１の装置。
  9. 両方ともにサンプリングレートを操作して、第１の位相信号および第２の位相信号を生成することであって、前記第１の位相信号のアサートされた時間および前記第２の位相信号のアサートされた時間は、所定の非オーバーラップ時間によって分離されることと、
    前記第１の位相信号および前記第２の位相信号を備えたスイッチドキャパシタ回路を操作することであって、前記スイッチドキャパシタ回路は、適応バイアス電流に比例した帯域幅を有することと、
    バイアス発生器で、前記第１の位相信号のアサートされたパルス幅に反比例する前記適応バイアス電流を生成することと、
    を具備し、
    前記適応バイアス電流は、第１の通信モードの第１の帯域幅と第２の通信モードの第２の帯域幅をサポートするように調整可能であり、
    前記第１の通信モードは、前記第２の通信モードと異なり、
    前記第１の帯域幅は、前記第２の帯域幅と異なり、
    前記スイッチドキャパシタ回路用の前記サンプリングレートは、可変のサンプリングレートであり、前記第１の位相信号および前記第２の位相信号の前記アサートされた時間は、前記可変のサンプリングレートに比例し、
    前記バイアス発生器は、
    基準電圧に操作可能でつながれた反転入力と非反転入力と出力とを具備するバイアス増幅器と、
    前記バイアス増幅器の前記出力につながれた第１側を備え、前記第１の位相信号によって制御されたフィードバックスイッチと、
    前記フィードバックスイッチの第２側につながれ、前記第１の位相信号と同じ周波数で動作するスイッチドキャパシタネットワークとして構成された周波数依存インピーダンスと、
    前記フィードバックスイッチの前記第２側と前記バイアス増幅器の前記非反転入力との間につながれたフィードバック信号と、
    前記適応バイアス電流を生成するために、前記バイアス増幅器の前記出力に操作可能でつながれたカレントミラーと、
    を備え、
    前記周波数依存インピーダンスは、
    前記フィードバックスイッチの前記第２側に操作可能でつながれた第１側を有する第１のスイッチと、
    前記第１のスイッチの第２側とグランドとの間でつながれたキャパシタと、
    前記第１のスイッチの前記第２側と前記グランドとの間でつながれ、前記キャパシタと並列に接続された第２のスイッチと、
    を備える、方法。
  10. 異なるサンプリングレートに関連したマルチプルモードの中からモードを選択することと、
    前記選択されたモード用の前記サンプリングレートで実行する前記第１の位相信号の前記アサートされた時間に比例するように前記適応バイアス電流を生成することと、
    をさらに具備する請求項９の方法。
  11. 前記適応バイアス電流を生成することは、前記スイッチドキャパシタ中の複数のスイッチドキャパシタがＩＣプロセス及び温度における変化を通じてトラッキングする少なくとも１つのキャパシタに基づいた前記適応バイアス電流を生成することを具備する、請求項９の方法。
  12. 両方ともにサンプリングレートを操作して、第１の位相信号および第２の位相信号を生成するための手段であって、前記第１の位相信号のアサートされた時間および前記第２の位相信号のアサートされた時間は、所定の非オーバーラップ時間によって分離される、前記手段と、
    前記第１の位相信号および前記第２の位相信号を備えたスイッチドキャパシタ回路を操作するための手段であって、前記スイッチドキャパシタ回路は、適応バイアス電流に比例した帯域幅を有する、前記手段と、
    前記第１の位相信号のアサートされたパルス幅に反比例する前記適応バイアス電流を生成するための手段と、
    を具備し、
    前記適応バイアス電流は、第１の通信モードの第１の帯域幅と第２の通信モードの第２の帯域幅をサポートするように調整可能であり、
    前記第１の通信モードは、前記第２の通信モードと異なり、
    前記第１の帯域幅は、前記第２の帯域幅と異なり、
    前記スイッチドキャパシタ回路用の前記サンプリングレートは、可変のサンプリングレートであり、前記第１の位相信号および前記第２の位相信号の前記アサートされた時間は、前記可変のサンプリングレートに比例し、
    前記適応バイアス電流を生成するための手段は、
    基準電圧に操作可能でつながれた反転入力と非反転入力と出力とを具備するバイアス増幅器と、
    前記バイアス増幅器の前記出力につながれた第１側を備え、前記第１の位相信号によって制御されたフィードバックスイッチと、
    前記フィードバックスイッチの第２側につながれ、前記第１の位相信号と同じ周波数で動作するスイッチドキャパシタネットワークとして構成された周波数依存インピーダンスと、
    前記フィードバックスイッチの前記第２側と前記バイアス増幅器の前記非反転入力との間につながれたフィードバック信号と、
    前記適応バイアス電流を生成するために、前記バイアス増幅器の前記出力に操作可能でつながれたカレントミラーと、
    を備え、
    前記周波数依存インピーダンスは、
    前記フィードバックスイッチの前記第２側に操作可能でつながれた第１側を有する第１のスイッチと、
    前記第１のスイッチの第２側とグランドとの間でつながれたキャパシタと、
    前記第１のスイッチの前記第２側と前記グランドとの間でつながれ、前記キャパシタと並列に接続された第２のスイッチと、
    を備える、装置。
  13. 前記スイッチドキャパシタ回路は、シグマデルタアナログディジタル変換器（ΣΔＡＤＣ）に含まれ、前記スイッチドキャパシタ回路を操作するための手段は、ディジタルサンプルを得るために、前記サンプリングレートでシグマデルタアナログディジタル変換器（ΣΔＡＤＣ）を備えたアナログ信号をディジタル化するための手段を具備する、請求項１２の装置。
  14. 異なるサンプリングレートに関連したマルチプルモードの中からモードを選択するための手段と、
    前記選択されたモード用の前記サンプリングレートで実行する前記第１の位相信号の前記アサートされた時間に比例するように前記適応バイアス電流を生成するための手段と、
    をさらに具備する、請求項１２の装置。
  15. 前記適応バイアス電流を生成するための手段は、前記スイッチドキャパシタ中の複数のスイッチドキャパシタがＩＣプロセス及び温度における変化を通じてトラッキングする少なくとも１つのキャパシタに基づいた前記適応バイアス電流を生成するための手段を具備する、請求項１２の装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9030213B2 (en) * 2009-01-28 2015-05-12 St-Ericsson Sa Method and system for measuring a time constant of an integrated circuit, and integrated circuit provided with such a system
CN102435799B (zh) * 2011-04-15 2014-01-22 北京博电新力电气股份有限公司 一种精密大电流的发生装置
US8384579B2 (en) * 2011-07-19 2013-02-26 Freescale Semiconductor, Inc. Systems and methods for data conversion
US8531324B2 (en) * 2011-07-19 2013-09-10 Freescale Semiconductor, Inc. Systems and methods for data conversion
US8542066B2 (en) * 2012-02-09 2013-09-24 Analog Devices, Inc. Apparatus and methods for reducing output noise of a signal channel
US9413313B2 (en) * 2013-09-09 2016-08-09 Skyworks Solutions, Inc. Multimode power amplifier bias circuit with selectable bandwidth
KR102211167B1 (ko) * 2014-08-14 2021-02-02 삼성전자주식회사 바디 바이어스 전압 생성기 및 이를 포함하는 시스템-온-칩
KR20160076197A (ko) 2014-12-22 2016-06-30 에스케이하이닉스 주식회사 듀티 싸이클 감지 회로 및 이를 포함하는 반도체 장치
CN105807832B (zh) * 2014-12-30 2017-08-11 中国科学院深圳先进技术研究院 基准稳压电路
US9525426B2 (en) * 2015-02-05 2016-12-20 Infineon Technologies Ag Cross-coupled input voltage sampling and driver amplifier flicker noise cancellation in a switched capacitor analog-to-digital converter
US10061336B1 (en) * 2017-10-29 2018-08-28 Birad—Research & Development Company Ltd. Switch capacitor in bandgap voltage reference (BGREF)
CN108259007B (zh) * 2017-12-29 2021-06-04 思瑞浦微电子科技（苏州）股份有限公司 应用于运放转换速率的增强电路
KR102160153B1 (ko) * 2018-10-31 2020-09-25 성균관대학교 산학협력단 스위치드-커패시터 고속 적분장치 및 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3848195A (en) 1973-03-12 1974-11-12 Bell Telephone Labor Inc Differential amplifier with dynamic biasing
JPH06105856B2 (ja) * 1986-06-27 1994-12-21 株式会社日立製作所 定電流源回路
US5166630A (en) * 1989-05-24 1992-11-24 Motorola, Inc. Low current switched capacitor circuit
US5691720A (en) * 1996-03-08 1997-11-25 Burr- Brown Corporation Delta sigma analog-to-digital converter having programmable resolution/bias current circuitry and method
US5982315A (en) * 1997-09-12 1999-11-09 Qualcomm Incorporated Multi-loop Σ Δ analog to digital converter
US6369745B1 (en) * 1998-04-03 2002-04-09 Cirrus Logic, Inc. Analog to digital switched capacitor converter using a delta sigma modulator having very low power, distortion and noise
US6653886B1 (en) * 1998-04-03 2003-11-25 Cirrus Logic, Inc. Power saving amplifier with selectable current levels
US6614285B2 (en) * 1998-04-03 2003-09-02 Cirrus Logic, Inc. Switched capacitor integrator having very low power and low distortion and noise
EP1168603A1 (en) 2000-06-26 2002-01-02 STMicroelectronics S.r.l. Switched-capacitor, fully-differential operational amplifier with high switching frequency
JP3841640B2 (ja) 2000-11-24 2006-11-01 富士通株式会社 半導体集積回路
US6686860B2 (en) 2000-12-12 2004-02-03 Massachusetts Institute Of Technology Reconfigurable analog-to-digital converter
JP4674976B2 (ja) * 2001-01-29 2011-04-20 ローム株式会社 音質調整装置
US6407623B1 (en) 2001-01-31 2002-06-18 Qualcomm Incorporated Bias circuit for maintaining a constant value of transconductance divided by load capacitance
US7333778B2 (en) * 2001-03-21 2008-02-19 Ericsson Inc. System and method for current-mode amplitude modulation
US6552676B1 (en) 2001-09-14 2003-04-22 Nokia Corporation Method and apparatus for power reduction in switched capacitor circuits
DE10251308B4 (de) 2002-11-04 2007-01-18 Advanced Micro Devices, Inc., Sunnyvale Integrierte geschaltete Kondensatorschaltung und Verfahren
US6839015B1 (en) * 2002-12-06 2005-01-04 Marvell International Ltd. Low power analog to digital converter
US7081789B2 (en) * 2003-12-24 2006-07-25 Telefonaktiebolaget Lm Erisson (Publ) Switched capacitor circuit compensation apparatus and method
JP2006074084A (ja) * 2004-08-31 2006-03-16 Sharp Corp 増幅回路
TWI259940B (en) 2004-12-09 2006-08-11 Novatek Microelectronics Corp Voltage-controlled current source apparatus
JP4676885B2 (ja) 2006-01-04 2011-04-27 富士通セミコンダクター株式会社 バイアス回路
KR100888031B1 (ko) * 2006-10-20 2009-03-09 삼성전자주식회사 두 배의 정밀 이득을 갖는 비율-독립 스위치 커패시터증폭기 및 그 동작 방법
US8044654B2 (en) 2007-05-18 2011-10-25 Analog Devices, Inc. Adaptive bias current generator methods and apparatus
US7750837B2 (en) * 2008-08-01 2010-07-06 Qualcomm Incorporated Adaptive bias current generation for switched-capacitor circuits

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