JP2006074084A - 増幅回路 - Google Patents

Abstract

【課題】
ゲインの範囲を大きくしながらも、製造プロセスのバラツキを抑えた高精度な対数増幅が行え、且つ、低消費電力、小面積で実現可能なスイッチトキャパシタ増幅回路を提供する。
【解決手段】
第１スイッチ手段のオンオフ動作により入力電圧のサンプリング動作を行う第１期間と出力電圧のホールド動作を行う第２期間を交互に切り換えて増幅動作を行う第１及び第２スイッチトキャパシタ増幅回路１４３，１４４を直列接続する。１つの差動増幅器１３１の入力、出力の各端子に、該各端子を第１及び第２スイッチトキャパシタ増幅回路１４３，１４４の各所定ノードＶｉｐ１，Ｖｉｍ１，Ｖｏｐ１，Ｖｏｍ１，Ｖｉｐ２，Ｖｉｍ２，Ｖｏｐ２，Ｖｏｍ２に各別に接続する第２スイッチ手段１１５〜１２２を設けて、第１及び第２スイッチトキャパシタ増幅回路が１つの差動増幅器１３１を共用可能に構成する。
【選択図】 図１

Description

本発明は、スイッチトキャパシタ増幅回路に関し、特に、携帯型電子機器等に利用可能な低消費電力型のスイッチトキャパシタ増幅回路に関する。

近年の半導体技術の進歩により、携帯型電子機器の分野において、ＣＣＤイメージセンサ等のカメラモジュールが搭載されるものが出現するようになったが、このようなカメラモジュールは、小型化、軽量化、低コスト化に加え、低消費電力化が強く要求される。アナログフロントエンド信号処理回路(以下、適宜「ＡＦＥ回路」と称す)は、イメージセンサから画像処理ＤＳＰに信号を伝達する回路であり、当然低消費電力動作可能であることが重要となる。ＡＦＥ回路は、通常、図９の示すように、主に相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路（以下、適宜「ＣＤＳ回路」と称す）、プログラマブル・ゲイン増幅回路（Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ：以下、適宜「ＰＧＡ回路」と称す。）、Ａ／Ｄ変換回路（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：以下、適宜「ＡＤＣ回路」と称す）、及び、Ｄ／Ａ変換回路（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：以下、適宜「ＤＡＣ回路」と称す）から構成される。

ＰＧＡ回路は、図示するように、ＣＤＳ回路とＡＤＣ回路との間に設け、ＣＤＳ回路からの信号をアナログ的に増幅してから、ＡＤＣ回路に出力する。このＰＧＡ回路は、ＣＤＳ回路からの信号の増幅（または減衰）のために、ゲイン制御信号に対しゲイン・カーブがｄＢ（デシベル）表示でリニア（線形）となるゲイン特性を有する対数増幅回路（または対数減衰回路）を備えるものがある。ちなみに、ゲイン・カーブを対数特性にするのは人間の明るさに対する視覚特性に由来するものである。しかし、このような対数増幅回路を用いたＰＧＡ回路においては、対数増幅回路（または対数減衰回路）の特性を向上させることが難しく、対数増幅回路に要求されるデシベル表示でリニアなゲイン・カーブを得ることが困難である。また、この対数増幅回路のゲイン・カーブは、ＰＧＡ回路の製造に使用する製造プロセスのバラツキに対する依存性が高く、直線からのズレが大きくなることもある。このようなプロセスバラツキを抑え、対数増幅回路に要求されるデシベル表示でリニアなゲイン・カーブが得られる一つの方法が、下記の特許文献１に開示されている。

この特許文献１では、対数増幅回路は、図１０に示すスイッチトキャパシタ増幅回路１０１７で構成されている。スイッチトキャパシタ増幅回路は、２つのコンデンサを用い、該コンデンサの容量比によって任意の増幅率で信号を増幅させる回路である。この対数演算回路は、差動入力・差動出力の回路であって、差動入力信号Ｖｉｎとして入力端子１０１３及び１０１４から夫々入力される信号Ｖｉｎｐ及びＶｉｎｍは、サンプリング動作時において、図１０に示すような接続状態となり、アナログスイッチ１００３及び１００４を夫々介して、コンデンサ１００９のＢ点及びコンデンサ１０１０のＢ点へ夫々入力される。同様に、アナログスイッチ１００５及び１００６を夫々介して、コンデンサ１０１１のＢ点及びコンデンサ１０１２のＢ点へ夫々入力される。一方、入力リセットスイッチ１００１及び１００２が導通しており、各コンデンサ１００９〜１０１２のＡ点側の端部は接地されている。これにより、上記各コンデンサ１００９〜１０１２には、信号Ｖｉｎｐ及びＶｉｎｍに対応した電荷が蓄積されるとともに、差動増幅器（オペアンプ）１００８の反転入力端子及び非反転入力端子は、接地レベルにリセットされる。また、サンプリング動作では、差動増幅器１００８の非反転出力端子及び反転出力端子は、両端子間に設けられた出力リセットスイッチ１００７の導通（閉成）によってリセットされている。

サンプリング動作が終了して、ホールド動作に入ると、図１１に示すような接続状態となり、入力リセットスイッチ１００１、１００２、並びに、出力リセットスイッチ１００７が遮断（開成）される。更に、アナログスイッチ１００３及び１００６が切り換えられ、コンデンサ１００９及び１０１２の各Ｂ点と差動増幅器１００８の非反転出力端子が相互に接続される。同時に、アナログスイッチ１００４及び１００５が切り換えられ、コンデンサ１０１０及び１０１１の各Ｂ点と差動増幅器１００８の反転出力端子が相互に接続される。ここで、アナログスイッチ１００３〜１００６は、入力リセットスイッチ１００１、１００２の遮断後に切り換えられるので、コンデンサ１００９とコンデンサ１０１１との間では、電荷の合計が保存されるとともに、コンデンサ１０１０とコンデンサ１０１２との間でも、電荷の合計が保存される。

これにより、スイッチトキャパシタ増幅回路１０１７の出力端子１０１５及び１０１６から差動出力信号Ｖｏｕｔとして夫々出力される信号Ｖｏｕｔｐ及びＶｏｕｔｍは、ホールド動作において、以下の数１に示すようになる。

（数１）
Ｖｏｕｔｐ−Ｖｏｕｔｍ
＝（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）×（Ｖｉｎｐ−Ｖｉｎｍ）

ここで、数１において、Ｃａはコンデンサ１００９及び１０１０の静電容量［Ｆ］であり、Ｃｘはコンデンサ１０１１及び１０１２の静電容量［Ｆ］である。
特開２００３−２４３９４９号公報

しかしながら、上記の従来技術では、対数増幅に要求されるデシベル表示でリニアなゲイン・カーブの性能を保ちつつ、大きなゲインを設定できるようにすると、スイッチトキャパシタ増幅回路で構成する場合、図８のように２段で直列接続しなければならない。スイッチトキャパシタ増幅回路において、消費される電力の殆どは差動増幅器で消費される。これは、差動増幅器が電流源により常に電流を消費しているからである。例えば、差動増幅器内の差動対トランジスタの共通接続点には定電流源が接続され、常時電流を消費している。スイッチトキャパシタ増幅回路を２段で直列接続することは、各スイッチトキャパシタ増幅回路で使用する差動増幅器も２個に増えて、その分消費電力が増加する。また、回路面積も大きくなるという問題も生じる。特に、消費電力の増大は、携帯型電子機器には致命的な問題となる。

本発明は、上記問題点に鑑みてなされたもので、その目的は、ゲインの範囲を大きくしながらも、製造プロセスのバラツキを抑えた高精度な対数増幅が行え、且つ、低消費電力、小面積で実現可能な増幅回路を提供することにある。

上記目的を達成するための本発明に係る増幅回路は、第１スイッチトキャパシタ増幅回路と第２スイッチトキャパシタ増幅回路を、前後２段に直列接続してなる増幅回路であって、前記第１及び第２スイッチトキャパシタ増幅回路の夫々は、第１スイッチ手段のオンオフ動作により入力電圧のサンプリング動作を行う第１期間と出力電圧のホールド動作を行う第２期間を交互に切り換えて増幅動作を行うスイッチトキャパシタ増幅回路であり、１つの差動増幅器の入力及び出力の各端子に、前記入力及び出力の各端子を前記第１及び第２スイッチトキャパシタ増幅回路の各所定ノードに各別に接続する第２スイッチ手段を設けて、前記第１及び第２スイッチトキャパシタ増幅回路が前記１つの差動増幅器を共用可能に構成されていることを特徴とする。

更に、本発明に係る増幅回路は、前記第１及び第２スイッチトキャパシタ増幅回路が、一方がサンプリング動作を行っている期間は、他方がホールド動作を行うように、前記第１スイッチ手段がオンオフ制御され、前記差動増幅器の前記入力及び出力の各端子が、ホールド動作を行っている側の前記第１または第２スイッチトキャパシタ増幅回路の前記各所定ノードに各別に接続するように、前記第２スイッチ手段がオンオフ制御され、前記差動増幅器が、前記第１及び第２スイッチトキャパシタ増幅回路の各ホールド動作において共通に使用されることを特徴とする。

上記各特徴の本発明に係る増幅回路によれば、第２スイッチ手段のオンオフ制御によって１つの差動増幅器が、第１及び第２スイッチトキャパシタ増幅回路の何れか一方の前記各所定ノードに接続することができ、第１及び第２スイッチトキャパシタ増幅回路が当該１つの差動増幅器を共用可能に構成されているため、差動増幅器で定常的に消費される電力が、スイッチトキャパシタ増幅回路の段数が２段であっても２倍に増加せず、１段構成のスイッチトキャパシタ増幅回路と同じであるため、低消費電力化を図りながら増幅回路の特性改善を図ることができる。また、１つの差動増幅器で２つのスイッチトキャパシタ増幅回路の動作を賄うため、スイッチトキャパシタ増幅回路の段数が２段であっても面積的にも２倍に増加せず、回路面積の大幅な増加を伴わずに増幅回路の特性改善を図ることができる。

特に、後者の特徴の本発明に係る増幅回路の場合、第１及び第２スイッチトキャパシタ増幅回路の何れか一方がサンプリング動作で、他方がホールド動作となり、必ずホールド動作中の第１または第２スイッチトキャパシタ増幅回路が、当該ホールド動作において差動増幅器を使用した増幅動作が可能となる。このことは、サンプリング動作とホールド動作を交互に行うスイッチトキャパシタ増幅回路を２段直列に接続する場合に、２つのスイッチトキャパシタ増幅回路は夫々ホールド動作時にのみ差動増幅器を使用することに着目したものである。

ここで、本発明に係る増幅回路では、１つの差動増幅器が２つの第１または第２スイッチトキャパシタ増幅回路で共用され、各使用時に全く相関のないデータが処理されるため、差動増幅器のＤＣ動作点を制御するコモンモードフィードバック（Ｃｏｍｍｏｎ Ｍｏｄｅ Ｆｅｅｄｂａｃｋ）回路（以下、適宜「ＣＭＦＢ回路」と称す）にも改善の余地が生じる。

一般に、ＣＭＦＢ回路は、２つのコンデンサとそれらを切り替えるアナログスイッチからなるスイッチトキャパシタ増幅回路で構成される。その動作は、差動増幅器が高利得で動作するように、言い換えると、差動増幅器の入力がＤＣ動作点付近で動作するよう、差動増幅器の２つの出力レベルの中間電位（以下、出力コモンモード電圧）Ｖｏ＿ｃｍを検知して入力にフィードバックする。この時、今までの１つのスイッチトキャパシタ増幅回路に対して１つの差動増幅器で構成する従来の手法では、１つのスイッチトキャパシタ増幅回路でのみデータを処理するので、どちらかの動作フェーズ（サンプリング動作またはホールド動作）で出力コモンモード電圧Ｖｏ＿ｃｍを、コンデンサを介して入力側にフィードバックさせていれば、差動増幅器の入力がＤＣ動作点付近で動作するが、本発明に係る増幅回路では、差動増幅器には、クロック毎に全く相関のないデータを処理する上記第１または第２スイッチトキャパシタ増幅回路が交互に接続されるため、従来の出力コモンモード電圧のフィードバック手法では、差動増幅器の入力がＤＣ動作点付近で動作することが困難になる。

そこで、本発明に係る増幅回路は、前記差動増幅器は、コモンモードフィードバック回路を備え、前記コモンモードフィードバック回路は、前記第１スイッチトキャパシタ増幅回路がホールド動作時に、前記差動増幅器の出力コモンモード電圧をサンプリングする第１コンデンサと、前記第２スイッチトキャパシタ増幅回路がホールド動作時に、前記差動増幅器の出力コモンモード電圧をサンプリングする第２コンデンサの２種類のコンデンサを備えていることを特徴とする。

更に、本発明に係る増幅回路は、前記第１コンデンサが前記差動増幅器の出力コモンモード電圧をサンプリングしている期間は、その半周期前に前記第２コンデンサがサンプリングした前記差動増幅器の出力コモンモード電圧を前記差動増幅器の入力側にフィードバックし、前記第２コンデンサが前記差動増幅器の出力コモンモード電圧をサンプリングしている期間は、その半周期前に前記第１コンデンサがサンプリングした前記差動増幅器の出力コモンモード電圧を前記差動増幅器の入力側にフィードバックすることを特徴とする。

上記各特徴の本発明に係る増幅回路によれば、１つの差動増幅器をクロック毎に全く相関のないデータを処理する２つのスイッチトキャパシタ増幅回路で共用する形態であっても、差動増幅器の入力をＤＣ動作点付近で動作させることが可能となり、差動増幅器の高利得化が図れる。

更に、本発明に係る増幅回路は、前記第１または第２スイッチトキャパシタ増幅回路のホールド動作終了時に、夫々オフ状態となる前記第１スイッチ手段と前記第２スイッチ手段では、前記第２スイッチ手段の方が先行してオフ状態となることを特徴とする。

上記特徴の本発明に係る増幅回路によれば、第１または第２スイッチトキャパシタ増幅回路の何れか一方を処理する際に、他方からのチャージインジェクションが混入しないように差動増幅器の入力端子と出力端子に接続する第２スイッチ手段を先に開成してオフ状態にできる。ここで、チャージインジェクションとは、スイッチ手段がオン状態からオフ状態に遷移した時に、スイッチ内の電荷が回路内に流れ込んでしまう現象で、電圧によって流れ込む電荷量は変化する。このチャージインジェクションによる電荷が差動増幅器の入力部や出力部の寄生容量等に残ってしまうと、次に処理させる異なるスイッチトキャパシタ増幅回路の演算時にそのチャージインジェクションが混入してしまう。このチャージインジェクションは次の処理に対してノイズとなる。このため、差動増幅器の入力及び出力の各端子に接続する第２スイッチ手段を第１スイッチ手段に先行してオフ状態にすることで、差動増幅器の入力部や出力部の寄生容量等にチャージインジェクションによる電荷は残らないので、次のスイッチトキャパシタ増幅回路の処理に影響を与えない。結果として増幅回路のＳＮ比が向上する。

更に、本発明に係るイメージセンサ用アナログインターフェース回路は、イメージセンサから入力されるアナログ信号を相関ダブルサンプリングする相関ダブルサンプリング回路と、前記相関ダブルサンプリング回路の出力信号を増幅する増幅回路と、前記増幅回路の出力をディジタル値に変換して出力するアナログ−ディジタル変換回路と、前記アナログ−ディジタル変換回路の出力信号を、黒レベル補正信号で補正すると共にアナログ信号に変換して、前記増幅回路の入力にフィードバックするディジタル−アナログ変換回路と、を備えてなり、前記増幅回路が上記何れかの特徴を備えた本発明に係る増幅回路であることを特徴とする。

上記特徴の本発明に係るイメージセンサ用アナログインターフェース回路によれば、増幅回路としてデシベル表示でリニアなゲイン・カーブの対数増幅回路を低消費電力で構成することができ、低消費電力で高性能なイメージセンサ用アナログインターフェース回路を提供することができる。

本発明に係る増幅回路（以下、適宜「本発明回路」と称す）の実施の形態について、図面を用いて説明する。

〈第１実施形態〉
図１に示すように、本発明回路１４５は、第１スイッチトキャパシタ増幅回路１４３を前段に、第２スイッチトキャパシタ増幅回路１４４を後段にして２段直列に接続して構成され、差動増幅器（オペアンプ）１３１を共用可能な構成となっている。第１スイッチトキャパシタ増幅回路１４３は、８つのアナログスイッチ１０１〜１０８（第１スイッチ手段に相当）と４つのコンデンサ１２３〜１２６を備えてなり、アナログスイッチ１１５，１１６，１１９，１２０（第２スイッチ手段に相当）を介して差動増幅器１３１に接続する。また、第２スイッチトキャパシタ増幅回路１４４は、６つのアナログスイッチ１０９〜１１４（第１スイッチ手段に相当）と４つのコンデンサ１２７〜１３０を備えてなり、アナログスイッチ１１７，１１８，１２１，１２２（第２スイッチ手段に相当）を介して差動増幅器１３１に接続する。以下、詳細に説明する。

第１スイッチトキャパシタ増幅回路１４３において、アナログスイッチ１０１は、制御信号ＣＫ１のオン／オフにより、入力端子１３２とコンデンサ１２３のＡ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、ノード１４２とコンデンサ１２３のＡ点の接続／非接続の制御を行う。アナログスイッチ１０２は、制御信号ＣＫ１のオン／オフにより、入力端子１３３とコンデンサ１２４のＡ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、ノード１４２とコンデンサ１２４のＡ点の接続／非接続の制御を行う。アナログスイッチ１０３は、制御信号ＣＫ１ｐのオン／オフにより、基準電圧端子１３６とノードＶｉｐ１の接続／非接続の制御を行う。アナログスイッチ１０４は、制御信号ＣＫ１ｐのオン／オフにより、基準電圧端子１３６とノードＶｉｍ１の接続／非接続の制御を行う。アナログスイッチ１０５は、制御信号ＣＫ１のオン／オフにより、基準電圧端子１３７とコンデンサ１２５のＡ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、ノードＶｉｐ１とコンデンサ１２５のＡ点の接続／非接続の制御を行う。アナログスイッチ１０６は、制御信号ＣＫ１のオン／オフにより、基準電圧端子１３８とコンデンサ１２６のＡ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、ノードＶｉｍ１とコンデンサ１２６のＡ点の接続／非接続の制御を行う。アナログスイッチ１０７は、制御信号ＣＫ１のオン／オフにより、基準電圧端子１３９とコンデンサ１２５のＢ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、ノードＶｏｐ１とコンデンサ１２５のＢ点の接続／非接続の制御を行う。アナログスイッチ１０８は、制御信号ＣＫ１のオン／オフにより、基準電圧端子１４０とコンデンサ１２６のＢ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、ノードＶｏｍ１とコンデンサ１２６のＢ点の接続／非接続の制御を行う。アナログスイッチ１１５は、制御信号ＣＫ２ｐのオン／オフにより、ノードＶｉｐ１と差動増幅器１３１の反転入力端子の接続／非接続の制御を行う。アナログスイッチ１１６は、制御信号ＣＫ２ｐのオン／オフにより、ノードＶｉｍ１と差動増幅器１３１の非反転入力端子の接続／非接続の制御を行う。アナログスイッチ１１９は、制御信号ＣＫ２ｐのオン／オフにより、ノードＶｏｐ１と差動増幅器１３１の非反転出力端子の接続／非接続の制御を行う。アナログスイッチ１２０は、制御信号ＣＫ２ｐのオン／オフにより、ノードＶｏｍ１と差動増幅器１３１の反転出力端子の接続／非接続の制御を行う。コンデンサ１２３，１２４は任意に容量値可変であるが、互いに同じ容量値に設定される。コンデンサ１２５，１２６は任意に容量値可変であるが、互いに同じ容量値に設定される。基準電圧端子１３６，１３７，１３８は、互いに同じ電圧である任意の参照入力電圧Ｖｒｅｆ１の入力端子であり、基準電圧端子１３９，１４０は、互いに同じ電圧である任意の参照入力電圧Ｖｒｅｆ２の入力端子である。

第２スイッチトキャパシタ増幅回路１４４において、アナログスイッチ１０９は、制御信号ＣＫ１のオン／オフにより、出力端子１３４とコンデンサ１２７のＢ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、ノードＶｏｐ１とコンデンサ１２７のＢ点の接続／非接続の制御を行う。アナログスイッチ１１０は、制御信号ＣＫ１のオン／オフにより、出力端子１３５とコンデンサ１２８のＢ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、ノードＶｏｍ１とコンデンサ１２８のＢ点の接続／非接続の制御を行う。アナログスイッチ１１１は、制御信号ＣＫ１のオン／オフにより、出力端子１３５とコンデンサ１２９のＢ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、ノードＶｏｐ１とコンデンサ１２９のＢ点の接続／非接続の制御を行う。アナログスイッチ１１２は制御信号ＣＫ１のオン／オフにより、出力端子１３４とコンデンサ１３０のＢ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、ノードＶｏｍ１とコンデンサ１３０のＢ点の接続／非接続の制御を行う。アナログスイッチ１１３は、制御信号ＣＫ１ｐのオン／オフにより、ノードＶｉｐ２とノードＶｐ２の接続／非接続の制御を行い、制御信号ＣＫ２ｐのオン／オフにより、基準電圧端子１４１とノードＶｐ２の接続／非接続の制御を行う。アナログスイッチ１１４は、制御信号ＣＫ１ｐのオン／オフにより、ノードＶｉｍ２とノードＶｍ２の接続／非接続の制御を行い、制御信号ＣＫ２ｐのオン／オフにより、基準電圧端子１４１とノードＶｍ２の接続／非接続の制御を行う。アナログスイッチ１１７は、制御信号ＣＫ１ｐのオン／オフにより、ノードＶｉｐ２と差動増幅器１３１の反転入力端子の接続／非接続の制御を行う。アナログスイッチ１１８は、制御信号ＣＫ１ｐのオン／オフにより、ノードＶｉｍ２と差動増幅器１３１の非反転入力端子の接続／非接続の制御を行う。アナログスイッチ１２１は、制御信号ＣＫ１ｐのオン／オフにより、ノードＶｏｐ２と差動増幅器１３１の非反転出力端子の接続／非接続の制御を行う。アナログスイッチ１２２は、制御信号ＣＫ１ｐのオン／オフにより、ノードＶｏｍ２と差動増幅器１３１の反転出力端子の接続／非接続の制御を行う。コンデンサ１２７，１２８は任意に容量値可変であるが、互いに同じ容量値に設定される。コンデンサ１２９，１３０は任意に容量値可変であるが、互いに同じ容量値に設定される。基準電圧端子１４１は、任意の参照入力電圧Ｖｒｅｆ３の入力端子である。

差動増幅器１３１は入出力共に差動型の差動増幅器（オペアンプ）であり、入力端子１３２，１３３は、第１または第２スイッチトキャパシタ増幅回路１４３，１４４からの差動入力信号が入力される入力端子であり、出力端子１３４，１３５は、第１または第２スイッチトキャパシタ増幅回路１４３，１４４へ差動出力信号が出力される出力端子である。

次に、図１に示す本発明回路１４５の動作を、図２を参照して説明する。図２は、本発明回路１４５の動作を説明するタイミング図である。

図２中（ａ）、（ｂ）、（ｃ）及び（ｄ）は、夫々、制御信号ＣＫ１ｐ、制御信号ＣＫ１、制御信号ＣＫ２ｐ及び制御信号ＣＫ２の制御波形を示し、（ｅ）は第１スイッチトキャパシタ増幅回路１４３の状態、（ｆ）は第２スイッチトキャパシタ増幅回路１４４の動作状態を示している。図２中、「Ｓａｍｐｌｅ Ｍｏｄｅ」はサンプリング動作状態を、「Ｈｏｌｄ Ｍｏｄｅ」はホールド動作状態を、夫々示している。

図２中のＰｈａｓｅ１に示す期間では、制御信号ＣＫ１ｐ及びＣＫ１がオン、制御信号ＣＫ２ｐ及びＣＫ２がオフとなる状態であり、第１スイッチトキャパシタ増幅回路１４３はサンプリング動作期間、第２スイッチトキャパシタ増幅回路１４４は、ホールド動作期間となる。図２中のＰｈａｓｅ２に示す期間では、制御信号ＣＫ１がオン、制御信号ＣＫ１ｐ、ＣＫ２ｐ及びＣＫ２がオフとなる状態である。図２中のＰｈａｓｅ３に示す期間では、制御信号ＣＫ１ｐ、ＣＫ１、ＣＫ２ｐ及びＣＫ２が全てオフとなる状態である。図２中のＰｈａｓｅ４に示す期間では、制御信号ＣＫ２ｐ及びＣＫ２がオン、制御信号ＣＫ１ｐ及びＣＫ１がオフとなる状態であり、第１スイッチトキャパシタ増幅回路１４３はホールド動作期間、第２スイッチトキャパシタ増幅回路１４４はサンプリング動作期間となる。図２中のＰｈａｓｅ５に示す期間では、制御信号ＣＫ２がオン、制御信号ＣＫ２ｐ、ＣＫ１ｐ及びＣＫ１がオフとなる状態である。図２中のＰｈａｓｅ６に示す期間では、制御信号ＣＫ１ｐ、ＣＫ１、ＣＫ２ｐ及びＣＫ２が全てオフとなる状態である。

動作遷移の順はＰｈａｓｅ１、Ｐｈａｓｅ２、Ｐｈａｓｅ３、Ｐｈａｓｅ４、Ｐｈａｓｅ５、Ｐｈａｓｅ６、Ｐｈａｓｅ１、Ｐｈａｓｅ２・・・であり、Ｐｈａｓｅ１からＰｈａｓｅ６までの６つの期間を順番に循環的に繰り返す。

本発明回路１４５の特徴として、制御信号ＣＫ１と制御信号ＣＫ２はオン状態が互いにオーバーラップせず、また、制御信号ＣＫ１ｐ、ＣＫ２ｐは、夫々対応する制御信号ＣＫ１、ＣＫ２より、オン状態からオフ状態に遷移するタイミングが早い。また、第１及び第２スイッチトキャパシタ増幅回路１４３、１４４において、同じ差動増幅器１３１を共用するので、各スイッチトキャパシタ増幅回路１４３、１４４がホールド動作期間に差動増幅器１３１と接続するよう、アナログスイッチ１１５〜１２２の切り替え制御を行う。

図３は、本発明回路１４５における、図２中のＰｈａｓｅ１の状態を示す。図３において、図１と同じ要素には、同一符号を付して説明する。

図３中、第１スイッチトキャパシタ増幅回路１４３において、入力端子１３２から入力される差動入力電圧Ｖｉｎｐはアナログスイッチ１０１を介してコンデンサ１２３のＡ点に入力され、基準電圧端子１３６から入力される参照入力電圧Ｖｒｅｆ１はアナログスイッチ１０３を介してコンデンサ１２３のＢ点に入力される。また、基準電圧端子１３７から入力される参照入力電圧Ｖｒｅｆ１はアナログスイッチ１０５を介してコンデンサ１２５のＡ点に入力される。基準電圧端子１３９から入力される参照入力電圧Ｖｒｅｆ２はアナログスイッチ１０７を介してコンデンサ１２５Ｂ点に入力される。一方、入力端子１３３から入力される差動入力電圧Ｖｉｎｍはアナログスイッチ１０２を介してコンデンサ１２４のＡ点に入力され、基準電圧端子１３６から入力される参照入力電圧Ｖｒｅｆ１はアナログスイッチ１０４を介してコンデンサ１２４のＢ点に入力される。また、基準電圧端子１３８から入力される参照入力電圧Ｖｒｅｆ１はアナログスイッチ１０６を介してコンデンサ１２６のＡ点に入力される。基準電圧端子１４０から入力される参照入力電圧Ｖｒｅｆ２はアナログスイッチ１０８を介してコンデンサ１２６のＢ点に入力される。ここで、アナログスイッチ１１５はオフであるので、ノードＶｉｐ１と差動増幅器１３１の反転入力端子は非接続、アナログスイッチ１１６はオフであるので、ノードＶｉｍ１と差動増幅器１３１の非反転入力端子は非接続、アナログスイッチ１１９はオフであるので、ノードＶｏｐ１と差動増幅器１３１の非反転出力端子は非接続、アナログスイッチ１２０はオフであるので、ノードＶｏｍ１と差動増幅器１３１の反転出力端子は非接続である。

図３中、第２スイッチトキャパシタ増幅回路１４４において、アナログスイッチ１１３，１１７を介して、ノードＶｉｐ２、コンデンサ１２７とコンデンサ１２９の各Ａ点、及び、差動増幅器１３１の反転入力端子が相互に接続され、アナログスイッチ１１４，１１８を介して、ノードＶｉｍ２、コンデンサ１２８とコンデンサ１３０の各Ａ点、及び、差動増幅器１３１の非反転入力端子が相互に接続され、アナログスイッチ１０９，１１２，１２１を介して、ノードＶｏｐ２、コンデンサ１２７とコンデンサ１３０の各Ｂ点、及び、差動増幅器１３１の非反転出力端子が接続され、アナログスイッチ１１０，１１１，１２２を介して、ノードＶｏｍ２、コンデンサ１２８とコンデンサ１２９のＢ点、及び、差動増幅器１３１の反転出力端子が接続される。

次に、図３に示す本発明回路１４５の動作を、図２を参照して説明する。第１スイッチトキャパシタ増幅回路１４３において、入力端子１３２及び１３３から入力される差動入力電圧Ｖｉｎｐ，Ｖｉｎｍがコンデンサ１２３及び１２４の各Ａ点に印加されて、各入力電圧Ｖｉｎｐ，Ｖｉｎｍに応じた電荷が夫々コンデンサ１２３及び１２４に充電される（サンプリング動作）。コンデンサ１２５には、参照入力電圧Ｖｒｅｆ１と参照入力電圧Ｖｒｅｆ２の電圧差分の電荷が充電される。同様に、コンデンサ１２６には、参照入力電圧Ｖｒｅｆ１と参照入力電圧Ｖｒｅｆ２の電圧差分の電荷が充電される。一方、第２スイッチトキャパシタ増幅回路１４４においては、本発明回路１４５の出力端子１３４及び１３５から出力される差動出力信号（Ｖｏｐ２−Ｖｏｍ２）は、Ｐｈａｓｅ４でコンデンサ１２７，１２８，１２９及び１３０に充電された電荷により、下記の数２に示すようになり、Ｐｈａｓｅ１の期間中、出力される（ホールド動作）。

（数２）
（Ｖｏｐ２−Ｖｏｍ２）
＝（Ｃ３＋Ｃ４）／（Ｃ３−Ｃ４）×（Ｖｏｐ１−Ｖｏｍ１）

尚、数２において、Ｃ３はＣ３ｐ、Ｃ３ｍの容量値、Ｃ４はＣ４ｐ、Ｃ４ｍの容量値である。

次に、図２中のＰｈａｓｅ２に示す期間では、制御信号ＣＫ１ｐをオフにすることにより、アナログスイッチ１０３及び１０４の両端が非接続（開成状態）となり、ノードＶｉｐ１及びＶｉｍ１が高インピーダンスとなる。これは、ノードＶｉｐ１とＶｉｍ１にノイズとなる電荷が入ってくるのを抑えるためである。

図２中のＰｈａｓｅ３に示す期間では、制御信号ＣＫ１をオフにして図１中の全てのアナログスイッチの両端を非接続（開成状態）にすることで、第１スイッチトキャパシタ増幅回路１４３において、サンプリングした差動入力電圧に応じた電荷が変化しないよう、つまり信号データが消えないようにしている。

図４は、本発明回路１４５における、図２中のＰｈａｓｅ４の状態を示す。図４において、図１と同じ要素には、同一符号を付して説明する。

図４中、第１スイッチトキャパシタ増幅回路１４３において、アナログスイッチ１０１，１０２を介してコンデンサ１２３のＡ点とコンデンサ１２４のＡ点が相互に接続され、同電位になる。アナログスイッチ１０５，１１５を介してコンデンサ１２３のＢ点、コンデンサ１２５のＡ点、及び、差動増幅器１３１の反転入力端子が相互に接続される。また、アナログスイッチ１０７，１１９を介してコンデンサ１２５のＢ点、差動増幅器１３１の非反転出力端子、及び、ノードＶｏｐ１が相互に接続される。一方、アナログスイッチ１０６，１１６を介してコンデンサ１２４のＢ点、コンデンサ１２６のＡ点、及び、差動増幅器１３１の非反転入力端子が相互に接続される。また、アナログスイッチ１０８，１２０を介してコンデンサ１２６のＢ点、差動増幅器１３１の反転出力端子、及び、ノードＶｏｍ１が相互に接続される。

図４中、第２スイッチトキャパシタ増幅回路１４４において、ノードＶｏｐ１から入力される差動入力電圧はアナログスイッチ１０９を介してコンデンサ１２７のＢ点に入力され、基準電圧端子１４１から入力される参照入力電圧Ｖｒｅｆ３はアナログスイッチ１１３を介してコンデンサ１２７のＡ点に入力される。また、ノードＶｏｐ１から入力される差動入力電圧はアナログスイッチ１１１を介してコンデンサ１２９のＢ点に入力され、基準電圧端子１４１から入力される参照入力電圧Ｖｒｅｆ３はアナログスイッチ１１３を介してコンデンサ１２９のＡ点に入力される。一方、ノードＶｏｍ１から入力される差動入力電圧はアナログスイッチ１１０を介してコンデンサ１２８のＢ点に入力され、基準電圧端子１４１から入力される参照入力電圧Ｖｒｅｆ３はアナログスイッチ１１４を介してコンデンサ１２８のＡ点に入力される。また、ノードＶｏｍ１から入力される差動入力電圧はアナログスイッチ１１２を介してコンデンサ１３０のＢ点に入力され、基準電圧端子１４１から入力される参照入力電圧Ｖｒｅｆ３はアナログスイッチ１１４を介してコンデンサ１３０のＡ点に入力される。そして、ノードＶｉｐ１はアナログスイッチ１１５を介して、差動増幅器１３１の反転入力端子に入力され、ノードＶｉｍ１はアナログスイッチ１１６を介して、差動増幅器１３１の非反転入力端子に入力され、ノードＶｏｐ１はアナログスイッチ１１９を介して、差動増幅器１３１の非反転出力端子に接続し、ノードＶｏｍ１はアナログスイッチ１２０を介して、差動増幅器１３１の反転出力端子に接続される。

次に、図４に示す本発明回路１４５の動作を、図２を参照して説明する。第１スイッチトキャパシタ増幅回路１４３において、ノードＶｏｐ１とＶｏｍ１から出力される差動出力信号（Ｖｏｐ１−Ｖｏｍ１）は、Ｐｈａｓｅ１でコンデンサ１２３，１２４，１２５及び１２６に充電された電荷により、下記の数３に示すようになり、Ｐｈａｓｅ４の期間中、出力される（ホールド動作）。

（数３）
（Ｖｏｐ１−Ｖｏｍ１）
＝（Ｃ１／Ｃ２）×（Ｖｉｎｐ−Ｖｉｎｍ）

尚、数３において、Ｃ１はＣ１ｐ、Ｃ１ｍの容量値、Ｃ２はＣ２ｐ、Ｃ２ｍの容量値である。

第２スイッチトキャパシタ増幅回路１４４において、ノードＶｏｐ１及びＶｏｍ１から入力される差動入力電圧がコンデンサ１２７，１２８，１２９及び１３０に印加されて、当該差動入力電圧に応じた電荷が夫々コンデンサ１２７，１２８，１２９及び１３０に充電される（サンプリング動作）。

次に、図２中のＰｈａｓｅ５に示す期間では、制御信号ＣＫ２ｐをオフにすることにより、アナログスイッチ１１３及び１１４の両端が非接続（開成状態）となり、ノードＶｐ２及びＶｍ２が高インピーダンスとなる。これは、ノードＶｐ２とＶｍ２にノイズとなる電荷が入ってくるのを抑えるためである。

次に、図２中のＰｈａｓｅ６に示す期間では、制御信号ＣＫ２をオフにして図１中の全てのアナログスイッチの両端を非接続（開成状態）にすることで、第２スイッチトキャパシタ増幅回路１４４において、サンプリングしたノードＶｏｐ１及びＶｏｍ１から入力される差動入力電圧に応じた電荷が変化しないよう、つまり信号データが消えないようにしている。

次に、本発明回路１４５の差動増幅器１３１のＣＭＦＢ（コモンモードフィードバック）回路５２０について説明する。図５は、該ＣＭＦＢ回路５２０の一構成例を示す回路ブロック図である。図５において、図１と同じ要素には、同一符号を付して説明する。

第１及び第２スイッチトキャパシタ増幅回路１４３，１４４の各ホールド動作期間において、差動増幅器１３１は高利得になるように入力のＤＣ動作点を適正に設定する必要がある。通常、入力のＤＣ動作点は、出力範囲が大きくなるよう出力コモンモード電圧が電源電圧ＶＤＤの半分の電圧になるように調節する。本回路例では、ホールド動作期間での差動増幅器１３１の動作点が、所定の出力コモンモード電圧となるように、ＣＭＦＢ回路５２０によって帰還を施す構成をとっている。

図５に示すように、ＣＭＦＢ回路５２０は、８つのアナログスイッチ５０１〜５０８（第１スイッチ手段に相当）と６つのコンデンサ５０９〜５１４を備えてなる。ＣＭＦＢ回路５２０において、アナログスイッチ５０１は、制御信号ＣＫ１のオン／オフにより、ノード５１９とコンデンサ５０９のＡ点の接続／非接続の制御を行い、制御信号ＣＫ２ｐのオン／オフにより、基準電圧端子５１５とコンデンサ５０９のＡ点の接続／非接続の制御を行う。アナログスイッチ５０２は、制御信号ＣＫ１のオン／オフにより、ノード５１９とコンデンサ５１０のＡ点の接続／非接続の制御を行い、制御信号ＣＫ２ｐのオン／オフにより、基準電圧端子５１６とコンデンサ５１０のＡ点の接続／非接続の制御を行う。アナログスイッチ５０３は、制御信号ＣＫ１ｐのオン／オフにより、基準電圧端子５１５とコンデンサ５１１のＡ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、ノード５１９とコンデンサ５１１のＡ点の接続／非接続の制御を行う。アナログスイッチ５０４は、制御信号ＣＫ１ｐのオン／オフにより、基準電圧端子５１６とコンデンサ５１２のＡ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、ノード５１９とコンデンサ５１２のＡ点の接続／非接続の制御を行う。アナログスイッチ５０５は、制御信号ＣＫ１のオン／オフにより、差動増幅器１３１の非反転出力端子とコンデンサ５０９のＢ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、基準電圧端子５１７とコンデンサ５０９のＢ点の接続／非接続の制御を行う。アナログスイッチ５０６は、制御信号ＣＫ１のオン／オフにより、差動増幅器１３１の反転出力端子とコンデンサ５１０のＢ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、基準電圧端子５１８とコンデンサ５１０のＢ点の接続／非接続の制御を行う。アナログスイッチ５０７は、制御信号ＣＫ１のオン／オフにより、基準電圧端子５１７とコンデンサ５１１のＢ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、差動増幅器１３１の非反転出力端子とコンデンサ５１１のＢ点の接続／非接続の制御を行う。アナログスイッチ５０８は、制御信号ＣＫ１のオン／オフにより、基準電圧端子５１８とコンデンサ５１２のＢ点の接続／非接続の制御を行い、制御信号ＣＫ２のオン／オフにより、差動増幅器１３１の反転出力端子とコンデンサ５１２のＢ点の接続／非接続の制御を行う。コンデンサ５０９，５１０，５１１及び５１２は夫々同じ容量値である。コンデンサ５１３は、差動増幅器１３１の反転出力端子と非反転入力端子間に接続され、コンデンサ５１４は、差動増幅器１３１の非反転出力端子と反転入力端子間に接続されている。ここで、コンデンサ５１３と５１４は同じ容量値である。基準電圧端子５１５，５１６は、互いに同じ電圧である任意の参照入力電圧Ｖｒｅｆ４の入力端子であり、基準電圧端子５１７，５１８は、互いに同じ電圧である任意の参照入力電圧Ｖｒｅｆ５の入力端子である。また、ノード５１９は差動増幅器１３１の電流源トランジスタのゲートに接続される。

上記構成のＣＭＦＢ回路５２０は、図２のタイミングで動作する。アナログスイッチ５０１，５０２，５０５，５０６、及び、コンデンサ５０９，５１０は、図１中の第１スイッチトキャパシタ増幅回路１４３と同期して動作し、アナログスイッチ５０３，５０４，５０７，５０８、及び、コンデンサ５１１、５１２は図１中の第２スイッチトキャパシタ増幅回路１４４と同期して動作する。即ち、図２中のＰｈａｓｅ１の状態において、図５中のアナログスイッチ５０１，５０２，５０５，５０６、及び、コンデンサ５０９，５１０はサンプリング動作中であり、アナログスイッチ５０３，５０４，５０７，５０８、及び、コンデンサ５１１、５１２はホールド動作中である。

そして、図２中のＰｈａｓｅ４の状態において、図５中のアナログスイッチ５０１，５０２，５０５，５０６、及び、コンデンサ５０９，５１０はホールド動作中であり、アナログスイッチ５０３，５０４，５０７，５０８、及び、コンデンサ５１１、５１２はサンプリング動作中である。

次に、ＣＭＦＢ回路５２０の具体的な回路動作について説明する。図６は、ＣＭＦＢ回路５２０が、図２中のＰｈａｓｅ１の状態を示す。

前述のように、図２中のＰｈａｓｅ１の状態において、第１スイッチトキャパシタ増幅回路１４３はサンプリング動作期間であり、コンデンサ５０９，５１０は、参照入力電圧Ｖｒｅｆ４と参照入力電圧Ｖｒｅｆ５との差分電圧が夫々充電される（サンプリング動作）。一方、図２中のＰｈａｓｅ１の状態において、第２スイッチトキャパシタ増幅回路１４４はホールド動作期間であり、差動増幅器１３１の非反転出力端子と反転出力端子間に、夫々コンデンサ５１１と５１２がアナログスイッチ５０３，５０４，５０７及び５０８を介して直列に接続され、且つ、コンデンサ５１１，５１２の共通接続点であるノード５１９が差動増幅器１３１内の電流源トランジスタのゲートに接続される。この接続関係により、ＣＭＦＢ回路５２０は、差動増幅器１３１本体の出力端子間に接続され、２つの出力レベルの中間電位（出力コモンモード電圧）Ｖｏ＿ｃｍを、コンデンサを介して差動増幅器１３１内の電流源トランジスタのゲートにフィードバックすることによって出力動作点を決定するローカルループが形成される。即ち、本ＣＭＦＢ回路５２０を用いることで、差動増幅器１３１本体の出力動作点を差動出力電圧の中間電位にすることができる。その結果、ホールド動作期間では、高利得となるようにＤＣ動作点を設定できることになる。

図７は、ＣＭＦＢ回路５２０が、図２中のＰｈａｓｅ４の状態を示す。図２中のＰｈａｓｅ４の状態において、第１スイッチトキャパシタ増幅回路１４３はホールド動作期間であり、差動増幅器１３１の非反転出力端子と反転出力端子間にコンデンサ５０９，５１０がアナログスイッチ５０１，５０２，５０５及び５０６を介して直列に接続され、且つ、コンデンサ５０９，５１０の共通接続点であるノード５１９が差動増幅器１３１内の電流源トランジスタのゲートに接続される。第２スイッチトキャパシタ増幅回路１４４と同様に、この接続関係により、ＣＭＦＢ回路５２０は、差動増幅器１３１本体の出力端子間に接続され、出力コモンモード電圧Ｖｏ＿ｃｍを、コンデンサを介して差動増幅器１３１内の電流源トランジスタのゲートにフィードバックすることによって出力動作点を決定するローカルループが形成され、その結果、高利得となるようにＤＣ動作点を設定できる。一方、図２中のＰｈａｓｅ４の状態において、第２スイッチトキャパシタ増幅回路１４４はサンプリング動作期間であり、コンデンサ５１１，５１２は、参照入力電圧Ｖｒｅｆ４と参照入力電圧Ｖｒｅｆ５との差分電圧が夫々充電される（サンプリング動作）。

〈第２実施形態〉
次に、本発明の第２実施形態として、第１実施形態の本発明回路１４５を使用したイメージセンサ用アナログインターフェース回路の一構成例を、ＡＦＥ回路９０６に適用した場合を例に、図９を参照しながら説明する。

図９に示すように、第２実施形態のＡＦＥ回路９０６は、入力端子９１０から入力される、イメージセンサ９０１からのアナログ画像信号に対して、低周波ノイズの除去や黒レベルの補正などの処理を行うとともに、処理後のディジタル信号を出力端子９１１から、次段のディジタル信号処理回路（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ：以下、適宜「ＤＳＰ回路」と称す）９０７に出力する。

ＡＦＥ回路９０６には、コンデンサ９１２を介して入力端子９１０にイメージセンサ９０１が接続され、コンデンサ９１３を介して基準電圧（本実施形態では接地レベル）が印加される。ＡＦＥ回路９０６は、ＣＤＳ回路９０２と、ＣＤＳ回路９０２の出力から、ＤＡＣ回路９０５の出力を減算する減算器９０９と、次段のＤＳＰ回路９０７から設定される増幅率で、減算器９０９の出力を増幅するＰＧＡ回路９０３と、ＰＧＡ回路９０３の出力信号をディジタル値に変換して出力端子９１１から出力するＡＤＣ回路９０４と、入力端子９１５を介して入力されてくるレベル入力信号をＡＤＣ回路９０４の出力値から減算する減算器９１４と、減算器９１４の出力信号をアナログ値に変換して減算器９０９へ入力するＤＡＣ回路９０５を備えて構成される。ここで、ＰＧＡ回路９０３は、第１実施形態における本発明回路１４５である。

また、イメージセンサ９０１と入力端子９１０との間に設けられたコンデンサ９１２は、イメージセンサ画像信号のレベル変換機能を奏する。更に、予め定められた基準電圧が一端に印加され、他端がＣＤＳ回路９０２に接続されたコンデンサ９１３は、コンデンサ９１２と同じ静電容量であり、イメージセンサ画像信号のサンプリング時に混入するコモンモードノイズを低減するために用いられている。ここで、イメージセンサ画像信号では、フィードスルーに含まれるノイズと、信号期間中のイメージセンサ画像信号に含まれるノイズとは、互いに相関を持っている。従って、ＣＤＳ回路９０２がイメージセンサ画像信号のフィードスルーレベルをクランプした上で、イメージセンサ画像信号が画素の信号レベルを示している信号期間におけるイメージセンサ画像信号をサンプルホールドすることによって、イメージセンサ画像信号から低周波ノイズを除去できる。

一方、ＰＧＡ回路９０３は、コンデンサ１２３〜１３０の静電容量値を設定することで、０〜２４ｄＢまでの範囲で、０．０９４ｄＢステップでゲインを設定可能に構成されている。

このように、本実施形態に係るＡＦＥ回路９０６では、ＰＧＡ回路９０３として、高精度、高速動作でかつ低消費電力化可能な本発明回路１４５が使用されている。従って、高速動作、低消費電力化可能で、高精度なディジタル信号を出力可能なＡＦＥ回路９０６を実現できる。尚、上述の説明では、本発明回路１４５をイメージセンサのＡＦＥ回路９０６に適用した場合について説明したが、本発明回路１４５の適用例としては、これに限定されるものではない。

本発明に係る増幅回路の一実施形態を示す回路ブロック図 本発明に係る増幅回路の回路動作を説明するタイミング図 本発明に係る増幅回路における図２中に示すＰｈａｓｅ１の状態を示す回路ブロック図 本発明に係る増幅回路における図２中に示すＰｈａｓｅ４の状態を示す回路ブロック図 本発明に係る増幅回路の差動増幅器のＣＭＦＢ回路の一構成例を示す回路ブロック図 図５に示すＣＭＦＢ回路における図２中に示すＰｈａｓｅ１の状態を示す回路ブロック図 図５に示すＣＭＦＢ回路における図２中に示すＰｈａｓｅ４の状態を示す回路ブロック図 従来の増幅回路の一構成例を示す回路ブロック図 ＡＦＥ回路のブロック構成図 従来の増幅回路の他の構成例におけるサンプリング動作状態を示す回路ブロック図 従来の増幅回路の他の構成例におけるホールド動作状態を示す回路ブロック図

符号の説明

１０１〜１０８： アナログスイッチ（第１スイッチ手段）
１０９〜１１４： アナログスイッチ（第１スイッチ手段）
１１５，１１６，１１９，１２０： アナログスイッチ（第２スイッチ手段）
１１７，１１８，１２１，１２２： アナログスイッチ（第２スイッチ手段）
１２３〜１２６： コンデンサ
１２７〜１３０： コンデンサ
１３１： 差動増幅器（オペアンプ）
１３２，１３３： 入力端子
１３４，１３５： 出力端子
１３６〜１４１： 基準電圧端子
１４２： ノード
１４３： 第１スイッチトキャパシタ増幅回路
１４４： 第２スイッチトキャパシタ増幅回路
１４５： 本発明に係る増幅回路
５０１〜５０８： アナログスイッチ
５０９〜５１４： コンデンサ
５１５〜５１８： コンデンサ
５１９： ノード
５２０： コモンモードフィードバック（ＣＭＦＢ）回路
９０１： イメージセンサ
９０２： 相関二重サンプリング回路（ＣＤＳ回路）
９０３： プログラマブル・ゲイン増幅回路（ＰＧＡ回路）
９０４： Ａ／Ｄ変換回路（ＡＤＣ回路）
９０５： Ｄ／Ａ変換回路（ＤＡＣ回路）
９０６： アナログフロントエンド信号処理回路（ＡＦＥ回路）
９０７： ディジタル信号処理回路（ＤＳＰ回路）
９０８，９１２，９１３： コンデンサ
９０９： 減算器
９１０： 入力端子
９１１： 出力端子
９１４： 減算器
９１５： 入力端子
Ｃ１ｐ，Ｃ１ｍ，Ｃ２ｐ，Ｃ２ｍ，Ｃ３ｐ，Ｃ３ｍ，Ｃ４ｐ，Ｃ４ｍ： 静電容量
ＣＫ１，ＣＫ１ｐ，ＣＫ２，ＣＫ２ｐ： 制御信号
Ｖｉｎｐ，Ｖｉｎｍ： 差動入力電圧
Ｖｏｕｔｐ，Ｖｏｕｔｍ： 差動出力電圧
Ｖｉｐ１，Ｖｉｍ１： 第１スイッチトキャパシタ増幅回路内のノード対
Ｖｏｐ１，Ｖｏｍ１： 第１スイッチトキャパシタ増幅回路内のノード対
Ｖｉｐ２，Ｖｉｍ２： 第２スイッチトキャパシタ増幅回路内のノード対
Ｖｏｐ２，Ｖｏｍ２： 第２スイッチトキャパシタ増幅回路内のノード対
Ｖｒｅｆ１〜Ｖｒｅｆ５： 参照入力電圧
Ｖｂ＿ｃｍｆｂ： 差動増幅器の差動出力電圧の中間電位（出力コモンモード電圧）のフィードバック用の入力端子

Claims (6)

1. 第１スイッチトキャパシタ増幅回路と第２スイッチトキャパシタ増幅回路を、前後２段に直列接続してなる増幅回路であって、
   前記第１及び第２スイッチトキャパシタ増幅回路の夫々は、第１スイッチ手段のオンオフ動作により入力電圧のサンプリング動作を行う第１期間と出力電圧のホールド動作を行う第２期間を交互に切り換えて増幅動作を行うスイッチトキャパシタ増幅回路であり、
   １つの差動増幅器の入力及び出力の各端子に、前記入力及び出力の各端子を前記第１及び第２スイッチトキャパシタ増幅回路の各所定ノードに各別に接続する第２スイッチ手段を設けて、前記第１及び第２スイッチトキャパシタ増幅回路が前記１つの差動増幅器を共用可能に構成されていることを特徴とする増幅回路。
2. 前記第１及び第２スイッチトキャパシタ増幅回路は、一方がサンプリング動作を行っている期間は、他方がホールド動作を行うように、前記第１スイッチ手段がオンオフ制御され、
   前記差動増幅器の前記入力及び出力の各端子が、ホールド動作を行っている側の前記第１または第２スイッチトキャパシタ増幅回路の前記各所定ノードに各別に接続するように、前記第２スイッチ手段がオンオフ制御され、
   前記差動増幅器が、前記第１及び第２スイッチトキャパシタ増幅回路の各ホールド動作において共通に使用されることを特徴とする請求項１に記載の増幅回路。
3. 前記差動増幅器は、コモンモードフィードバック回路を備え、
   前記コモンモードフィードバック回路は、前記第１スイッチトキャパシタ増幅回路がホールド動作時に、前記差動増幅器の出力コモンモード電圧をサンプリングする第１コンデンサと、前記第２スイッチトキャパシタ増幅回路がホールド動作時に、前記差動増幅器の出力コモンモード電圧をサンプリングする第２コンデンサの２種類のコンデンサを備えていることを特徴とする請求項１または２に記載の増幅回路。
4. 前記第１コンデンサが前記差動増幅器の出力コモンモード電圧をサンプリングしている期間は、その半周期前に前記第２コンデンサがサンプリングした前記差動増幅器の出力コモンモード電圧を前記差動増幅器の入力側にフィードバックし、
   前記第２コンデンサが前記差動増幅器の出力コモンモード電圧をサンプリングしている期間は、その半周期前に前記第１コンデンサがサンプリングした前記差動増幅器の出力コモンモード電圧を前記差動増幅器の入力側にフィードバックすることを特徴とする請求項３に記載の増幅回路。
5. 前記第１または第２スイッチトキャパシタ増幅回路のホールド動作終了時に、夫々オフ状態となる前記第１スイッチ手段と前記第２スイッチ手段では、前記第２スイッチ手段の方が先行してオフ状態となることを特徴とする請求項１〜４の何れか１項に記載の増幅回路。
6. イメージセンサから入力されるアナログ信号を相関ダブルサンプリングする相関ダブルサンプリング回路と、
   前記相関ダブルサンプリング回路の出力信号を増幅する増幅回路と、
   前記増幅回路の出力をディジタル値に変換して出力するアナログ−ディジタル変換回路と、
   前記アナログ−ディジタル変換回路の出力信号を、黒レベル補正信号で補正すると共にアナログ信号に変換して、前記増幅回路の入力にフィードバックするディジタル−アナログ変換回路と、を備えてなり、
   前記増幅回路が、請求項１〜５の何れか１項に記載の増幅回路であることを特徴とするイメージセンサ用アナログインターフェース回路。

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