KR101368785B1 - 듀얼 데이타 레이트를 지원하는 공통 모드 귀환 회로, 그를포함하는 프로그래머블 이득 증폭기, 및 이미지 센서 - Google Patents

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Abstract

본 발명의 실시 예에 따른 공통 모드 귀환 회로는 공통 모드 귀환단과 제1출력단 사이에 접속된 제1캐패시터와, 상기 공통 모드 귀환단과 제2출력단 사이에 접속된 제2캐패시터와, 제1셀, 및 제2셀을 포함한다. 상기 제1셀은 제1클럭 제어 신호에 응답하여 상기 제1캐패시터와 전하를 공유하는 제3캐패시터 및 상기 제1클럭 제어 신호에 응답하여 상기 제2캐패시터와 전하를 공유하는 제4캐패시터를 포함한다. 상기 제2셀은 제2클럭 제어 신호에 응답하여 상기 제1캐패시터와 전하를 공유하는 제5캐패시터 및 상기 제2클럭 제어 신호에 응답하여 상기 제2캐패시터와 전하를 공유하는 제6캐패시터를 구비하는 제2셀을 포함한다. 상기 제1클럭 제어 신호와 상기 제2클럭 제어 신호는 논-오버랩된 신호이다.
SDR, DDR, CMFB, 프로그래머블 이득 증폭기

Description

듀얼 데이타 레이트를 지원하는 공통 모드 귀환 회로, 그를 포함하는 프로그래머블 이득 증폭기, 및 이미지 센서{Dual data rate Common Mode Feed-Back circuit and Programmable gain amplifier and Image sensor having the same}
본 발명은 공통 모드 귀환 회로에 관한 것으로서, 특히 버스들 사이에 존재하는 오프셋을 제거하며 듀얼 데이타 레이트(Dual Data Rate; 이하 DDR이라 함)을 지원하는 공통 모드 귀환 회로(Common Mode Feed-Back circuit; 이하 CMFB라 함)와 그를 포함하는 프로그래머블 이득 증폭기(Programmable Gain Amplifier; 이하 PGA라 함) 및 이미지 센서에 관한 것이다.
아날로그 집적 회로들(Analog integrated circuits)의 대표적인 예가 연산 증폭기(Operational amplifier)이다. 이상적으로, 연산 증폭기는 무한 이득 (infinite gain), 무한 입력 임피던스(infinite input impedance), 및 제로 출력 임피던스(zero output impedance)의 특성들을 갖지만, 실질적인 연산 증폭기의 특성들을 이러한 이상적인 연산 증폭기의 특성들과 다르다.
예컨대, 완전 차동 증폭기(fully differential amplifier)에서, CMFB를 사용하지 않고 복수의 바이어스들을 모두 고정시킬 경우, 파워, 온도, 공정의 변화, 상 기 완전 차동 증폭기 입력 공통 모드와 출력 공통 모드 사이, 또는 노이즈에 의한 출력 공통 모드의 변화에 의해 상기 완전 차동 증폭기의 출력 신호의 범위는 확보되지 못하거나 이득이 저하된다.
즉, 싱글 엔디드(Single ended) 증폭기에서 입력 신호들의 차이가 없는 경우, 상기 싱글 엔디드 증폭기의 출력은 전체 전압 스윙(Swing) 범위의 중간에 위치하게 되나, 완전 차동 증폭기의 경우 CMFB가 없으면 상기 완전 차동 증폭기의 출력은 중간 레벨이 아닌 다른 레벨로 치우치게 되어 상기 완전 차동 증폭기의 동작이 제한된다.
CMFB는 연산 증폭기의 공통 모드 전압을 감지하고, 감지된 공통 모드 전압과 리셋 구간 동안 차지된 기준 전압을 비교하고, 그 비교 결과에 따라 감지된 공통 모드 전압을 상기 기준 전압에 가깝게 만드는 부 귀환(Negative feedback) 회로이다.
구체적으로, CMFB는 차동 출력 전압들의 공통 모드를 설정하기 위해 출력단에 사용되며, 그 결과 연산 증폭기의 저전압 및 저전력 동작을 용이하게 한다.
도 1은 종래 기술에 따른 CMFB를 도시한 회로도이다.
도 1을 참조하면, CMFB(10)는 연산 증폭기의 출력 단자들(OUTP 및 OUTN)의 공통 전압을 강제적으로 잡아주며, 다이나믹 CMFB로서 저전압에서 효과적으로 상기 공통 전압을 잡아주기 위해 4개의 캐패시터들(Ce와 Ci)을 포함한다.
CMFB(10)를 포함하는 PGA와 아날로그 디지털 변환기(Analog to Digital Converter; 이하 ADC라 함)를 사용하여 데이타를 빠르게 처리함으로써 전체 데이타 의 처리량(Throughput)을 증가시키고자 하는 경우, 시스템 클럭의 주파수를 높게 동작시키는데 그 구조적인 한계가 있으므로, 이를 극복하기 위해 상기 시스템 클럭의 로직 하이(또는 상승 에지) 및 로직 로우(또는 하강 에지) 각각에서 모두 데이타를 출력하는 구조를 듀얼 데이타 레이트(Dual Data Rate; 이하 DDR이라 함)라고 한다.
일반적인 싱글 데이타 레이트(Single Data Rate; 이하 SDR이라 함) 구조에서 시스템 클럭의 로직 하이 구간(또는 상승 에지)에서 증폭기의 데이타를 이벨류에이션(Evaluation)하고, 로직 로우 구간(또는 하강 에지)에서 상기 증폭기를 리셋(Reset)시킨다. DDR은 이러한 로직 로우 구간, 즉 리셋 구간에서도 데이타를 이벨류에이션하기 위해 증폭기를 리셋시키지 않는 구조를 갖는다.
도 2는 도 1에 도시된 CMFB의 동작을 설명하기 위한 도면이며, 도 3은 SDR 방식에서의 타이밍 도와 종래의 DDR 방식에서 발생하는 오프셋을 도시한 도면이다.
도 3의 (a)를 참조하면, SDR 방식의 경우 연산 증폭기의 리셋 구간(Reset)에서 CMFB는 연산 증폭기의 출력과 기준 전압을 비교하며(Comapre), 증폭 구간(Amplify)에서는 바이어스(BIAS)와 CML 전압을 캐패시터(Ci)에 리프레시(Refresh)한다. 반면, DDR 방식의 경우, CMFB(10)는 도 2와 같이 동작한다.
도 2의 (a)를 참조하면, 스위칭 신호(Q1B)가 "로직 하이"일 때, 좌우 측 각각의 캐패시터 쌍(Ci와 Ce)은 전하를 공유(Sharing)하게 되어 CMFB 전압(Vcmfb)을 만들며, 이때의 CMFB 전압(Vcmfb)은 수학식 1과 같다.
[수학식 1]
Vcmfb=[{Ci/(Ci+Ce)}*(BIAS-Vcmfb)+{Ci/(Ci+Ce)}*(BIAS-Vcmfb)]/2
일반적인 구조의 SDR 즉, 도 3의 (a)와 같은 방식에서는 스위칭 신호(Q1)가 "로직 하이"인 경우 연산 증폭기는 리셋되므로 상기 연산 증폭기의 출력단으로부터 유효한(Valid) 데이타가 출력되지 않는다. 반면, DDR 방식에서는 스위칭 신호(Q1)가 "로직 하이"일 때도 도 2의 (b)에 도시된 바와 같이 연산 증폭기는 유효한 데이타를 출력해야 한다.
그러나, 이 경우 연산 증폭기의 출력단에서 바라보는 캐패시턴스 값이 달라져 스위칭 신호(Q1B)가 "로직 하이"일 경우와 이득이 달라진다. 이로 인해 CMFB(10)의 출력이 각각의 스위칭 신호(Q1과 Q1B)의 "로직 하이"구간에서 각각 달라져 오프셋이 나타난다.
결과적으로, DDR 구조에 사용되는 완전 차동 증폭기에 도 1에 도시된 바와 같은 CMFB(10)를 사용할 경우 각각의 스위칭 신호(Q1과 Q1B)의 "로직 하이"구간에서 CMFB의 이득이 달라지고, 이는 도 3의 (b)에 도시된 바와 같이 오프셋으로 나타난다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, DDR 구현시 버스들 사이의 CMFB의 이득 차이로 발생하는 오프셋을 제거할 수 있는 공통 모드 귀환 회로와 상기 회로의 오프셋 제거 방법을 제공하는 것을 그 목적으로 한다.
또한, CMFB의 이득 차이로 발생하는 버스들 사이의 오프셋을 제거하며 DDR을 지원함으로써, 동작 속도를 향상시킨 프로그래머블 이득 증폭기를 제공하는 것을 다른 목적으로 한다.
또한, 본 발명은 상술한 프로그래머블 이득 증폭기를 포함하는 이미지 센서를 제공하는 것을 또 다른 목적으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따른 공통 모드 귀환 회로는 공통 모드 귀환단과 제1출력단 사이에 접속된 제1캐패시터와, 상기 공통 모드 귀환단과 제2출력단 사이에 접속된 제2캐패시터와, 제1셀, 및 제2셀을 포함한다. 상기 제1셀은 제1클럭 제어 신호에 응답하여 상기 제1캐패시터와 전하를 공유하는 제3캐패시터 및 상기 제1클럭 제어 신호에 응답하여 상기 제2캐패시터와 전하를 공유하는 제4캐패시터를 포함한다. 상기 제2셀은 제2클럭 제어 신호에 응답하여 상기 제1캐패시터와 전하를 공유하는 제5캐패시터 및 상기 제2클럭 제어 신호에 응답하여 상기 제2캐패시터와 전하를 공유하는 제6캐패시터를 구비하는 제2셀을 포함한다. 상기 제1클럭 제어 신호와 상기 제2클럭 제어 신호는 논-오버랩된 신호이다.
상기 제1셀은 상기 제2클럭 제어 신호에 응답하여 바이어스 전압을 상기 제3커패시터의 일단과 상기 제4커패시터의 일단이 각각 접속된 노드로 공급하기 위한 제1스위치; 상기 제1클럭 제어 신호에 응답하여 상기 노드와 상기 제1커패시터의 일단이 접속된 상기 공통 모드 귀환단 사이를 스위칭하기 위한 제2스위치; 상기 제2클럭 제어 신호에 응답하여 공통 모드 신호 라인과 상기 제4캐패시터의 타단 사 이를 스위칭하기 위한 제3스위치; 상기 제1클럭 제어 신호에 응답하여 상기 제3캐패시터의 타단과 상기 제1출력단 사이를 스위칭하기 위한 제4스위치; 상기 제2클럭 제어 신호에 응답하여 상기 제3캐패시터의 상기 타단과 상기 공통 모드 신호 라인 사이를 스위칭하기 위한 제5스위치; 및 상기 제1클럭 제어 신호에 응답하여 상기 제4캐패시터의 상기 타단과 상기 제2출력단 사이를 스위칭하기 위한 제6스위치를 포함한다.
상기 제1셀은 상기 제3캐패시터의 상기 타단과 상기 제4캐패시터의 상기 타단 사이에 접속된 제7캐패시터를 더 포함한다.
상기 제2셀은 상기 제2클럭 제어 신호에 응답하여, 상기 제2캐패시터의 일단이 접속된 상기 공통 모드 귀환단과 상기 제5캐패시터의 일단과 상기 제6캐패시터의 일단이 각각 접속된 노드 사이를 스위칭하기 위한 제7스위치; 상기 제1클럭 제어 신호에 응답하여 바이어스 전압을 상기 노드로 공급하기 위한 제8스위치; 상기 제2클럭 제어 신호에 응답하여 상기 제2출력단이 접속된 상기 제2캐패시터의 타단과 상기 제6캐패시터의 타단 사이를 스위칭하기 위한 제9스위치; 상기 제1클럭 제어 신호에 응답하여 공통 모드 신호 라인과 상기 제5캐패시터의 타단 사이를 스위칭하기 위한 제10스위치; 상기 제1클럭 제어 신호에 응답하여 상기 제6캐패시터의 타단과 상기 공통 모드 신호 라인 사이를 스위칭하기 위한 제11스위치; 및 상기 제2클럭 제어 신호에 응답하여 상기 제5캐패시터의 상기 타단과 상기 제1출력단 사이를 스위칭하기 위한 제12스위치를 포함한다.
상기 제2셀은 상기 제5캐패시터의 상기 타단과 상기 제6캐패시터의 상기 타 단 사이에 접속된 제8캐패시터를 더 포함한다.
상기 기술적 과제를 달성하기 위한 프로그래머블 이득 증폭기는 차동 입력부, 상기 차동 입력부에 접속된 이득단, 및 상기 이득단에 접속된 공통 모드 귀환부를 포함한다.
공통 모드 귀환 회로는 공통 모드 귀환단과 제1출력단 사이에 접속된 제1캐패시터와, 상기 공통 모드 귀환단과 제2출력단 사이에 접속된 제2캐패시터와, 제1셀, 및 제2셀을 포함한다. 상기 제1셀은 제1클럭 제어 신호에 응답하여 상기 제1캐패시터와 전하를 공유하는 제3캐패시터 및 상기 제1클럭 제어 신호에 응답하여 상기 제2캐패시터와 전하를 공유하는 제4캐패시터를 포함한다. 상기 제2셀은 제2클럭 제어 신호에 응답하여 상기 제1캐패시터와 전하를 공유하는 제5캐패시터 및 상기 제2클럭 제어 신호에 응답하여 상기 제2캐패시터와 전하를 공유하는 제6캐패시터를 구비하는 제2셀을 포함한다. 상기 제1클럭 제어 신호와 상기 제2클럭 제어 신호는 논-오버랩된 신호이다. 상기 제1클럭 제어 신호와 상기 제2클럭 제어 신호 각각의 제1로직에서 모두 데이타가 출력된다.
상기 기술적 과제를 달성하기 위한 이미지 센서는 일정 컬러 패턴으로 어레이된 픽셀 어레이, 차동 입력부와 상기 차동 입력부에 접속된 이득단과 상기 이득단에 접속된 공통 모드 귀환부를 포함하며 상기 픽셀 어레이의 아날로그 출력 신호를 증폭하기 위한 프로그래머블 이득 증폭기, 및 증폭된 아날로그 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환기를 포함한다.
본 발명은 DDR 방식으로 동시에 버스들 사이의 CMFB의 이득 차이로 인한 오프셋 발생을 억제함으로써, CMFB의 성능을 획기적으로 개선하고, 아울러, 이를 포함하는 PGA와 이미지 센서 등의 성능을 향상시키는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 CMFB를 도시한 회로도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 CMFB(20)는 공통 모드 귀환단(CMFB)과 제1출력단(OUTP) 사이에 접속된 제1캐패시터(C41), 공통 모드 귀환단 (CMFB)과 제2출력단(OUTN) 사이에 접속된 제2캐패시터(C45), 제1클럭 제어 신호(Clk1)에 응답하여 제1캐패시터(C41)과 전하를 공유하는 제3캐패시터(C42), 및 제1클럭 제어 신호(Clk1)에 응답하여 제2캐패시터(C45)와 전하를 공유하는 제4캐패시터(C43)을 포함하며 공통 모드 귀환 전압을 생성하기 위한 제1셀(41)과, 제2클럭 제어 신호(Clk2)에 응답하여 제1캐패시터(C41)과 전하를 공유하는 제5캐패시터(C47), 및 제2클럭 제어 신호(Clk2)에 응답하여 제2캐패시터(C45)와 전하를 공유하는 제6캐패시터(C46)을 포함하며 공통 모드 귀환 전압을 생성하기 위한 제2 셀(42)을 포함한다. 여기서, 제1클럭 제어 신호(Clk1)와 제2클럭 제어 신호(Clk2)는 논-오버랩(non-overlap)되는 신호이다.
구체적으로, 제1셀(41)은 제2클럭 제어 신호(Clk2)에 응답하여 바이어스 전압(BIAS)을 캐패시터들(C42과 C43) 각각이 접속된 제1노드(N1)로 제공하기 위한 제1스위치(S41), 제1클럭 제어 신호(Clk1)에 응답하여 제1노드(N1)와 공통 모드 귀환단(CMFB) 사이를 스위칭하기 위한 제2스위치(S42)와, 제2클럭 제어 신호(Clk2)에 응답하여 공통 모드 신호 라인(CML)과 제4캐패시터(C43)가 접속된 제3노드(N3) 사이를 스위칭하기 위한 제3스위치(S43)과, 제1클럭 제어 신호(Clk1)에 응답하여 제4캐패시터(C43)와 제2출력단(OUTN) 사이를 스위칭하기 위한 제6스위치(S46)과, 제4캐패시터(C43)가 접속된 제3노드(N3)와 제3캐패시터(C42)가 접속된 제4노드(N4) 사이에 접속된 제7캐패시터(C44)와, 제2클럭 제어 신호(Clk2)에 응답하여 제3캐패시터(C42)가 접속된 제4노드(N4)와 공통 모드 신호 라인(CML) 사이를 스위칭하기 위한 제5스위치(S45)와, 제1클럭 제어 신호(Clk1)에 응답하여 제3캐패시터(C42)와 제1출력단(OUTP) 사이를 스위칭하기 위한 제4스위치(S44)를 포함한다.
제2셀(42)은 제1클럭 제어 신호(Clk1)에 응답하여 바이어스 전압(BIAS)을 캐패시터들(C46 및 C47) 각각이 접속된 제2노드(N2)에 제공하기 위한 제8스위치(S48)과, 제2클럭 제어 신호(Clk2)에 응답하여 제2노드(N2)와 공통 모드 귀환단(CMFB) 사이를 스위칭하기 위한 제7스위치(S47)과, 제1클럭 제어 신호(Clk1)에 응답하여 공통 모드 신호 라인(CML)과 제5캐패시터(C47) 사이를 스위칭하기 위한 제10스위치(S50)과, 제2클럭 제어 신호(Clk2)에 응답하여 제5캐패시터(C47)가 접속된 제5노 드(N5)와 제1출력단(OUTP) 사이를 스위칭하기 위한 제12스위치(S52)와, 제5캐패시터(C47)가 접속된 제5노드(N5)와 제6캐패시터(C46)가 접속된 제6노드(N6) 사이에 접속된 제8캐패시터(C48)과, 제1클럭 제어 신호(Clk1)에 응답하여 제6캐패시터(C46)와 공통 모드 신호 라인(CML) 사이를 스위칭하기 위한 제11스위치(S51)과, 제2클럭 제어 신호(Clk2)에 응답하여 제6캐패시터(C46)와 제2출력단(OUTN) 사이를 스위칭하기 위한 제9스위치(S49)를 포함한다.
도 5a 및 도 5b는 도 4에 도시된 CMFB의 동작을 설명하기 위한 도면이며, 도 6은 본 발명에 따른 CMFB(20)가 적용될 때 버스들 사이의 오프셋이 제거된 것을 설명하기 위한 도면으로서, 이를 참조하여 본 발명의 일 실시 예에 따른 공통 모드 귀환 회로의 동작을 살펴본다.
도 5a를 참조하면, 제1클럭 제어 신호(Clk1)가 "로직 하이"일 때, 캐패시터들(C41과 C42)은 전하를 공유하고, 커패시터들(C45와 C43)은 전하를 공유하여 CMFB 전압(Vcmfb)을 생성한다.
이때, CMFB 전압(Vcmfb)은 수학식 2와 같다.
[수학식 2]
Vcmfb=[{C42/(C41+C42)}*(BIAS - Vcmfb)+{C43/(C43+C45)}*(BIAS-Vcmfb)]/2
도 5b를 참조하면, 제2클럭 제어 신호(Clk2)가 "로직 하이"일 때, 캐패시터들(C45와 C46)은 전하를 공유하고, 커패시터들(C41과 C47)은 전하를 공유하여 CMFB 전압(Vcmfb)을 생성한다.
이때, CMFB 전압(Vcmfb)은 수학식 3과 같다.
[수학식 3]
Vcmfb=[{C46/(C45+C46)}*(BIAS - Vcmfb)+{C47/(C41+C47)}*(BIAS-Vcmfb)]/2
상술한 바와 같이, 본 발명의 일 실시 예에서는 제1클럭 제어 신호(Clk1)의 "로직 하이" 구간과 제2클럭 제어 신호(Clk2)의 "로직 하이" 구간 각각에서의 CMFB의 이득은 동일해야 한다.
따라서, CMFB 전압(Vcmfb)은 제1클럭 제어 신호(Clk1)와 제2클럭 제어 신호(Clk2) 각각의 "로직 하이" 구간에서 캐패시터들의 전하를 공유하면서 바이어스 전압과 CMFB 전압이 같아질 때까지 CMFB 전압을 변화시켜 원하는 연산 증폭기의 공통 모드 출력을 얻을 수 있다. 도 6을 참조하면, 도 3의 (b)와 같이 종래에 존재하던 버스들 사이의 오프셋이 제거된 것을 확인할 수 있다.
도 7은 상술한 CMFB가 응용된 프로그래머블 이득 증폭기의 일 예인 폴디드 캐스코드 연산 증폭기를 도시한 회로도이다.
도 7을 참조하면, 폴디드 캐스코드 연산 증폭기(30)는 다수의 트랜지스터들(T71, T72, 및 T73)을 포함하는 차동 입력부(70; differential input section), 폴디드 캐스코드 이득단(71; Folded cascade gain stage), 및 CMFB부(72)를 포함한다. 폴디드 캐스코드 이득단(71)은 다수의 트랜지스터들(T74 내지 T7)을 포함하는 캐스코드 전류 미러(72a; Cascode current mirror), 및 다수의 트랜지스터들(T78 내지 T81)을 포함하는 캐스코드 전류 원(72b; Cascode current source)을 포함한다.
도 8은 도 7에 도시된 프로그래머블 이득 증폭기(30)의 동작 특성을 설명하 기 위한 타이밍 도이다.
도 8의 (a)에 도시된 바와 같이, 1000mV의 신호를 사용한 시뮬레이션 결과 종래 방식에서는 두 버스들 사이에 3.1mV의 오프셋이 발생하며, 이에 따라 약 3.2 코드의 에러가 발생함을 확인할 수 있다.
반면, 도 8의 (b)에 도시된 바와 같이, 동일한 조건에 본 발명의 실시 예에 따른 프로그래머블 이득 증폭기(30)에서는 두 버스들 사이에 0.024mV의 오프셋이 발생하며, 이에 따라 0.025 코드의 에러가 발생함을 알 수 있다.
도 8을 통해 알 수 있듯이, 본 발명에서 제안한 CMFB(20)를 프로그래머블 이득 증폭기(30)에 적용함에 따라 종래에 비해 두 버스들 사이에 발생하는 오프셋을 획기적으로 줄일 수 있음을 확인할 수 있다.
도 9는 도 7에 도시된 프로그래머블 이득 증폭기가 아날로그 집적회로 내에 적용된 예를 개략적으로 도시한 블록 도이다.
도 9를 참조하면, 샘플 앤 홀드 회로(91)를 통해 제공된 아날로그 신호는 프로그래머블 이득 증폭기(92)로 입력되어 두 개의 제어 신호들(Phi1과 Phi2)에 의해 제어된다. 프로그래머블 이득 증폭기(92)의 출력은 아날로그 디지털 변환기(93, Analog to Digital Converter; 이하 ADC라 함)를 통해 디지털 신호로 출력된다.
ADC(93)와 프로그래머블 이득 증폭기(92)를 이용하여 데이타를 빠르게 처리함으로써 전체 데이타의 처리량(Throughput)을 증가시키고자 하는 경우, 시스템 클럭의 주파수를 높여 동작시키는데 부딪히는 구조적인 한계 상황을 극복하기 위한 것으로, 마스터 클럭의 "로직 하이"구간과 "로직 로우"구간 각각에서 모두 데이타 를 출력하는 DDR 스킴(Scheme)을 적용한 것이다. 두 개의 제어 신호들(Phi1과 Phi2) 각각은 마스터 클락의 적어도 일부를 이용하여 발생한 신호이다.
두 개의 버스들은 BUS1과 BUS2로 도시되어 있는바, 본 발명에서 제시한 CMFB의 적용에 따라 이 두 버스들 사이의 오프셋이 "A"에서 "B"로 거의 제거됨을 확인할 수 있다.
도 10은 도 9에 도시된 프로그래머블 이득 증폭기(92)와 ADC(93)가 이미지 센서에 응용된 예를 도시한 블록 도이다.
도 10에 도시된 이미지 센서는 상호 연관된 이중 샘플링 방식(Correlated Double Sampling, 이하 "CDS"라 함)을 지원한다.
도 10을 참조하면, 이미지 센서는 복수의 픽셀들 각각이 일정한 패턴 형태로 어레이된 픽셀 어레이(101), 픽셀 어레이(101)의 로(row)를 구동하기 위한 로 드라이버(102, Row driver), 픽셀 출력 신호에 대한 다크 레벨(Dark level)의 기준(reference)을 제공하기 위한 아날로그 기준 신호 블록(103), 픽셀 어레이(101)로부터 출력되는 신호를 일시 저장하기 위한 샘플 앤 홀드 회로(104, S/H), 샘플 앤 홀드 회로(104)로부터 제공되는 리셋 및 감지 신호를 입력받아 가변하는 이득에 따라 증폭하기 위한 프로그래머블 이득 증폭기(105), 증폭된 아날로그 신호를 디지털 신호로 변환하기 위한 ADC(15), 및 디지털 신호를 입력받아 감마 보정(Gamma correction), 칼라 보정(Color correction), 또는 자동 백색 보정(Auto White Balance) 등을 수행하는 이미지 신호 처리부(107, Image Signal Processor; ISP)를 포함한다.
도면에 도시되지는 않았지만, ADC(106)로부터 출력되는 디지털 신호는 래치 어레이(Latch array) 등에 저장된다.
또한, 픽셀 어레이(101)는 RGB로 이루어진 베이어 패턴과 옐로우(Yellow), 마젠타(Magenta), 사이언(Cyan) 등의 보색이나, 화이트(White), 블랙(Black) 등이 조합된 어떤 형태의 컬로 필터 배열에도 적용이 가능할 것이다.
아울러, 프로그래머블 이득 증폭기(105)로 입력되는 신호는 CDS을 거친 즉, 리셋 레벨과 감지신호 레벨의 차 또는 CDS를 거치지 않는 즉, 리셋 레벨과 감지신호 레벨이 순차적으로 입력되는 신호를 포함한다.
도 11은 도 10에 도시된 이미지 센서를 포함한 컴퓨터 시스템을 도시한 도면이다.
도 11을 참조하면, 컴퓨터 시스템은 시스템 버스와 로컬 버스를 통해 데이타를 상호 교환하며, CPU(Central Processing Unit, 100), 플로피 디스크 드라이브 (Floppy Disk Drive, 200), 시디 롬 드라이브(CD ROM Drive, 300), 이미지센서(400), 입출력 디바이스(I/O Device, 500), 및 메모리(600)를 포함한다.
메모리(600)는 휘발성 메모리(Volatile memory)인 램(RAM), 비휘발성 메모리(Non-volatile memory)인 플래시 메모리(Flash memory) 또는 피램(PRAM) 등을 포함할 수 있다.
또한, 이미지 센서는 카메라 바디(body)와 구동부 및 외부 렌즈 등과 모듈로 결합하여 카메라에 응용될 수 있다.
상술한 바와 같이 이루어지는 본 발명의 CMFB가 DDR을 지원하는 연산 증폭기 에 사용되는 경우 버스들 사이의 오프셋을 제거할 수 있음을 실시 예를 통해 알아보았다.
또한, 본 발명은 CMFB를 포함하는 DDR 방식의 프로그래머블 이득 증폭기 및 이를 포함하는 이미지 센서의 특성을 향상시킬 수 있음을 실시 예를 통해 알아보았다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 종래 기술에 따른 CMFB를 도시한 회로도이다.
도 2는 도 1에 도시된 CMFB의 동작을 설명하기 위한 도면이다.
도 3은 SDR 방식에서의 타이밍 도와 종래의 DDR 방식에서 발생하는 오프셋을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 CMFB를 도시한 회로도이다.
도 5a 및 도 5b는 도 4에 도시된 CMFB의 동작을 설명하기 위한 도면이다.
도 6은 도 4에 도시된 CMFB에 의하여 버스들 사이에서 오프셋이 제거된 것을 설명하기 위한 도면이다.
도 7은 도 4에 도시된 CMFB를 포함하는 프로그래머블 이득 증폭기의 일 예인 폴디드 캐스코드 연산 증폭기를 도시한 회로도이다.
도 8은 도 7에 도시된 프로그래머블 이득 증폭기의 동작 특성을 설명하기 위한 타이밍 도이다.
도 9는 도 7에 도시된 프로그래머블 이득 증폭기가 아날로그 집적회로 내에 적용된 예를 개략적으로 도시한 블록 도이다.
도 10은 프로그래머블 이득 증폭기와 ADC가 이미지 센서에 응용된 예를 도시한 블록 도이다.
도 11은 본 발명의 실시 예에 따른 이미지 센서를 포함한 컴퓨터 시스템을 도시한 도면이다.

Claims (11)

  1. 공통 모드 귀환단과 제1출력단 사이에 접속된 제1캐패시터;
    상기 공통 모드 귀환단과 제2출력단 사이에 접속된 제2캐패시터;
    제1클럭 제어 신호에 응답하여, 상기 제1캐패시터와 전하를 공유하는 제3캐패시터 및 상기 제2캐패시터와 전하를 공유하는 제4캐패시터를 구비하는 제1셀; 및
    제2클럭 제어 신호에 응답하여, 상기 제1캐패시터와 전하를 공유하는 제5캐패시터 및 상기 제2캐패시터와 전하를 공유하는 제6캐패시터를 구비하는 제2셀을 포함하는 공통 모드 귀환 회로.
  2. 제1항에 있어서, 상기 제1클럭 제어 신호와 상기 제2클럭 제어 신호는 논-오버랩된 신호인 공통 모드 귀환 회로.
  3. 제1항에 있어서, 상기 제1셀은,
    상기 제2클럭 제어 신호에 응답하여 바이어스 전압을 상기 제3커패시터의 일단과 상기 제4커패시터의 일단이 각각 접속된 노드로 공급하기 위한 제1스위치;
    상기 제1클럭 제어 신호에 응답하여 상기 노드와 상기 제1커패시터의 일단이 접속된 상기 공통 모드 귀환단 사이를 스위칭하기 위한 제2스위치;
    상기 제2클럭 제어 신호에 응답하여 공통 모드 신호 라인과 상기 제4캐패시터의 타단 사이를 스위칭하기 위한 제3스위치;
    상기 제1클럭 제어 신호에 응답하여 상기 제3캐패시터의 타단과 상기 제1출력단 사이를 스위칭하기 위한 제4스위치;
    상기 제2클럭 제어 신호에 응답하여 상기 제3캐패시터의 상기 타단과 상기 공통 모드 신호 라인 사이를 스위칭하기 위한 제5스위치; 및
    상기 제1클럭 제어 신호에 응답하여 상기 제4캐패시터의 상기 타단과 상기 제2출력단 사이를 스위칭하기 위한 제6스위치를 포함하는 공통 모드 귀환 회로.
  4. 제3항에 있어서, 상기 제1셀은,
    상기 제3캐패시터의 상기 타단과 상기 제4캐패시터의 상기 타단 사이에 접속된 제7캐패시터를 더 포함하는 공통 모드 귀환 회로.
  5. 제1항에 있어서, 상기 제2셀은,
    상기 제2클럭 제어 신호에 응답하여, 상기 제2캐패시터의 일단이 접속된 상기 공통 모드 귀환단과 상기 제5캐패시터의 일단과 상기 제6캐패시터의 일단이 각각 접속된 노드 사이를 스위칭하기 위한 제7스위치;
    상기 제1클럭 제어 신호에 응답하여 바이어스 전압을 상기 노드로 공급하기 위한 제8스위치;
    상기 제2클럭 제어 신호에 응답하여 상기 제2출력단이 접속된 상기 제2캐패시터의 타단과 상기 제6캐패시터의 타단 사이를 스위칭하기 위한 제9스위치;
    상기 제1클럭 제어 신호에 응답하여 공통 모드 신호 라인과 상기 제5캐패시 터의 타단 사이를 스위칭하기 위한 제10스위치;
    상기 제1클럭 제어 신호에 응답하여 상기 제6캐패시터의 타단과 상기 공통 모드 신호 라인 사이를 스위칭하기 위한 제11스위치; 및
    상기 제2클럭 제어 신호에 응답하여 상기 제5캐패시터의 상기 타단과 상기 제1출력단 사이를 스위칭하기 위한 제12스위치를 포함하는 공통 모드 귀환 회로.
  6. 제5항에 있어서, 상기 제2셀은,
    상기 제5캐패시터의 상기 타단과 상기 제6캐패시터의 상기 타단 사이에 접속된 제8캐패시터를 더 포함하는 공통 모드 귀환 회로.
  7. 차동 입력부, 상기 차동 입력부에 접속된 이득단, 및 상기 이득단에 접속된 공통 모드 귀환부를 포함하며,
    상기 공통 모드 귀환부는,
    공통 모드 귀환단과 제1출력단 사이에 접속된 제1캐패시터;
    상기 공통 모드 귀환단과 제2출력단 사이에 접속된 제2캐패시터;
    제1클럭 제어 신호에 응답하여, 상기 제1캐패시터와 전하를 공유하는 제3캐패시터 및 상기 제2캐패시터와 전하를 공유하는 제4캐패시터를 구비하는 제1셀; 및
    제2클럭 제어 신호에 응답하여, 상기 제1캐패시터와 전하를 공유하는 제5캐패시터 및 상기 제2캐패시터와 전하를 공유하는 제6캐패시터를 구비하는 제2셀을 포함하는 프로그래머블 이득 증폭기.
  8. 제7항에 있어서,
    상기 제1클럭 제어 신호와 상기 제2클럭 제어 신호는 논-오버랩된 신호이며, 상기 제1클럭 제어 신호와 상기 제2클럭 제어 신호 각각의 제1로직에서 모두 데이타가 출력되는 프로그래머블 이득 증폭기.
  9. 삭제
  10. 일정 컬러 패턴으로 어레이된 픽셀 어레이, 차동 입력부와 상기 차동 입력부에 접속된 이득단과 상기 이득단에 접속된 공통 모드 귀환부를 포함하며 상기 픽셀 어레이의 아날로그 출력 신호를 증폭하기 위한 프로그래머블 이득 증폭기, 및 증폭된 아날로그 신호를 디지털 신호로 변환하기 위한 아날로그 디지털 변환기를 포함하며,
    상기 프로그래머블 이득 증폭기의 상기 공통 모드 귀환부는,
    공통 모드 귀환단과 제1출력단 사이에 접속된 제1캐패시터;
    상기 공통 모드 귀환단과 제2출력단 사이에 접속된 제2캐패시터;
    제1클럭 제어 신호에 응답하여, 상기 제1캐패시터와 전하를 공유하는 제3캐패시터 및 상기 제2캐패시터와 전하를 공유하는 제4캐패시터를 구비하는 제1셀; 및
    제2클럭 제어 신호에 응답하여, 상기 제1캐패시터와 전하를 공유하는 제5캐 패시터 및 상기 제2캐패시터와 전하를 공유하는 제6캐패시터를 구비하는 제2셀을 포함하는 이미지 센서.
  11. 제10항에 있어서,
    상기 제1클럭 제어 신호와 상기 제2클럭 제어 신호는 논-오버랩된 신호이며, 상기 제1클럭 제어 신호와 상기 제2클럭 제어 신호 각각의 제1로직에서 모두 데이타가 출력되는 이미지 센서.
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