JP6539149B2 - 撮像装置及び撮像システム - Google Patents

Description

本発明は、撮像装置及び撮像システムに関する。

ＣＭＯＳイメージセンサ等の撮像装置において、撮像処理の高速化の要求がある。そのため、撮像装置に用いられる増幅回路にも、処理の高速化が要求される。増幅回路においてより高速に増幅処理を行うための一手法として、増幅回路の出力スルーレートを大きくすることが挙げられる。

非特許文献１には、第１の差動入力段の出力が第２の差動入力段のバイアス電流を増加させることにより、その結果、第２の差動入力段の出力のスルーレートが増加する差動増幅回路が記載されている。

G. Nicollini, F. Moretti, and M. Conti, "High-frequency fully differential filter using operational amplifiers without common-mode feedback", IEEE Journal of Solid-State Circuits, vol. 24, no. 3, pp. 803-813, June 1989

しかしながら、非特許文献１の差動増幅回路では、常時大きなバイアス電流が供給されるため、消費電力が大きい。このように、増幅回路はスルーレートを大きくすると消費電力が増大する傾向がある。そのため、撮像装置の高速化にあたり、低消費電力化との両立が課題となり得る。

そこで、本発明は、高速化と低消費電力化を両立した撮像装置を提供することを目的とする。

本発明の一観点による撮像装置は、光電変換により入射光に応じた信号を生成する画素と、前記画素からの信号に基づく電圧が入力される第１の入力端子と、基準電圧が入力される第２の入力端子とを有する差動増幅器と、前記差動増幅器にバイアス電流を供給する電流供給部と、前記差動増幅器の前記第１の入力端子の電圧としきい値電圧との比較を行い、比較結果に基づく制御信号を前記電流供給部に出力する比較部とを有し、前記電流供給部は、前記比較部から入力される前記制御信号に応じて、前記差動増幅器に供給する前記バイアス電流の大きさを異ならせ、前記制御信号が、前記画素からの信号に基づく電圧が変動したことを示す場合に、前記電流供給部は、前記差動増幅器に供給する前記バイアス電流を大きくすることを特徴とする。
本発明の別の観点による撮像装置は、複数の画素と、前記複数の画素が接続された信号線と、前記信号線に電気的に接続された第１の入力端子と、基準電圧が入力される第２の入力端子とを有する差動増幅器と、前記差動増幅器に接続された第１の電流源と、前記差動増幅器にスイッチを介して接続された第２の電流源と、前記差動増幅器の前記第１の入力端子に電気的に接続された第１の入力端子、しきい値電圧が入力される第２の入力端子、及び、前記スイッチに接続された出力端子を有する比較部と、を有することを特徴とする。

本発明によれば、高速化と低消費電力化を両立した撮像装置が提供される。

（ａ）は、第１実施形態に係る撮像装置の構成を示すブロック図であり、（ｂ）は、第１実施形態に係る画素の構成を示す回路図である。 第１実施形態に係る列アンプの構成を示す回路図である。 第１実施形態に係る列アンプの動作タイミングを示す図である。 第２実施形態に係る列アンプの構成を示す回路図である。 第２実施形態に係る列アンプのより具体的な構成を示す回路図である。 第２実施形態に係る列アンプの動作タイミングを示す図である。 第３実施形態に係る列アンプの構成を示す回路図である。 第３実施形態に係る列アンプの動作タイミングを示す図である。 第３実施形態に係る列アンプの別の構成を示す回路図である。 第３実施形態に係る出力電圧のシミュレーション結果である。 第３実施形態に係るバイアス電流のシミュレーション結果である。 第３実施形態に係るシミュレーション結果と動作タイミングを対比した図である。 第４実施形態に係る撮像システムの構成を示すブロック図である。

［第１実施形態］
図面を参照しながら本発明の第１実施形態を説明する。図１（ａ）は、第１実施形態による撮像装置の構成を示すブロック図である。撮像装置は、画素アレイ１００Ａ、垂直走査回路２０、信号処理回路４０、参照信号発生回路５０、カウンタ６０、タイミング発生回路７０及び水平走査回路８０を有する。

画素アレイ１００Ａは、行列状に配列された複数の画素１００を含む。画素１００は、光電変換により入射光に応じたアナログ信号を生成して出力する回路である。図１（ａ）には、画素アレイ１００Ａのうちの３つの画素行と３つの画素列を抜き出した９個の画素１００が示されている。１つの画素列に含まれる複数の画素１００は、対応する出力線１１２（信号線）に共通に接続される。垂直走査回路２０は、各画素行に含まれる複数の画素１００に対し、行ごとに駆動信号を送信する。垂直走査回路２０からの駆動信号に基づいて、選択された１つの画素行に含まれる複数の画素１００は、並行して複数の出力線１１２にアナログ信号を出力する。垂直走査回路２０がこのような制御を行ごとに順次行うことにより、画素アレイ１００Ａに含まれる各画素１００からの信号が出力線１１２に出力される。なお、複数の画素１００の個数、画素行の行数、画素列の列数等の画素アレイ１００Ａ内の画素１００の配置は任意であり、図１に示されたものに限定されない。

信号処理回路４０は、列アンプ４２及びアナログデジタル(Analog-to-Digital)変換回路（以下、ＡＤ変換回路）４８を含む。ＡＤ変換回路４８は、画素信号比較部４４及びメモリ４６を含む。信号処理回路４０は、画素アレイ１００Ａの各画素列に対応した各出力線１１２から入力された信号を列ごとに処理する。信号処理回路４０は、各列の出力線１１２から入力された信号に対して、列ごとに、増幅、バッファリング、比較、サンプルホールド、ＡＤ変換などの信号処理を行う。

なお、各列の出力線１１２と信号処理回路４０との間の電気経路に、バッファ、スイッチ、増幅回路、クランプ回路などの回路素子が配されていてもよい。また、上述のように信号処理回路４０はその内部に画素アレイ１００Ａの各画素列に対応して処理を行う回路を備え得るが、各画素列に対応しない回路を備えてもよく、複数の画素列から共通して信号が入力される回路を備えてもよい。

列アンプ４２は、出力線１１２から入力された信号を増幅して画素信号比較部４４に出力する。参照信号発生回路５０は、参照信号を生成して画素信号比較部４４に出力する。参照信号は、例えば経過時間に応じて電圧が増加又は減少するランプ信号とすることができる。ランプ信号は時間に対して電圧が階段状に変化する信号であってもよい。画素信号比較部４４は、列アンプ４２からの信号と、参照信号とを比較し、比較結果を示す信号をメモリ４６に出力する。カウンタ６０は、時間に応じたカウント値をメモリ４６に出力する。画素信号比較部４４の出力信号が示す比較結果が変化したタイミングで、そのときのカウント値が、画素１００からの出力信号に対応するデジタル信号として、メモリ４６に記憶される。メモリ４６は、水平走査回路８０からの駆動信号に基づいて、保持しているカウント値を撮像装置の外部に出力する。

タイミング発生回路７０は、垂直走査回路２０、列アンプ４２、画素信号比較部４４、メモリ４６、参照信号発生回路５０、カウンタ６０及び水平走査回路８０にクロック信号を出力し、各部の動作タイミングを制御する。

なお、図１（ａ）に示された信号処理回路４０は、アナログ信号である画素１００からの信号を、デジタル信号に変換するＡＤ変換回路４８を含んでいる。しかしながら、変形例として、信号処理回路４０は、画素１００からの信号をアナログ信号のまま撮像装置の外部に出力する構成であってもよい。この場合、ＡＤ変換回路４８は省略される。

次に、画素１００の構成について説明する。図１（ｂ）は画素１００の等価回路を示す図である。図１（ｂ）は１つの画素１００のみを示しているが、他の画素１００も同様の構成である。

画素１００は、フォトダイオードを含む光電変換部Ｄ１、増幅トランジスタＭ８、選択トランジスタＭ９、転送トランジスタＭ１０及びリセットトランジスタＭ１１を含む。光電変換部Ｄ１は、入射された光に基づく電荷を生成し、蓄積する。転送トランジスタＭ１０は、光電変換部Ｄ１と増幅トランジスタＭ８のゲートとの間に設けられる。転送トランジスタＭ１０がオンになると、光電変換部Ｄ１に蓄積された電荷が増幅トランジスタＭ８のゲートに転送される。リセットトランジスタＭ１１は、リセット電圧を供給する電源線と、増幅トランジスタＭ８のゲートとの間に設けられる。リセットトランジスタＭ１１がオンになると、増幅トランジスタＭ８のゲートの電圧がリセットされる。選択トランジスタＭ９は増幅トランジスタＭ８と出力線１１２との接続を制御する。選択トランジスタＭ９のゲート、転送トランジスタＭ１０のゲート及びリセットトランジスタＭ１１のゲートには、各トランジスタのオン又はオフを制御するための駆動信号ＰＳＥＬ、駆動信号ＰＴＸ、駆動信号ＰＲＥＳがそれぞれ供給される。

画素１００の増幅トランジスタＭ８は、出力線１１２を介して、不図示の電流源に接続される。このような構成により、増幅トランジスタＭ８はソースフォロア回路を構成する。選択トランジスタＭ９がオンのときに、増幅トランジスタＭ８は、光電変換部Ｄ１で生じた電荷に基づく信号を出力線１１２に出力する。本明細書では、光電変換部Ｄ１で生じた電荷に基づく信号を、画素１００からの信号とも呼ぶ。

以下、本発明の第１実施形態に係る列アンプ４２に適用可能な増幅回路及びその駆動方法について図２及び図３を用いて説明する。図２は、本実施形態に係る差動増幅回路の構成の一例を示す回路図であり、図３は、図２の回路構成の動作タイミングの一例を示すタイミング図である。後述の増幅回路は、一例として列アンプ４２に対応するものとするが、画素１００からのアナログ信号を増幅する用途であれば任意の箇所に適用可能である。よって、第１乃至第３実施形態で開示される増幅回路は列アンプ４２に適用する用途に限定されない。特に断りがない限り、上述の撮像装置についての説明は、全ての実施形態及びその変形例に適用されうる。また、上述の撮像装置の構成は一例であり、適宜変更されうる。また、以下に説明するいずれかの実施形態の一部の構成を、他の実施形態の一部と置換してもよく、あるいは、他の実施形態に付加してもよい。

図２において、列アンプ４２は、差動増幅器３、ブースト用電流源４、スイッチ５、バイアス電流源６、比較器７、帰還容量９、入力容量１０及びバイアス電圧源１２を含む。画素１００から列アンプ４２に入力される信号は、図２においては、等価的に入力電圧源１１として示されている。また、以下の説明及び後述するシミュレーションでは、入力電圧源１１は、簡略化のため矩形波電圧源として扱うものとするが、本実施形態は画素１００から出力され得る任意の信号波形に対して同様に適用可能である。

差動増幅器３は、第１の入力端子である反転入力端子１及び第２の入力端子である非反転入力端子２を備える。差動増幅器３の出力端子は列アンプ４２の出力端子８と接続される。入力電圧源１１から列アンプ４２に入力される電圧は入力容量１０を介して反転入力端子１に入力される。すなわち、複数の画素１００からの出力信号が伝送される信号線に相当する入力電圧源１１は、入力容量１０を介して反転入力端子１に電気的に接続されている。非反転入力端子２には、バイアス電圧源１２からバイアス電圧が入力される。ここで、バイアス電圧は、差動増幅器３の増幅動作のための基準電圧となる電圧である。差動増幅器３の出力端子と反転入力端子１の間には、帰還容量９が接続される。列アンプ４２の電圧ゲインは帰還容量９及び入力容量１０の容量値により決定される。

ブースト用電流源４、スイッチ５及びバイアス電流源６は、差動増幅器３を駆動するためのバイアス電流Ｉｂｉａｓを供給する電流供給部として機能する。バイアス電流源６はバイアス電流Ｉｂｉａｓを供給する第１の電流源であり、ブースト用電流源４はバイアス電流Ｉｂｉａｓを供給する第２の電流源である。ブースト用電流源４はスイッチ５を間に介して差動増幅器３と接続され、バイアス電流源６は差動増幅器３と直接接続される。スイッチ５は、比較器７から出力される制御信号Φｐ１によりオン又はオフに制御される。スイッチ５がオフとなる第１の状態においては、バイアス電流Ｉｂｉａｓはバイアス電流源６のみにより供給される。スイッチ５がオンとなる第２の状態においては、バイアス電流Ｉｂｉａｓはブースト用電流源４及びバイアス電流源６の双方により供給される。

比較器７の２つの入力端子は、差動増幅器３の反転入力端子１及び非反転入力端子２とそれぞれ接続される。すなわち、比較器７は、反転入力端子１の電圧と非反転入力端子２の電圧とを比較し、比較結果を示す信号を出力する。換言すると、比較器７は、画素１００からの信号に基づく反転入力端子１の電圧を所定のしきい値電圧である非反転入力端子２の電圧と比較する比較部としての機能を有する。この比較結果を示す信号はスイッチ５に入力され、オン／オフの制御に用いられる。本実施形態では、反転入力端子１の電圧が非反転入力端子２の電圧よりも低い場合に比較器７の出力信号がハイレベルになり、スイッチ５がオンになるものとする。

本実施形態では差動増幅器３は反転増幅回路として動作する。しかしながら、本発明は反転増幅回路の構成に限定されず、非反転増幅回路にも適用可能である。

次に図３を参照して本実施形態の列アンプ４２の動作を説明する。図３内のＶｉｎは入力電圧源１１から列アンプ４２に入力される電圧を示す。Ｖｏｕｔは出力端子８からの列アンプ４２の出力電圧を示す。Ｖａは反転入力端子１の電圧を示す。Φｐ１は比較器７の出力信号のレベルを示す。Ｉｂｉａｓは差動増幅器３を駆動するバイアス電流を示す。

時刻ｔ１以前の初期状態において、電圧Ｖｉｎはハイレベルである。このとき、電圧Ｖａは、差動増幅器３の入力オフセット電圧をゼロとすると、負帰還の効果によりバイアス電圧源１２の電圧と等しい電圧となる。よって、制御信号Φｐ１はローレベルであり、スイッチ５はオフである。そのため、ブースト用電流源４は差動増幅器３と非接続である。したがって、バイアス電流Ｉｂｉａｓはバイアス電流源６が供給する電流Ｉ６に一致する。

時刻ｔ１において、電圧Ｖｉｎがハイレベルからローレベルに移行する。これは、例えば画素１００から入射光に基づく画素信号が出力されて電圧変動が生じた状態を示している。これにより、差動増幅器３の仮想接地の状態が破れ、電圧Ｖａが低下する。これとともに、電圧Ｖｏｕｔが上昇し始める。反転入力端子１の電圧Ｖａが低下すると、制御信号Φｐ１はローレベルからハイレベルに移行し、スイッチ５がオンになる。スイッチ５がオンになることで、ブースト用電流源４は、差動増幅器３に接続される。このとき、ブースト用電流源４が供給する電流Ｉ４は、バイアス電流源６が供給する電流Ｉ６と加算され、差動増幅器３のバイアス電流ＩｂｉａｓはＩ４＋Ｉ６となる。すなわち、スイッチ５がオンになり、ブースト用電流源４が差動増幅器３に接続されることにより、バイアス電流ＩｂｉａｓがＩ６からＩ４＋Ｉ６に増大する。

時刻ｔ２において、電圧Ｖａが上昇し元のレベルに戻ると、差動増幅器３は再び仮想接地の状態となり、制御信号Φｐ１はハイレベルからローレベルに移行し、スイッチ５がオフになる。これにより、差動増幅器３のバイアス電流ＩｂｉａｓはＩ６に戻る。このようにして、本実施形態の列アンプ４２は、バイアス電流Ｉｂｉａｓを時刻ｔ１から時刻ｔ２の期間において一時的に増大させることができる。

差動増幅器３の出力スルーレートは、大信号振幅時においては、バイアス電流Ｉｂｉａｓと増幅器内部の位相補償容量Ｃｆ（不図示）に依存する。具体的には、バイアス電流Ｉｂｉａｓが大きいほど出力スルーレートは大きくなるという関係がある。よって、ブースト用電流源４の接続／非接続を制御することにより、差動増幅器３の出力スルーレートを変化させることができる。

本実施形態の列アンプ４２は、差動増幅器３の反転入力端子１の電圧と非反転入力端子２の電圧とを比較する比較器７とを備え、その比較結果に基づいてブースト用電流源４の接続／非接続が制御されている。これにより、列アンプ４２に入力される電圧Ｖｉｎの振幅が大きい場合にバイアス電流Ｉｂｉａｓを増大させることができ、差動増幅器３の出力スルーレートを大きくすることができる。したがって、差動増幅器３のセトリング時間が短縮される。

撮像装置の列アンプ４２にこのような差動増幅回路を用いることにより、撮像装置の高速動作が可能となる。また、電圧Ｖｉｎのレベルに応じてバイアス電流Ｉｂｉａｓを変化させているので、電圧Ｖｉｎのレベルによらずバイアス電流Ｉｂｉａｓを大きくした場合と比べて消費電力を低減することができる。

［第２実施形態］
図４、図５及び図６を用いて第２実施形態を説明する。本実施形態は、第１実施形態の列アンプ４２の構成を変形したものである。その他の部分の構成は第１実施形態と同様であるため説明を省略する。また、第１実施形態と同様の機能を有する構成要素には同一の符号を付し、その説明を省略又は簡略化することもある。

図４は、本実施形態に係る列アンプ４２の回路構成を示す回路図である。本実施形態の列アンプ４２は、第１実施形態の各回路要素に加え、オフセット電圧キャンセル部１４をさらに含む。本実施形態では、比較器７及びオフセット電圧キャンセル部１４が比較部として機能する。

図４におけるオフセット電圧キャンセル部１４は、差動増幅器３の差動入力端子間オフセット電圧と、比較器７のオフセット電圧の差をキャンセルする機能を有する。これにより、差動増幅器３及び比較器７のオフセット電圧に起因して生じうるバイアス電流Ｉｂｉａｓの変化タイミングのずれを低減することができる。

図５は、図４におけるオフセット電圧キャンセル部１４の具体的な構成の一例を示す図である。図４のオフセット電圧キャンセル部１４は、図５のスイッチ７−１、スイッチ１３及びクランプ容量７−２に対応する。スイッチ７−１及びスイッチ１３は、いずれも制御信号Φｒｅｓにより制御される。制御信号Φｒｅｓがハイレベルのとき、スイッチ７−１及びスイッチ１３はオンになり、制御信号Φｒｅｓがローレベルのとき、スイッチ７−１及びスイッチ１３はオフになる。スイッチ７−１は、比較器７の第１の入力端子と出力端子との間に設けられる。クランプ容量７−２は、比較器７の第１の入力端子と、差動増幅器３の反転入力端子１との間に設けられる。スイッチ１３は、差動増幅器３の反転入力端子１と、差動増幅器３の出力端子との間に設けられる。

図６は、図５の回路構成の動作タイミングの一例を示すタイミング図である。図６のタイミング図には、図３に示した各電圧に加え、制御信号Φｒｅｓの動作が示されている。図６の動作タイミングは、時刻ｔ３、ｔ４を含むクランプ期間と、時刻ｔ１、ｔ２を含む信号増幅期間との２つに大別される。クランプ期間は、オフセット電圧の影響を低減するために、クランプ容量７−２に差動増幅器３及び比較器７のオフセット電圧差をクランプする期間である。信号増幅期間の動作は図３と同様であるため説明を省略する。

時刻ｔ３以前の初期状態において、制御信号Φｒｅｓはローレベルであり、スイッチ７−１、１３はともにオフである。その後、クランプ期間に入り、時刻ｔ３になると、制御信号Φｒｅｓがローレベルからハイレベルに移行し、スイッチ７−１、１３がともにオンとなる。このとき、クランプ容量７−２には差動増幅器３のオフセット電圧と、比較器７のオフセット電圧との差に相当する電圧が印加される。時刻ｔ４において、制御信号Φｒｅｓがハイレベルからローレベルに移行し、スイッチ７−１、１３がともにオフとなる。これにより、上述のオフセット電圧差がクランプ容量７−２に保持される。その後の信号増幅期間の動作は図３のタイミング図と同様である。

信号増幅期間において、クランプ容量７−２に保持された電圧は、差動増幅器３のオフセット電圧と、比較器７のオフセット電圧の差をキャンセルするように作用する。そのため、オフセット電圧の差に起因する出力スルーレートが増大するタイミングのずれが、第１実施形態の構成よりも低減され、セトリング時間がさらに短縮される。したがって、本実施形態によれば、第１の実施形態の効果に加え、撮像装置の動作をより高速化する効果が得られる。

［第３実施形態］
図７乃至図１０を用いて第３実施形態を説明する。本実施形態は、第２実施形態の列アンプ４２の構成を変形したものである。その他の部分の構成は第２実施形態と同様であるため説明を省略する。また、第２実施形態と同様の機能を有する構成要素には同一の符号を付し、その説明を省略又は簡略化することもある。

図７は、第３実施形態に係る差動増幅回路の構成の一例を示す回路図である。図７が図５と異なる点は、比較部が、ＰＭＯＳトランジスタ７−３、ＮＭＯＳトランジスタ７−４、７−７、バッファ７−５を用いた回路で構成されている点である。

ＰＭＯＳトランジスタ７−３及びＮＭＯＳトランジスタ７−４はＣＭＯＳインバータとなっている。すなわち、差動増幅器３の反転入力端子１の電圧は、クランプ容量７−２を介して、ＣＭＯＳインバータの入力端子であるＰＭＯＳトランジスタ７−３及びＮＭＯＳトランジスタ７−４のゲートに入力される。ＰＭＯＳトランジスタ７−３のドレインと及びＮＭＯＳトランジスタ７−４のドレインは互いに接続され、ＣＭＯＳインバータの出力端子となる。ＰＭＯＳトランジスタ７−３のソースは電源線７−６に接続され、ＮＭＯＳトランジスタ７−４のソースはグラウンド（あるいは負電源）に接続される。スイッチ７−１は、ＣＭＯＳインバータの入出力端子間に接続される。このようにして構成されるＣＭＯＳインバータは、入力電圧が所定の論理しきい値を超えている場合にローレベルの電圧を出力し、入力電圧が所定の論理しきい値を下回っている場合にハイレベルの電圧を出力する論理反転回路である。

ＣＭＯＳインバータの出力端子は、ＮＭＯＳトランジスタ７−７のドレイン及びバッファ７−５の入力端子と接続される。ＮＭＯＳトランジスタ７−７のゲートには制御信号Φｐ２が入力される。ＮＭＯＳトランジスタ７−７のソースはグラウンド（あるいは負電源）に接続される。すなわち、ＮＭＯＳトランジスタ７−４とＮＭＯＳトランジスタ７−７は、並列接続の関係になっている。バッファ７−５の出力は制御信号Φｐ１としてスイッチ５に入力される。

ＮＭＯＳトランジスタ７−７はしきい値電圧シフト部としての機能を有する。すなわち、ＣＭＯＳインバータ内のＮＭＯＳトランジスタ７−４に並列に接続されたＮＭＯＳトランジスタ７−７のオン又はオフを制御することにより、ＣＭＯＳインバータの入力しきい値電圧をシフトさせることができる。この動作について、図８のタイミング図を参照して説明する。

図８は、図７の回路構成の動作タイミングの一例を示すタイミング図である。図６と同様の動作については説明を省略又は簡略化する。時刻ｔ３において、制御信号Φｒｅｓがローレベルからハイレベルに移行し、スイッチ７−１、１３がともにオンとなる。このとき、クランプ容量７−２には、差動増幅器３のオフセット電圧と、差動増幅器３の非反転入力端子２の電圧と、ＣＭＯＳインバータの論理しきい値電圧Ｖｔｈ１とに基づく電圧が印加され、保持される。

本実施形態の比較部では、このようにして電圧が保持されたクランプ容量７−２を介して差動増幅器３の反転入力端子１の電圧が入力される。これにより、保持された電圧と差動増幅器３の反転入力端子１の電圧との比較が行われる。

その後時刻ｔ５において、制御信号Φｐ２がハイレベルになり、ＮＭＯＳトランジスタ７−７がオンになる。これにより、ＣＭＯＳインバータの論理しきい値電圧がＶｔｈ１からＶｔｈ２に低下する。

時刻ｔ１において、電圧Ｖｉｎがハイレベルからローレベルに移行すると、反転入力端子１の電圧Ｖａは低下する。この低下電圧が、ＣＭＯＳインバータのしきい値電圧の低下量（Ｖｔｈ１−Ｖｔｈ２）を超えるとＣＭＯＳインバータの出力は反転し、バッファ７−５の出力である制御信号Φｐ１がハイレベルになる。これにより、スイッチ５がオンになる。このようにして、図７に示す本実施形態の回路構成においても第２実施形態と同様の動作が可能であるとともに、しきい値電圧を任意に調整することができる。例えば、しきい値電圧の低下量（Ｖｔｈ１−Ｖｔｈ２）をノイズの振幅よりも大きく設定することにより、スイッチ５がノイズによりオン／オフを繰り返すチャッタリングを抑制することができる。

また、本実施形態では、差動増幅器３が大信号振幅時にのみバイアス電流Ｉｂｉａｓを増大させることが可能である。この場合、小信号振幅時にはバイアス電流Ｉｂｉａｓは小さい。そのため、位相補償回路の設計が容易になり得る。また、差動増幅器３の小信号帯域幅を狭くすることで低ノイズとする設計と高速動作との両立もなし得る。したがって、これらの追加的な効果を有するよう設計された増幅回路を撮像装置に搭載した場合、設計自由度の向上及び低ノイズ化もなし得る。

図９は、本実施形態に係る差動増幅回路の構成の別の例を示す回路図である。図９の回路は、差動増幅器３の入力端子間の電圧を比較するための比較部を構成する回路が差動回路になっている点が図７と異なる。この差動回路は、ＰＭＯＳトランジスタ７−８、７−９と、ＮＭＯＳトランジスタ７−１０、７−１１、７−１２、７−１３、７−１７と、クランプ容量７−１４、７−１５と、電流源７−１６とを含む。ＮＭＯＳトランジスタ７−１０、７−１１のゲートには制御信号Φｒｅｓが入力され、オン又はオフに制御される。ＮＭＯＳトランジスタ７−１７のゲートには制御信号Φｐ２が入力され、オン又はオフに制御される。

差動増幅器３の反転入力端子１はクランプ容量７−１４を介してＮＭＯＳトランジスタ７−１２のゲートに接続される。差動増幅器３の非反転入力端子２はクランプ容量７−１５を介してＮＭＯＳトランジスタ７−１３のゲートに接続される。ＮＭＯＳトランジスタ７−１２、７−１３のソースには電流源７−１６が接続される。これにより、ＮＭＯＳトランジスタ７−１２、７−１３は差動対を構成する。

ＰＭＯＳトランジスタ７−８、７−９のゲートは互いに共通接続されており、この共通接続されたノードはＰＭＯＳトランジスタ７−８のドレイン及びＮＭＯＳトランジスタ７−１３のドレインとも接続される。ＰＭＯＳトランジスタ７−９のドレインはＮＭＯＳトランジスタ７−１２のドレインと接続されており、このノードは、スイッチ５に制御信号Φｐ１を出力する差動回路の出力端子となる。ＰＭＯＳトランジスタ７−８、７−９のソースは電源線７−６に接続される。これにより、ＰＭＯＳトランジスタ７−８、７−９は差動回路における能動負荷として機能する。

ＮＭＯＳトランジスタ７−１０は、ＮＭＯＳトランジスタ７−１２のゲートとドレインとの間を短絡することができるように設けられる。ＮＭＯＳトランジスタ７−１１は、ＮＭＯＳトランジスタ７−１３のゲートとドレインとの間を短絡することができるように設けられる。ＮＭＯＳトランジスタ７−１７のドレインとソースは、ＮＭＯＳトランジスタ７−１３のドレインとソースにそれぞれ接続される。ＮＭＯＳトランジスタ７−１７は、図７のＮＭＯＳトランジスタ７−７に対応するしきい値電圧シフト部として機能する。

図９の回路の動作タイミングは図８と同様である。時刻ｔ３において制御信号Φｒｅｓがローレベルからハイレベルに移行すると、ＮＭＯＳトランジスタ７−１０、７−１１がともにオンとなる。これにより、クランプ期間において、差動増幅器３のオフセット電圧と、差動回路のオフセット電圧との電圧差をキャンセルするような電圧がクランプ容量７−１４、７−１５に保持される。その後、時刻ｔ５において、制御信号Φｐ２がローレベルからハイレベルになり、ＮＭＯＳトランジスタ７−１７がオンになる。これにより、前記比較器のオフセット電圧がシフトする。より具体的には、ＮＭＯＳトランジスタ７−１７がオフの場合に比べて、制御信号Φｐ１のレベルが反転するときの差動増幅器３の反転入力端子１の電圧がより低くなる。このようにして、図９に示す本実施形態の回路構成においても第２実施形態と同様の動作が可能であるとともに、しきい値電圧を任意に調整することができる。

図１０、図１１（ａ）、図１１（ｂ）、図１１（ｃ）及び図１２は、本実施形態による図７又は図９の回路の動作をシミュレーションした結果を示すグラフである。図１０は出力端子８における電圧波形を示すグラフである。Ｖ１〜Ｖ６が付された電圧波形は、入力電圧の振幅を６段階に変化させたときの出力電圧波形である。Ｖ１〜Ｖ６の添字（１〜６）の数字が大きいものほど入力電圧の振幅が大きいものとする。電圧波形Ｖ１、Ｖ２、Ｖ３は、差動増幅器３の反転入力端子１の電圧振幅がしきい値電圧を超えない範囲である小さな入力電圧振幅の場合のシミュレーションである。電圧波形Ｖ４、Ｖ５、Ｖ６は、差動増幅器３の反転入力端子１の電圧振幅がしきい値電圧を超える大きな入力電圧振幅の場合のシミュレーションである。電圧波形Ｖ４、Ｖ５、Ｖ６のケースでは、スイッチ５がオンになり、ブースト用電流源４が、一時的に差動増幅器３にバイアス電流を供給する。

電圧波形Ｖ１、Ｖ２、Ｖ３のケースでは、時刻ｔ１において入力電圧源１１からの入力電圧が変化すると、出力電圧はなだらかに上昇する。すなわち、電圧波形Ｖ１、Ｖ２、Ｖ３においては、出力スルーレートが小さく、セトリング時間が長い。これに対し、電圧波形Ｖ４、Ｖ５、Ｖ６のケースでは、時刻ｔ１以降出力電圧が短時間に上昇し、一定値となる。すなわち、電圧波形Ｖ４、Ｖ５、Ｖ６においては、ブースト用電流源４が供給するバイアス電流により出力スルーレートが大きくなり、セトリング時間が短縮される。

図１１（ａ）、図１１（ｂ）、図１１（ｃ）は、それぞれ、図１０の電圧波形Ｖ４、Ｖ５、Ｖ６のケースにおいて差動増幅器３に供給されるバイアス電流の変化を示すグラフである。時刻ｔ１において、電圧波形Ｖ４、Ｖ５、Ｖ６のいずれのケースにおいても、ブースト用電流源４が差動増幅器３に接続され、バイアス電流は増加する。その後、一定時間が経過し、差動増幅器３の反転入力端子１の電圧が安定すると差動増幅器３に供給されるバイアス電流は元の値に戻る。入力電圧の振幅が大きいほどバイアス電流を増加させるブースト時間が長くなることが図１１（ａ）、図１１（ｂ）、図１１（ｃ）より理解できる。

入力電圧の振幅とブースト時間との関係について、シミュレーション結果と動作タイミングを対比した図１２を参照して説明する。電圧Ｖｉｎの変化が大きいほど、差動増幅器３の反転入力端子１の電圧Ｖａの変化量も大きくなる。そのため、電圧Ｖｉｎの振幅が大きいほど、しきい値電圧Ｖｔｈ２を下回る時間が長くなる。したがって、制御信号Φｐ１のパルス幅が電圧Ｖｉｎのレベルに応じて決まるので、ブースト時間は電圧Ｖｉｎのレベルに応じて調節され、消費電力の増大は最小限に抑えられる。そのため、撮像装置の高速動作と低消費電力の両立が可能となる。

［第４実施形態］
第４実施形態に係る撮像システムを説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファクシミリ、携帯電話、車載カメラ、観測衛星などがあげられる。図１３に、第４実施形態に係る撮像システムの例としてデジタルスチルカメラのブロック図を示す。

図１３において、撮像システムは、レンズの保護のためのバリア１００１、被写体の光学像を撮像装置１００４に結像させるレンズ１００２、レンズ１００２を通った光量を可変するための絞り１００３を備える。撮像システムは上述の第１乃至第３実施形態で説明した撮像装置１００４をさらに備え、撮像装置１００４はレンズ１００２により結像された光学像を画像データとして出力する。

撮像システムは、さらに信号処理部１００７、タイミング発生部１００８、全体制御・演算部１００９、メモリ部１０１０、記録媒体制御Ｉ／Ｆ（インターフェース）部１０１１、記録媒体１０１２、外部Ｉ／Ｆ部１０１３を備える。信号処理部１００７は、撮像装置１００４より出力された画像データに対し各種の補正、データ圧縮等の信号処理を行う。タイミング発生部１００８は、撮像装置１００４及び信号処理部１００７に各種タイミング信号を出力する。全体制御・演算部１００９は、撮像システム全体を制御する。メモリ部１０１０は画像データを一時的に記憶するためのフレームメモリとして機能する。記録媒体制御Ｉ／Ｆ部１０１１は記録媒体への記録又は読み出しを行う。記録媒体１０１２は、着脱可能な半導体メモリ、撮像システムに内蔵された半導体メモリ等から構成され、画像データの記録又は読み出しを行う。外部Ｉ／Ｆ部１０１３は、外部コンピュータ等との通信のためのインターフェースである。

ここで、タイミング信号等の制御のための信号は撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。

本実施形態に係る撮像システムは、撮像装置１００４として第１乃至第３実施形態に係る撮像装置を備えている。そのため、本実施形態に係る撮像システムは、高速な撮像と低消費電力を両立することができる。

１ 差動増幅器の反転入力端子
２ 差動増幅器の非反転入力端子
３ 差動増幅器
４ ブースト用電流源
５ スイッチ
６ バイアス電流源
７ 比較器

Claims (12)

1. 光電変換により入射光に応じた信号を生成する画素と、
   前記画素からの信号に基づく電圧が入力される第１の入力端子と、基準電圧が入力される第２の入力端子とを有する差動増幅器と、
   前記差動増幅器にバイアス電流を供給する電流供給部と、
   前記差動増幅器の前記第１の入力端子の電圧としきい値電圧との比較を行い、比較結果に基づく制御信号を前記電流供給部に出力する比較部と、を有し、
   前記電流供給部は、前記比較部から入力される前記制御信号に応じて、前記差動増幅器に供給する前記バイアス電流の大きさを異ならせ、
   前記制御信号が、前記画素からの信号に基づく電圧が変動したことを示す場合に、前記電流供給部は、前記差動増幅器に供給する前記バイアス電流を大きくすることを特徴とする撮像装置。
2. 前記電流供給部は、第１の電流源と、第２の電流源と、スイッチとを有し、
   前記電流供給部は、前記制御信号に応じて前記スイッチを切り替えることにより、前記第１の電流源のみが前記バイアス電流を供給する第１の状態と、前記第１の電流源及び前記第２の電流源の双方が前記バイアス電流を供給する第２の状態とを切り替えることを特徴とする請求項１に記載の撮像装置。
3. 前記しきい値電圧は、前記差動増幅器の第２の入力端子の電圧に相当することを特徴とする請求項１又は２に記載の撮像装置。
4. 前記比較部は、
   比較器と、
   前記比較器の入力オフセット電圧及び前記差動増幅器の入力オフセット電圧の差をキャンセルするオフセット電圧キャンセル部と
   をさらに有することを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記オフセット電圧キャンセル部は、クランプ容量を有し、
   前記オフセット電圧キャンセル部は、前記クランプ容量に前記比較器の入力オフセット電圧と前記差動増幅器の入力オフセット電圧との差に相当する電圧を保持させて入力オフセット電圧のキャンセルを行うことを特徴とする請求項４に記載の撮像装置。
6. 前記比較部は、前記しきい値電圧をシフトするしきい値電圧シフト部をさらに有することを特徴とする請求項４又は５に記載の撮像装置。
7. 前記しきい値電圧シフト部は、前記入力オフセット電圧のキャンセルが行われた後に、前記しきい値電圧のシフトを行うことを特徴とする請求項６に記載の撮像装置。
8. 前記比較部は、インバータと、クランプ容量とを有し、
   前記クランプ容量は、前記差動増幅器の前記第２の入力端子の電圧と、前記インバータの論理しきい値と、前記差動増幅器の入力オフセット電圧とに基づく電圧を前記しきい値電圧として保持し、
   前記差動増幅器の前記第１の入力端子の電圧が、前記クランプ容量を介して前記インバータに入力されることにより、前記比較が行われることを特徴とする請求項１又は２に記載の撮像装置。
9. 前記比較部は、前記インバータの論理しきい値をシフトするしきい値電圧シフト部をさらに有することを特徴とする請求項８に記載の撮像装置。
10. 前記しきい値電圧シフト部は、前記クランプ容量への電圧の保持が行われた後に、前記しきい値電圧のシフトを行うことを特徴とする請求項９に記載の撮像装置。
11. 複数の画素と、
    前記複数の画素が接続された信号線と、
    前記信号線に電気的に接続された第１の入力端子と、基準電圧が入力される第２の入力端子とを有する差動増幅器と、
    前記差動増幅器に接続された第１の電流源と、
    前記差動増幅器にスイッチを介して接続された第２の電流源と、
    前記差動増幅器の前記第１の入力端子に電気的に接続された第１の入力端子、しきい値電圧が入力される第２の入力端子、及び、前記スイッチに接続された出力端子を有する比較部と、を有することを特徴とする撮像装置。
12. 請求項１乃至１１のいずれか１項に記載の撮像装置と、
    前記撮像装置から出力される信号を処理する信号処理部と
    を有する撮像システム。

Images