KR102546186B1 - 이미지 센싱 장치 및 그의 구동 방법 - Google Patents

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Abstract

본 발명의 일실시예는 이미지 센싱 장치 및 그의 구동 방법에 관한 것으로, 복수의 픽셀신호와 램프신호에 기초하여 복수의 비교신호를 생성하기 위한 비교블록; 상기 복수의 비교신호의 슬루율(slew rate)을 각각 조절하여 복수의 로직신호를 생성하기 위한 로직블록; 및 상기 복수의 로직신호에 기초하여 카운트신호를 각각 저장하기 위한 저장블록을 포함하는 이미지 센싱 장치를 제공한다.

Description

이미지 센싱 장치 및 그의 구동 방법{IMAGE SENSING DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치 및 그의 구동 방법에 관한 것이다.
이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
도 1에는 종래기술에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 이미지 센싱 장치(100)는 픽셀 어레이(110), 램프블록(120), 카운트블록(130), 비교블록(140), 및 저장블록(150)을 포함한다.
픽셀 어레이(110)는 로우(row)와 컬럼(column)에 맞춰 배열된 복수의 픽셀(PX)을 포함한다. 예컨대, 픽셀 어레이(110)는 N*Y 개의 픽셀(PX)을 포함한다. 픽셀 어레이(110)는 단위 로우 시간마다 로우별로 제1 내지 제N 픽셀신호(VPX<1:N>)를 생성한다.
램프블록(120)은 램프 제어신호(RP)에 기초하여 상기 단위 로우 시간마다 예정된 패턴을 가지는 공통 램프신호(VRAMP)를 생성한다.
카운트블록(130)은 상기 단위 로우 시간마다 예정된 방식으로 카운팅되는 공통 카운트신호(CNT<1:M>)를 생성한다.
비교블록(140)은 제1 내지 제N 픽셀신호(VPX<1:N>)와 공통 램프신호(VRAMP)를 비교하여 제1 내지 제N 비교신호(VAMP<1:N>)를 생성한다. 예컨대, 비교블록(140)은 제1 내지 제N 픽셀신호(VPX<1:N>)와 공통 램프신호(VRAMP)를 각각 비교하기 위한 제1 내지 제N 비교부(AMP1 ~ AMPN)를 포함한다.
저장블록(150)은 제1 내지 제N 비교신호(VAMP<1:N>)에 기초하여 공통 카운트신호(CNT<1:M>)를 컬럼별로 저장한다. 예컨대, 저장블록(150)은 제1 내지 제N 비교신호(VAMP<1:N>)에 기초하여 공통 카운트신호(CNT<1:M>)를 각각 저장하기 위한 제1 내지 제N 저장부(LAT1 ~ LATN)를 포함한다.
도 2에는 도 1에 도시된 비교블록(140) 및 저장블록(150)의 내부 구성도가 도시되어 있다. 도 2에는 비교블록(140)에 포함된 제1 내지 제N 비교부(AMP1 ~ AMPN) 중 제1 비교부(AMP1)가 대표적으로 도시되어 있고, 저장블록(150)에 포함된 제1 내지 제N 저장부(LAT1 ~ LATN) 중 제1 저장부(LAT1)가 대표적으로 도시되어 있다.
도 2를 참조하면, 제1 비교부(AMP1)는 제1 비교신호(VRAMP<1>)와 공통 램프신호(VRAMP)를 비교하여 제1 비교신호(VAMP<1>)를 생성한다. 예컨대, 제1 비교부(AMP1)는 제1 차동 증폭부(AMP1_1)와 제1 출력부(AMP1_3)를 포함한다. 제1 차동 증폭부(AMP1_1)는 제1 비교신호(VRAMP<1>)와 공통 램프신호(VRAMP) 간의 전압 차이를 증폭하여 제1 증폭신호(VS<1>)를 출력한다. 제1 차동 증폭부(AMP1_1)는 제1 전원전압(VDD) 또는 제2 전원전압(VDDA)을 소오스 전원으로써 이용한다. 제1 출력부(AMP1_3)는 제1 증폭신호(VS<1>)를 제1 비교신호(VRAMP<1>)로써 출력한다. 제1 출력부(AMP1_3)는 제1 전원전압(VDD)을 이용한다.
제1 저장부(LAT1)는 제1 비교신호(VAMP<1>)에 기초하여 공통 카운트신호(CNT<1:M>)를 저장한다. 예컨대, 제1 저장부(LAT1)는 제1 래치 제어부(LAT1_1)와 제1 래치부(LAT1_3)를 포함한다. 제1 래치 제어부(LAT1_1)는 제1 비교신호(VAMP<1>)에 기초하여 제1 래치 제어신호(ONR_SHOT<1>)를 생성한다. 제1 래치부(LAT1_3)는 제1 래치 제어신호(ONE_SHOT<1>)에 기초하여 공통 카운트신호(CNT<1:M>)를 래치한다.
이하, 상기와 같은 구성을 가지는 이미지 센싱 장치(100)의 동작을 도 3을 참조하여 설명한다.
도 3에는 이미지 센싱 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 도 3에는 제1 픽셀신호(VPX<1>)와 관련된 동작만이 도시되어 있음에 유의한다.
도 3을 참조하면, 픽셀 어레이(110)는 예정된 단위 로우 시간(SRT) 동안 입사광에 대응하는 제1 픽셀신호(VPX<1>)를 생성한다. 예컨대, 픽셀 어레이(110)는 단위 로우 시간(SRT) 중 리셋 시간(RT) 동안 제1 픽셀신호(VPX<1>)에 반영된 노이즈 성분에 대응하는 제1 리셋신호(VRST<1>)를 제1 픽셀신호(VPX<1>)로써 생성한 다음, 단위 로우 시간(SRT) 중 데이터 시간(DT) 동안 상기 입사광에 대응하는 제1 데이터신호(VDT<1>)를 제1 픽셀신호(VPX<1>)로써 생성한다.
램프블록(120)은 단위 로우 시간(SRT) 동안 예정된 패턴을 가지는 공통 램프신호(VRAMP)를 생성한다. 예컨대, 램프블록(120)은 리셋 시간(RT) 동안 리셋 전압 범위에서 램핑하고 데이터 시간(DT) 동안 데이터 전압 범위에서 램핑하는 공통 램프신호(VRAMP)를 생성한다.
카운트블록(130)은 단위 로우 시간(SRT) 동안 예정된 방식으로 카운팅되는 공통 카운트신호(CNT<1:M>)를 생성한다. 예컨대, 카운트블록(130)은 리셋 시간(RT) 동안 업카운트되고 데이터 시간(DT) 동안 업카운트되는 공통 카운트신호(CNT<1:M>)를 생성한다.
제1 비교부(AMP1)는 제1 픽셀신호(VPX<1>)와 공통 램프신호(VRAMP)를 비교하여 제1 비교신호(VAMP<1>)를 생성한다. 예컨대, 제1 비교부(AMP1)는 공통 램프신호(VRAMP)의 전압 레벨이 제1 픽셀신호(VPX<1>)의 전압 레벨보다 높을 때 논리 하이 레벨의 제1 비교신호(VAMP<1>)를 생성하고, 공통 램프신호(VRAMP)의 전압 레벨이 제1 픽셀신호(VPX<1>)의 전압 레벨보다 낮을 때 논리 로우 레벨의 제1 비교신호(VAMP<1>)를 생성한다.
제1 저장부(LAT1)는 제1 비교신호(VAMP<1>)에 기초하여 공통 카운트신호(CNT<1:M>)를 저장한다. 예컨대, 제1 저장부(LAT1)는 제1 비교신호(VAMP<1>)가 논리 하이 레벨에서 논리 로우 레벨로 천이(transition)할 때 제1 래치 제어신호(ONE_SHOT<1>)를 활성화하고, 제1 래치 제어신호(ONE_SHOT<1>)에 기초하여 공통 카운트신호(CNT<1:M>)를 래치한다.
그러나, 상기와 같이 구성되는 이미지 센싱 장치(100)는 다음과 같은 문제점이 있다.
도 4에는 종래기술에 따른 이미지 센싱 장치(100)의 문제점을 설명하기 위한 타이밍도가 도시되어 있다.
도 4를 참조하면, 제1 저장부(LAT1)는 제1 비교신호(VAMP<1>)가 비활성화될 때 제1 비교신호(CAMP<1>)의 디시전(decision) 시점(D1)에 대응하여 제1 래치 제어신호(ONE_SHOT<1>)를 활성화한다. 그리고, 제1 저장부(LAT1)는 제1 래치 제어신호(ONE_SHOT<1>)가 활성화될 때 제1 래치 제어신호(ONE_SHOT<1>)의 디시전(decision) 시점(D1)에 대응하여 공통 카운트신호(CNT<1:M>)를 래치한다. 즉, 제1 저장부(LAT1)는 제1 비교신호(VAMP<1>)의 디시전(decision) 시점(D1)에 대응하여 동작한다. 이때, 제1 저장부(LAT1)는 제1 전원전압(VDD)을 이용하므로, 제1 저장부(LAT1)가 동작할 때 제1 전원전압(VDD)의 전압 레벨은 드롭(drop)된다. 제2 내지 제N 비교신호(VAMP<1:N>) 중 제1 비교신호(VAMP<1>)의 디시전 시점(D1)과 같은 디시전 시점에 천이되는 비교신호가 많을수록 제1 전원전압(VDD)의 전압 레벨은 더욱더 드롭될 것이다. 이와 같이, 제1 전원전압(VDD)의 전압 레벨이 드롭된 경우 제1 전원전압(VDD)을 이용하는 회로에 영향을 줄 수 있다.
예컨대, 제K 비교신호(VAMP<K>)가 제1 비교신호(VAMP<1>)의 디시전 시점(D1)과 인접한 디시전 시점(DK)에 천이된다면, 제K 비교신호(VAMP<K>)의 디시전 시점(DK)은 약속된 시점보다 지연될 수 있다. 이는 제K 비교부(AMPK)가 제K 비교신호(VAMP<K>)를 생성할 때 전압 레벨이 드롭된 제1 전원전압(VDD)을 이용하기 때문이다. 이러한 경우, 제K 저장부(LATK)는 디시전 시점(DK)이 의도치 않게 지연된 제K 비교신호(VAMP<K>)에 기초하여 동작하기 때문에, 제K 저장부(LATK)는 잘못된 공통 카운트신호(CNT<1:M>)를 래치하는 문제점이 있다.
참고로, 제1 비교신호(VAMP<1>)의 디시전 시점(D1)과 제K 비교신호(VAMP<K>)의 디시전 시점(DK)이 인접한 경우는 다음과 같다. 첫째, 동일한 로우에 배열된 픽셀들 중 제1 픽셀 및 제K 픽셀의 입사광이 유사한 경우 제1 비교신호(VAMP<1>)의 디시전 시점(D1)과 제K 비교신호(VAMP<K>)의 디시전 시점(DK)은 인접할 수 있다. 둘째, 상기 제1 픽셀 및 상기 제K 픽셀의 입사광이 동일한 경우, 제1 비교신호(VAMP<1>)의 디시전 시점(D1)과 제K 비교신호(VAMP<K>)의 디시전 시점(DK)은 동일해야 하지만, 회로의 성능 차이 등으로 인해 제1 비교신호(VAMP<1>)의 디시전 시점(D1)과 제K 비교신호(VAMP<K>)의 디시전 시점(DK)은 틀어질 수 있다.
본 발명의 실시예는 드롭(drop)된 전원으로 인한 영향을 최소화한 이미지 센싱 장치를 제공한다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는 복수의 픽셀신호와 램프신호에 기초하여 복수의 비교신호를 생성하기 위한 비교블록; 상기 복수의 비교신호의 슬루율(slew rate)을 각각 조절하여 복수의 로직신호를 생성하기 위한 로직블록; 및 상기 복수의 로직신호에 기초하여 카운트신호를 각각 저장하기 위한 저장블록을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 이미지 센싱 장치는 복수의 픽셀신호 그룹과 램프신호에 기초하여 복수의 비교신호 그룹을 생성하기 위한 복수의 비교부 그룹; 상기 복수의 비교신호 그룹에 포함된 각각의 비교신호를 그룹별로 상이하게 설정된 지연시간만큼 지연하여 복수의 로직신호 그룹을 생성하기 위한 복수의 로직부 그룹; 및 상기 복수의 로직신호 그룹에 포함된 각각의 로직신호에 기초하여 카운트신호를 각각 저장하기 위한 복수의 저장부 그룹을 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 이미지 센싱 장치의 구동 방법은 복수의 픽셀신호와 램프신호에 기초하여 제1 슬루율(slew rate)을 가지는 복수의 비교신호를 생성하는 단계; 상기 복수의 비교신호에 기초하여 제2 슬루율을 가지는 복수의 로직신호를 생성하는 단계; 및 상기 복수의 로직신호에 기초하여 카운트신호를 각각 저장하는 단계를 포함할 수 있다.
본 발명의 실시예는 드롭(drop)된 전원으로 인한 영향을 최소화함으로써, 이미지 센싱 장치의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 이미지 센싱 장치의 블록 구성도이다.
도 2는 도 1에 도시된 제1 비교부 및 제1 저장부의 내부 구성도이다.
도 3은 도 1에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 1에 도시된 이미지 센싱 장치의 문제점을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 제1 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 6은 도 5에 도시된 제1 비교부, 제1 로직부 및 제1 저장부의 내부 구성도이다.
도 7은 도 5에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 도 6에 도시된 이미지 센싱 장치의 동작을 부연 설명하기 위한 타이밍도이다.
도 9는 본 발명의 제2 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 10은 도 9에 도시된 로직블록의 내부 구성도이다.
도 11은 도 9에 도시된 이미지 센싱 장치의 동작을 부연 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 5에는 본 발명의 제1 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 5를 참조하면, 이미지 센싱 장치(200)는 픽셀 어레이(210), 램프블록(220), 카운트블록(230), 비교블록(240), 로직블록(250), 및 저장블록(260)을 포함할 수 있다.
픽셀 어레이(210)는 로우(row)와 컬럼(column)에 맞춰 배열된 복수의 픽셀(PX)을 포함할 수 있다. 예컨대, 픽셀 어레이(210)는 N*Y 개의 픽셀(PX)을 포함할 수 있다. 픽셀 어레이(210)는 단위 로우 시간마다 로우별로 제1 내지 제N 픽셀신호(VPX<1:N>)를 생성할 수 있다.
램프블록(220)은 램프 제어신호(RP)에 기초하여 상기 단위 로우 시간마다 예정된 패턴을 가지는 공통 램프신호(VRAMP)를 생성할 수 있다.
카운트블록(230)은 상기 단위 로우 시간마다 예정된 방식으로 카운팅되는 공통 카운트신호(CNT<1:M>)를 생성할 수 있다.
비교블록(240)은 제1 내지 제N 픽셀신호(VPX<1:N>)와 공통 램프신호(VRAMP)를 각각 비교하여 제1 내지 제N 비교신호(VAMP<1:N>)를 생성할 수 있다. 제1 내지 제N 비교신호(VAMP<1:N>)는 각각 제1 슬루율(slew rate)을 가질 수 있다. 비교블록(240)은 제1 내지 제N 비교부(AMP1 ~ AMPN)를 포함할 수 있다.
로직블록(250)은 제1 내지 제N 비교신호(VAMP<1:N>)의 슬루율(slew rate)을 조절하여 제1 내지 제N 로직신호(VAMP'<1:N>)를 생성할 수 있다. 예컨대, 로직블록(250)은 제1 내지 제N 비교신호(VAMP<1:N>)의 비활성화 엣지(edge)의 슬루율을 조절할 수 있다. 제1 내지 제N 로직신호(VAMP'<1:N>)는 상기 제1 슬루율보다 큰 제2 슬루율을 가질 수 있다. 그리고, 로직블록(250)은 제1 내지 제N 비교신호(VAMP<1:N>)의 비활성화 엣지(edge)를 각각 예정된 지연시간만큼 지연하여 제1 내지 제N 로직신호(VAMP'<1:N>)를 생성할 수 있다. 로직블록(250)은 제1 내지 제N 로직부(LOG1 ~ LOGN)를 포함할 수 있다.
저장블록(260)은 제1 내지 제N 로직신호(VAMP'<1:N>)에 기초하여 공통 카운트신호(CNT<1:M>)를 컬럼별로 저장할 수 있다. 저장블록(260)은 제1 내지 제N 로직신호(VAMP'<1:N>)에 기초하여 공통 카운트신호(CNT<1:M>)를 각각 저장하기 위한 제1 내지 제N 저장부(LAT1 ~ LATN)를 포함할 수 있다.
도 6에는 도 5에 도시된 비교블록(240), 로직블록(250), 및 저장블록(260)의 내부 구성도가 도시되어 있다. 도 6에는 비교블록(240)에 포함된 제1 내지 제N 비교부(AMP1 ~ AMPN) 중 제1 비교부(AMP1)가 대표적으로 도시되어 있고, 로직블록(250)에 포함된 제1 내지 제N 로직부(LOG1 ~ LOGN) 중 제1 로직부(LOG1)가 대표적으로 도시되어 있으며, 저장블록(260)에 포함된 제1 내지 제N 저장부(LAT1 ~ LATN) 중 제1 저장부(LAT1)가 대표적으로 도시되어 있다.
도 6을 참조하면, 제1 비교부(AMP1)는 제1 비교신호(VRAMP<1>)와 공통 램프신호(VRAMP)를 비교하여 제1 비교신호(VAMP<1>)를 생성할 수 있다. 예컨대, 제1 비교부(AMP1)는 제1 차동 증폭부(AMP1_1)와 제1 출력부(AMP1_3)를 포함할 수 있다. 제1 차동 증폭부(AMP1_1)는 제1 비교신호(VRAMP<1>)와 공통 램프신호(VRAMP) 간의 전압 차이를 증폭하여 제1 증폭신호(VS<1>)를 생성할 수 있다. 제1 차동 증폭부(AMP1_1)는 제1 전원전압(VDD) 또는 제2 전원전압(VDDA)을 소오스 전원으로써 이용할 수 있다. 제1 출력부(AMP1_3)는 제1 증폭신호(VS<1>)를 제1 비교신호(VRAMP<1>)로써 출력할 수 있다. 제1 출력부(AMP1_3)는 제1 전원전압(VDD)을 소오스 전원으로써 이용할 수 있다.
제1 로직부(LOG1)는 제1 비교신호(VRAMP<1>)에 기초하여 제1 로직신호(VAMP'<1>)를 생성할 수 있다. 예컨대, 제1 로직부(LOG1)는 지연부(LOG1_1)와 연산부(LOG1_3)를 포함할 수 있다. 지연부(LOG1_1)는 제1 비교신호(VRAMP<1>)를 지연하여 제1 지연신호(DAMP<1>)를 생성할 수 있다. 예컨대, 제1 로직부(LOG1_1)는 인버터 체인을 포함할 수 있다. 연산부(LOG1_3)는 제1 비교신호(VRAMP<1>)와 제1 지연신호(DAMP<1>)를 로직 연산하여 제1 로직신호(VAMP'<1>)를 생성할 수 있다. 예컨대, 연산부(LOG1_3)는 논리합 게이트(OR gate)를 포함할 수 있다.
제1 저장부(LAT1)는 제1 로직신호(VAMP'<1>)에 기초하여 공통 카운트신호(CNT<1:M>)를 저장할 수 있다. 예컨대, 제1 저장부(LAT1)는 제1 래치 제어부(LAT1_1)와 제1 래치부(LAT1_3)를 포함할 수 있다. 제1 래치 제어부(LAT1_1)는 제1 로직신호(VAMP'<1>)에 기초하여 제1 래치 제어신호(ONR_SHOT<1>)를 생성할 수 있다. 제1 래치부(LAT1_3)는 제1 래치 제어신호(ONE_SHOT<1>)에 기초하여 공통 카운트신호(CNT<1:M>)를 래치할 수 있다. 제1 래치 제어부(LAT1_1)와 제1 래치부(LAT1_3)는 제1 전원전압(VDD)을 소오스 전원으로써 이용할 수 있다.
이하, 상기와 같은 구성을 가지는 이미지 센싱 장치(200)의 동작을 도 7 및 도 8을 참조하여 설명한다.
도 7에는 이미지 센싱 장치(200)의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 도 7에는 제1 픽셀신호(VPX<1>)와 관련된 동작만이 도시되어 있음에 유의한다.
도 7을 참조하면, 픽셀 어레이(210)는 단위 로우 시간(SRT) 동안 제1 픽셀신호(VPX<1>)를 생성할 수 있다. 예컨대, 픽셀 어레이(210)는 단위 로우 시간(SRT) 중 리셋 시간(RT) 동안 제1 픽셀신호(VPX<1>)에 반영된 노이즈 성분에 대응하는 제1 리셋신호(VRST<1>)를 제1 픽셀신호(VPX<1>)로써 생성한 다음, 단위 로우 시간(SRT) 중 데이터 시간(DT) 동안 입사광에 대응하는 제1 데이터신호(VDT<1>)를 제1 픽셀신호(VPX<1>)로써 생성할 수 있다.
램프블록(220)은 램프 제어신호(RP)에 기초하여 단위 로우 시간(SRT) 동안 예정된 패턴을 가지는 공통 램프신호(VRAMP)를 생성할 수 있다. 예컨대, 램프블록(220)은 리셋 시간(RT) 동안 리셋 전압 범위에서 램핑하고 데이터 시간(DT) 동안 데이터 전압 범위에서 램핑하는 공통 램프신호(VRAMP)를 생성할 수 있다.
카운트블록(230)은 단위 로우 시간(SRT) 동안 예정된 방식으로 카운팅되는 공통 카운트신호(CNT<1:M>)를 생성할 수 있다. 예컨대, 카운트블록(230)은 리셋 시간(RT) 동안 업카운트되고 데이터 시간(DT) 동안 업카운트되는 공통 카운트신호(CNT<1:M>)를 생성할 수 있다.
제1 비교부(AMP1)는 제1 픽셀신호(VPX<1>)와 공통 램프신호(VRAMP)를 비교하여 제1 비교신호(VAMP<1>)를 생성할 수 있다. 예컨대, 제1 비교부(AMP1)는 공통 램프신호(VRAMP)의 전압 레벨이 제1 픽셀신호(VPX<1>)의 전압 레벨보다 높을 때 논리 하이 레벨의 제1 비교신호(VAMP<1>)를 생성할 수 있고, 공통 램프신호(VRAMP)의 전압 레벨이 제1 픽셀신호(VPX<1>)의 전압 레벨보다 낮을 때 논리 로우 레벨의 제1 비교신호(VAMP<1>)를 생성할 수 있다.
제1 로직부(LOG1)는 제1 비교신호(VAMP<1>)를 예정된 지연시간만큼 지연하여 제1 로직신호(VAMP'<1>)를 생성할 수 있다. 예컨대, 제1 로직부(LOG1)는 제1 비교신호(VAMP<1>)의 비활성화 엣지를 상기 지연시간만큼 지연하여 제1 로직신호(VAMP'<1>)를 생성할 수 있다. 제1 저장부(LAT1)는 제1 로직신호(VAMP'<1>)에 기초하여 공통 카운트신호(CNT<1:M>)를 저장한다. 예컨대, 제1 저장부(LAT1)는 제1 로직신호(VAMP'<1>)가 논리 하이 레벨에서 논리 로우 레벨로 천이(transition)할 때 제1 래치 제어신호(ONE_SHOT<1>)를 활성화할 수 있고, 제1 래치 제어신호(ONE_SHOT<1>)에 기초하여 제1 리셋신호(VRST<1>)에 대응하는 공통 카운트신호(CNT<1:M>)를 래치한 다음 제1 데이터신호(VDT<1>)에 대응하는 공통 카운트신호(CNT<1:M>)를 래치할 수 있다.
여기서, 제1 리셋신호(VRST<1>)에 대응하는 공통 카운트신호(CNT<1:M>)는 상기 지연시간에 대응하는 카운트 코드(α)를 더 포함할 수 있고, 제1 데이터신호(VDT<1>)에 대응하는 공통 카운트신호(CNT<1:M>) 또한 상기 지연시간(DLY)에 대응하는 카운트 코드(α)를 더 포함할 수 있다. 다시 말해, 제1 리셋신호(VRST<1>)에 대응하는 공통 카운트신호(CNT<1:M>)와 제1 데이터신호(VDT<1>)에 대응하는 공통 카운트신호(CNT<1:M>)에는 의도치 않게 카운트 코드(α)가 반영될 수 있다. 카운트 코드(α)는 도면에 도시되지 않았지만 후속 동작에 의해 상쇄될 수 있다. 예컨대, 상기 후속 동작은 DDS(digital double sampling) 동작을 포함할 수 있다.
한편, 도면에는 도시되지 않았지만, 픽셀 어레이(210)는 단위 로우 시간(SRT) 동안 제1 픽셀신호(VPX<1>)와 함께 제2 내지 제N 픽셀신호(VPX<2:N>)를 동시에 생성할 수 있다. 제2 내지 제N 픽셀신호(VPX<2:N>)는 각각의 입사광에 대응하는 전압 레벨을 가질 수 있다. 제2 내지 제N 픽셀신호(VPX<2:N>) 중 제1 픽셀신호(VPX<1>)의 전압 레벨과 유사한 전압 레벨을 가지는 픽셀신호를 제K 픽셀신호(VPX<K>)라 한다면, 제1 및 제K 픽셀신호(VPX<K>)는 동일하거나 또는 유사한 입사광에 대응하는 전압 레벨을 가질 수 있다. 이러한 경우, 제1 픽셀신호(VPX<1>)에 대응하는 제1 비교신호(VAMP<1>)의 디시전 시점(이하 "제1 디시전 시점(D1)"이라 칭함)과 제K 픽셀신호(VPX<K>)에 대응하는 제K 비교신호(VAMP<K>)의 디시전 시점(이하 "제K 디시전 시점(DK)"이라 칭함)이 인접할 수 있다. 이와 관련된 설명은 도 8을 참조하여 더욱 자세하세 설명한다.
도 8에는 도 7에 도시된 이미지 센싱 장치(200)의 동작을 부연 설명하기 위한 타이밍도가 도시되어 있다.
도 8을 참조하면, 제1 비교부(AMP1)는 제1 디시전 시점(D1)에 대응하여 비활성화되는 제1 비교신호(VAMP<1>)를 생성할 수 있다. 제1 비교신호(VAMP<1>)의 비활성화 엣지(edge)는 상기 제1 슬루율을 가질 수 있다. 상기 제1 슬루율은 제1 비교부(AMP1)에 포함된 제1 차동 증폭부(AMP1_1)와 관련이 있을 수 있다. 제1 차동 증폭부(AMP1_1)는 아날로그 타입의 회로일 수 있으며, 상기 제1 슬루율은 제1 차동 증폭부(AMP1_1)의 동작 특성에 의해 결정될 수 있다.
제1 로직부(LOG1)는 제1 디시전 시점(D1)보다 상기 지연시간(DLY) 이후의 디시전 시점에 비활성화되는 제1 로직신호(VAMP')를 생성할 수 있다. 제1 로직신호(VAMP'<1>)의 비활성화 엣지는 상기 제1 슬루율보다 큰 상기 제2 슬루율을 가질 수 있다. 제1 로직부(LOG1)는 디지털 타입의 회로일 수 있으며, 상기 제2 슬루율은 제1 로직부(LOG1)의 동작 특성에 의해 결정될 수 있다.
제1 저장부(LAT1)는 제1 로직신호(VAMP'<1>)의 디시전 시점에 대응하는 제1 래치 제어신호(ONE_SHOT<1>)를 생성할 수 있고, 제1 래치 제어신호(ONE_SHOT<1>)에 기초하여 공통 카운트신호(CNT<1:M>)를 래치할 수 있다. 이때, 제1 저장부(LAT1)가 동작함에 따라 제1 저장부(LAT1)가 소오스 전원으로써 이용하는 전원전압(VDD)의 전압 레벨은 드롭(dorp)될 수 있다. 이때, 전압 레벨이 드롭된 전원전압(VDD)은 동작 타이밍상 제1 비교신호(VAMP<1>)와 제K 비교신호(VAMP<K>)에 영향을 주지 못한다.
한편, 제K 비교부(AMPK)는 제1 디시전 시점(D1)에 인접한 제K 디시전 시점(DK)에 대응하여 비활성화되는 제K 비교신호(VAMP<K>)를 생성할 수 있다. 제K 비교신호(VAMP<K>)의 비활성화 엣지는 상기 제1 슬루율을 가질 수 있다. 상기 제1 슬루율은 제K 비교부(AMPK)에 포함된 제K 차동 증폭부(AMPK_1)와 관련이 있을 수 있다. 제K 차동 증폭부(AMPK_1)는 아날로그 타입의 회로일 수 있으며, 상기 제1 슬루율은 제K 차동 증폭부(AMPK_1)의 동작 특성에 의해 결정될 수 있다. 참고로, 제1 디시전 시점(D1)과 제K 디시전 시점(DK)이 인접하다함은 제1 비교신호(VAMP<1>)에 대응하는 공통 카운트신호(CNT<1:M>)의 코드값과 제K 비교신호(VAMP<K>)에 대응하는 공통 카운트신호(CNT<1:M>)의 코드값이 동일한 색상 범위에 속한다는 의미일 수 있다. 예컨대, 제1 디시전 시점(D1)과 제K 디시전 시점(DK)이 인접한 경우는 다음과 같을 수 있다. 첫째, 제1 픽셀신호(VPX<1>)와 제K 픽셀신호(VPX<K>)가 유사한 입사광에 대응하는 전압 레벨을 가진다면, 제1 디시전 시점(D1)과 제K 디시전 시점(DK)은 인접할 수 있다. 둘째, 제1 픽셀신호(VPX<1>)와 제K 픽셀신호(VPX<K>)가 동일한 입사광에 대응하는 전압 레벨을 가진다면, 제1 디시전 시점(D1)과 제K 디시전 시점(DK)은 동일해야 하지만, 회로의 성능 차이 등으로 인해 제1 디시전 시점(D1)과 제K 디시전 시점(DK)은 인접해질 수 있다.
제K 로직부(LOGK)는 제K 디시전 시점(DK)보다 상기 지연시간(DLY) 이후의 디시전 시점에 비활성화되는 제K 로직신호(VAMP'<K>)를 생성할 수 있다. 제K 로직신호(VAMP'<K>)의 비활성화 엣지는 상기 제1 슬루율보다 큰 상기 제2 슬루율을 가질 수 있다. 제K 로직부(LOGK)는 디지털 타입의 회로일 수 있으며, 상기 제2 슬루율은 제K 로직부(LOGK)의 동작 특성에 의해 결정될 수 있다. 이와 같은 제K 로직부(LOGK)는 전원전압(VDD)을 소오스 전원으로써 이용하기 때문에, 제K 로직부(LOGK)는 전압 레벨이 드롭된 전원전압(VDD)의 영향을 받을 수 있다. 그러나, 제K 로직부(LOGK)는 상기 제2 슬루율을 가지는 제K 로직신호(VAMP'<K>)를 생성하기 때문에 전압 레벨이 드롭된 전원전압(VDD)의 영향을 받을 가능성이 최소화될 수 있다. 다시 말해, 제K 로직부(LOGK)는 제K 로직신호(VAMP'<K>)의 비활성화 엣지가 제2 슬루율을 가지기 때문에, 제K 로직신호(VAMP'<K>)의 디시전 시점이 전원전압(VDD)의 전압 레벨이 드롭된 범위에 속할 확률이 현저히 낮아질 수 있다. 설령 제K 로직신호(VAMP'<K>)의 디시전 시점이 상기 범위에 속할지라도, 제K 로직신호(VAMP'<K>)는 상대적으로 큰 상기 제2 슬루율을 가지기 때문에, 제K 로직신호(VAMP'<K>)의 디시전 시점은 변동되지 않는다.
제K 저장부(LATK)는 약속된 제K 로직신호(VAMP'<K>)의 디시전 시점에 대응하는 제K 래치 제어신호(ONE_SHOT<K>)를 생성할 수 있고, 제K 래치 제어신호(ONE_SHOT<K>)에 기초하여 공통 카운트신호(CNT<1:M>)를 정상적으로 래치할 수 있다. 비록 제K 저장부(LATK)의 동작으로 인해 전원전압(VDD)의 전압 레벨은 드롭될 수 있지만, 드롭된 전원전압(VDD)이 후속해서 동작하는 래치부에게 미치는 영향은 상기와 같은 동작 과정을 통해 최소화될 수 있을 것이다.
이와 같은 본 발명의 제1 실시예에 따르면, 지연 과정을 통해 비교블록의 출력 동작에 미치는 영향을 제거하고, 로직 연산 과정을 통해 저장블록의 래치 동작에 미치는 영향을 최소화할 수 있는 이점이 있다.
도 9에는 본 발명의 제2 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 9를 참조하면, 이미지 센싱 장치(300)는 픽셀 어레이(310), 램프블록(320), 카운트블록(330), 비교블록(340), 로직블록(350), 및 저장블록(360)을 포함할 수 있다.
픽셀 어레이(310), 램프블록(320), 카운트블록(330), 비교블록(340), 및 저장블록(360)은 본 발명의 제1 실시예에서 설명한 픽셀 어레이(210), 램프블록(220), 카운트블록(230), 비교블록(240), 및 저장블록(260)과 동일한 구성을 가질 수 있으므로, 픽셀 어레이(310), 램프블록(320), 카운트블록(330), 비교블록(340), 및 저장블록(360)에 대한 설명은 생략하기로 한다.
다만, 비교블록(340)은 제1 내지 제R 비교부 그룹(AMPG1 ~ AMPGR)을 포함할 수 있다. 제1 내지 제R 비교부 그룹(AMPG1 ~ AMPGR)은 각각 본 발명의 제1 실시예에서 설명한 제1 내지 제N 비교부(AMP1 ~ AMPN) 중 적어도 하나씩을 포함할 수 있다. 이하에서는 제1 내지 제R 비교부 그룹(AMPG1 ~ AMPGR)으로 각각 입력되는 픽셀신호들을 제1 내지 제R 픽셀신호 그룹(VPX1<1:A>) ~ VPXR<1:A>)이라 칭하고, 제1 내지 제R 비교부 그룹(AMPG1 ~ AMPGR)으로부터 각각 출력되는 비교신호들을 제1 내지 제R 비교신호 그룹(VAMP1<1:A>) ~ VAMPR<1:A>)이라 칭한다. 저장블록(360)은 제1 내지 제R 저장부 그룹(LATG1 ~ LATGR)을 포함할 수 있다. 제1 내지 제R 저장부 그룹(LATG1 ~ LATGR)은 각각 본 발명의 제1 실시예에서 설명한 제1 내지 제N 저장부(LAT1 ~ LATN) 중 적어도 하나씩을 포함할 수 있다. 이하에서는 제1 내지 제R 저장부 그룹(LATG1 ~ LATGR)으로 각각 입력되는 로직신호들을 제1 내지 제R 로직신호 그룹(VAMP1'<1:A>) ~ VAMPR'<1:A>)이라 칭하고, 제1 내지 제R 저장부 그룹(LATG1 ~ LATGR)으로부터 각각 출력되는 디지털신호들을 제1 내지 제R 디지털신호 그룹(DOUT1<1:A>) ~ DOUTR<1:A>)이라 칭한다.
한편, 로직블록(350)은 제1 내지 제R 로직부 그룹(LOGG1 ~ LOGGR)을 포함할 수 있다. 제1 내지 제R 로직부 그룹(LOGG1 ~ LOGGR)은 각각 본 발명의 제1 실시예에서 설명한 제1 내지 제N 로직부(LOG1 ~ LOGN) 중 적어도 하나씩을 포함할 수 있다. 특히, 제1 내지 제R 로직부 그룹(LOGG1 ~ LOGGR)은 제1 내지 제R 비교신호 그룹(VAMP1<1:A> ~ VAMPR<1:A>)에 포함된 각각의 비교신호를 그룹별로 상이하게 설정된 지연시간만큼 지연하여 제1 내지 제R 로직신호 그룹(VAMP1'<1:A>) ~ VAMPR'<1:A>)을 생성할 수 있다.
도 10에는 도 9에 도시된 로직블록(350)의 내부 구성도가 도시되어 있다.
도 10을 참조하면, 제1 내지 제R 로직부 그룹(LOGG1 ~ LOGGR)은 각각 제1 내지 제A 로직부를 포함할 수 있다. 예컨대, 제1 로직부 그룹(LOGG1)에 포함된 제1 내지 제A 로직부는 제1 비교신호 그룹(VAMP1<1:A>)에 포함된 제1 내지 제A 비교신호에 기초하여 제1 로직신호 그룹(VAMP1'<1:A>)에 포함된 제1 내지 제A 로직신호를 생성할 수 있고, 제R 로직부 그룹(LOGGR)에 포함된 제1 내지 제A 로직부는 제R 비교신호 그룹(VAMPR<1:A>)에 포함된 제1 내지 제A 비교신호에 기초하여 제R 로직신호 그룹(VAMPR'<1:A>)에 포함된 제1 내지 제A 로직신호를 생성할 수 있다. 상기 제1 내지 제A 로직부는 본 발명의 제1 실시예에서 설명한 제1 로직부(LOG1)와 동일한 구성을 가질 수 있으므로, 상기 제1 내지 제A 로직부에 대한 설명은 생략하기로 한다. 다만, 제1 로직부 그룹(LOGG1)은 제1 비교신호 그룹(VAMP1<1:A>)에 포함된 제1 내지 제A 비교신호의 비활성화 엣지를 제1 지연시간(DLY1)만큼 지연하여 제1 로직신호 그룹(VAMP1'<1:A>)에 포함된 제1 내지 제A 로직신호를 생성할 수 있고, 제R 로직부 그룹(LOGGR)은 제R 비교신호 그룹(VAMPR<1:A>)에 포함된 제1 내지 제A 비교신호의 비활성화 엣지를 제R 지연시간(DLYR)만큼 지연하여 제R 로직신호 그룹(VAMPR'<1:A>)에 포함된 제1 내지 제A 로직신호를 생성할 수 있다.
이하, 상기와 같은 구성을 가지는 이미지 센싱 장치(300)의 동작을 설명한다.
본 발명의 제2 실시예에 따른 이미지 센싱 장치(300)의 전반적인 동작은 본 발명의 제1 실시예에 따른 이미지 센싱 장치(200)의 동작과 유사하므로, 이미지 센싱 장치(300)의 전반적인 동작 설명은 생략하기로 한다(도 7 참조). 이하에서는 제1 실시예와 다른 동작, 즉 로직블록(350)과 관련된 동작에 대해서만 설명하기로 한다.
도 11에는 로직블록(350)의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 도 11에는 설명의 편의를 위해 일부의 신호들만이 도시되어 있음에 유의한다.
도 11에 도시된 바와 같이, 제1 픽셀신호 그룹(VPXG1<1:A>) 중 임의의 제K 픽셀신호(VPX1<K>), 제2 픽셀신호 그룹(VPXG2<1:A>) 중 임의의 제K 픽셀신호(VPX2<K>), 제3 픽셀신호 그룹(VPXG3<1:A>) 중 임의의 제K 픽셀신호(VPX3<K>), 및 제4 픽셀신호 그룹(VPXG4<1:A>) 중 임의의 제K 픽셀신호(VPX4<K>)가 동일한 입사광에 대응하는 전압 레벨을 가진다면, 상기 제K 픽셀신호들(VPX1<K>, VPX2<K>, VPX3<K>, VPX4<K>)에 대응하는 제K 비교신호들(VAMP1<K>, VAMP2<K>, VAMP3<K>, VAMP4<K>)의 디시전 시점은 모두 동일할 수 있다. 여기서, 상기 제K 픽셀신호들(VPX1<K>, VPX2<K>, VPX3<K>, VPX4<K>)의 비활성화 엣지(edge)는 상기 제1 슬루율을 가질 수 있다. 상기 제1 슬루율은 비교블록(340)에 포함된 각각의 차동 증폭부와 관련이 있을 수 있다. 상기 각각의 차동 증폭부는 아날로그 타입의 회로일 수 있으며, 상기 제1 슬루율은 상기 각각의 차동 증폭부의 동작 특성에 의해 결정될 수 있다.
제1 로직부 그룹(LOGG1)은 상기 제K 픽셀신호(VPX1<K>)의 디시전 시점보다 제1 지연시간(DLY1) 이후의 디시전 시점에 비활성화되는 제K 로직신호(VAMP1'<K>)를 생성할 수 있고, 제2 로직부 그룹(LOGG2)은 상기 제K 픽셀신호(VPX2<K>)의 디시전 시점보다 제2 지연시간(DLY2) 이후의 디시전 시점에 비활성화되는 제K 로직신호(VAMP2'<K>)를 생성할 수 있고, 제3 로직부 그룹(LOGG3)은 상기 제K 픽셀신호(VPX3<K>)의 디시전 시점보다 제3 지연시간(DLY3) 이후의 디시전 시점에 비활성화되는 제K 로직신호(VAMP3'<K>)를 생성할 수 있으며, 제4 로직부 그룹(LOGG4)은 상기 제K 픽셀신호(VPX4<K>)의 디시전 시점보다 제4 지연시간(DLY4) 이후의 디시전 시점에 비활성화되는 제K 로직신호(VAMP4'<K>)를 생성할 수 있다. 여기서, 상기 제K 로직신호들(VAMP1'<K>, VAMP2'<K>, VAMP3'<K>, VAMP4'<K>)의 비활성화 엣지는 상기 제1 슬루율보다 큰 상기 제2 슬루율을 가질 수 있다. 제1 내지 제4 로직부 그룹(LOGG1, LOGG2, LOGG3, LOGG4)은 각각 디지털 타입의 회로일 수 있으며, 상기 제2 슬루율은 각각의 로직부 그룹(LOGG1, LOGG2, LOGG3, LOGG4)의 동작 특성에 의해 결정될 수 있다.
제1 저장부 그룹(LATG1)은 제K 로직신호(VAMP1'<K>)의 디시전 시점에 대응하는 제K 래치 제어신호(ONE_SHOT1<K>)를 생성할 수 있고, 제K 래치 제어신호(ONE_SHOT1<K>)에 기초하여 공통 카운트신호(CNT<1:M>)를 래치할 수 있고, 제2 저장부 그룹(LATG2)은 제K 로직신호(VAMP2'<K>)의 디시전 시점에 대응하는 제K 래치 제어신호(ONE_SHOT2<K>)를 생성할 수 있고, 제K 래치 제어신호(ONE_SHOT2<K>)에 기초하여 공통 카운트신호(CNT<1:M>)를 래치할 수 있고, 제3 저장부 그룹(LATG3)은 제K 로직신호(VAMP3'<K>)의 디시전 시점에 대응하는 제K 래치 제어신호(ONE_SHOT3<K>)를 생성할 수 있고, 제K 래치 제어신호(ONE_SHOT3<K>)에 기초하여 공통 카운트신호(CNT<1:M>)를 래치할 수 있으며, 제4 저장부 그룹(LATG4)은 제K 로직신호(VAMP4'<K>)의 디시전 시점에 대응하는 제K 래치 제어신호(ONE_SHOT4<K>)를 생성할 수 있고, 제K 래치 제어신호(ONE_SHOT4<K>)에 기초하여 공통 카운트신호(CNT<1:M>)를 래치할 수 있다. 이때, 제1 내지 제4 저장부 그룹(LATG1, LATG2, LATG3, LATG4)은 순차적으로 동작할 수 있으며, 그로 인해 제1 내지 제4 저장부 그룹(LATG1, LATG2, LATG3, LATG4)의 소오스 전원인 전원전압(VDD)의 드롭량은 분산될 수 있다.
이와 같은 본 발명의 제2 실시예에 따르면, 본 발명의 제1 실시예의 이점을 가지면서도 전원전압의 드롭량을 분산시켜 더욱 안정된 동작을 수행할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 이미지 센싱 장치 210 : 픽셀 어레이
220 : 램프블록 230 : 카운트블록
240 : 비교블록 250 : 로직블록
260 : 저장블록

Claims (20)

  1. 복수의 픽셀신호와 램프신호에 기초하여 복수의 비교신호를 생성하기 위한 비교블록;
    상기 복수의 비교신호를 대상으로 로직 연산 과정을 수행하고, 상기 복수의 비교신호의 슬루율(slew rate)을 각각 조절하여 복수의 로직신호를 생성하기 위한 로직블록;
    카운트신호를 생성하기 위한 카운트블록; 및
    상기 카운트신호를 공통으로 입력받고, 상기 복수의 로직신호에 기초하여 카운트신호를 각각 저장하기 위한 저장블록을 포함하고,
    상기 로직블록은 상기 비교블록과 상기 저장블록의 사이에 접속되는 이미지 센싱 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 비교블록과 상기 저장블록은 동일한 전원을 이용하는 이미지 센싱 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 로직블록은 상기 복수의 비교신호의 비활성화 엣지(edge)를 지연하는 이미지 센싱 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 로직블록은,
    상기 복수의 비교신호를 각각 지연하여 복수의 지연신호를 생성하기 위한 복수의 제1 로직부; 및
    상기 복수의 비교신호와 상기 복수의 지연신호를 각각 로직 연산하여 상기 복수의 로직신호를 생성하기 위한 복수의 제2 로직부를 포함하는 이미지 센싱 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 저장블록은,
    상기 복수의 로직신호에 기초하여 복수의 래치 제어신호를 생성하기 위한 복수의 래치 제어부; 및
    상기 복수의 래치 제어신호에 기초하여 상기 카운트신호를 각각 래치하기 위한 복수의 래치부를 포함하는 이미지 센싱 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 픽셀신호 중 적어도 둘은 동일한 입사광에 대응하는 전압 레벨을 가지는 이미지 센싱 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 픽셀신호 중 적어도 둘은 동일한 색상 범위에 속하는 전압 레벨을 가지는 이미지 센싱 장치.
  8. 복수의 픽셀신호 그룹과 램프신호에 기초하여 복수의 비교신호 그룹을 생성하기 위한 복수의 비교부 그룹;
    상기 복수의 비교신호 그룹을 대상으로 로직 연산 과정을 수행하고, 상기 복수의 비교신호 그룹에 포함된 각각의 비교신호를 그룹별로 상이하게 설정된 지연시간만큼 지연하여 복수의 로직신호 그룹을 생성하기 위한 복수의 로직부 그룹; 및
    상기 복수의 로직신호 그룹에 포함된 각각의 로직신호에 기초하여 카운트신호를 각각 저장하기 위한 복수의 저장부 그룹
    을 포함하는 이미지 센싱 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 복수의 비교부 그룹과 상기 복수의 저장부 그룹은 동일한 전원을 이용하는 이미지 센싱 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 복수의 로직부 그룹은 상기 각각의 비교신호의 비활성화 엣지(edge)를 지연하는 이미지 센싱 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 복수의 저장부 그룹은,
    상기 복수의 로직신호 그룹에 기초하여 복수의 래치 제어신호 그룹을 생성하기 위한 복수의 래치 제어부 그룹; 및
    상기 복수의 래치 제어신호 그룹에 기초하여 상기 카운트신호를 각각 래치하기 위한 복수의 래치부 그룹을 포함하는 이미지 센싱 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 복수의 픽셀신호 그룹에 포함된 픽셀신호들 중 적어도 둘은 동일한 입사광에 대응하는 전압 레벨을 가지는 이미지 센싱 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 복수의 픽셀신호 그룹에 포함된 픽셀신호들 중 적어도 둘은 동일한 색상 범위에 속하는 전압 레벨을 가지는 이미지 센싱 장치.
  14. 복수의 픽셀신호와 램프신호에 기초하여 제1 슬루율(slew rate)을 가지는 복수의 비교신호를 생성하는 단계;
    상기 복수의 비교신호를 대상으로 로직 연산 과정을 수행함으로써 상기 제1 슬루율보다 큰 제2 슬루율을 가지는 복수의 로직신호를 생성하는 단계; 및
    상기 복수의 로직신호에 기초하여 카운트신호를 각각 저장하는 단계
    를 포함하는 이미지 센싱 장치의 구동 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 복수의 비교신호를 생성하는 단계와 상기 카운트신호를 저장하는 단계는 동일한 전원을 이용하여 실시되는 이미지 센싱 장치의 구동 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 복수의 로직신호를 생성하는 단계는,
    상기 복수의 비교신호의 비활성화 엣지(edge)를 지연하여 상기 복수의 로직신호를 생성하는 이미지 센싱 장치의 구동 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 복수의 로직신호를 생성하는 단계는,
    상기 복수의 비교신호를 각각 동일한 지연시간만큼 지연하여 복수의 지연신호를 생성하는 단계; 및
    상기 복수의 비교신호와 상기 복수의 지연신호를 각각 로직 연산하여 상기 복수의 로직신호를 생성하는 단계를 포함하는 이미지 센싱 장치의 구동 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 복수의 로직신호를 생성하는 단계는,
    상기 복수의 비교신호를 각각 그룹별로 상이하게 설정된 지연시간만큼 지연하여 복수의 지연신호를 생성하는 단계; 및
    상기 복수의 비교신호와 상기 복수의 지연신호를 각각 로직 연산하여 상기 복수의 로직신호를 생성하는 단계를 포함하는 이미지 센싱 장치의 구동 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 복수의 픽셀신호 중 적어도 둘은 동일한 입사광에 대응하는 전압 레벨을 가지는 이미지 센싱 장치의 구동 방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 복수의 픽셀신호 중 적어도 둘은 동일한 색상 범위에 속하는 전압 레벨을 가지는 이미지 센싱 장치의 구동 방법.
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