KR20120088606A - 아날로그 비교기에서 오토-제로 전압을 시프팅하는 방법 - Google Patents

아날로그 비교기에서 오토-제로 전압을 시프팅하는 방법 Download PDF

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Abstract

본 발명은 특히, 아날로그 비교기에서 오토-제로 전압을 시프팅하기 위한 기술을 제공한다. 본 발명의 실시예는 적어도 하나의 NMOS 로드 트랜지스터의 드레인 전압을 증가시키기 위해 적어도 하나의 다이오드 구성된 트랜지스터를 포함할 수 있다. 제 1 스위치 및 제 2 스위치는, 제 1 및 제 2 스위치가 폐쇄될 때 제 1 PMOS 입력 트랜지스터의 게이트에서의 전압과 제 2 PMOS 트랜지스터의 게이트에서의 전압을 증가시키도록 실행될 수 있다.

Description

아날로그 비교기에서 오토-제로 전압을 시프팅하는 방법{METHOD OF SHIFTING AUTO-ZERO VOLTAGE IN ANALOG COMPARATORS}
본 발명의 실시예는 전반적으로 비교기에 관한 것으로, 보다 구체적으로는 아날로그 비교기에서 오토-제로 전압을 시프팅하는 방법에 관한 것이다.
컴퓨터 및 프로세서의 성능이 더욱 우수해짐에 따라, 디지털 영역에서 더 더욱 많은 신호 처리가 행해지고 있다. 디지털 신호 처리는 입력 데이터를 근사의 리얼 월드(approximate real world) 아날로그 신호로 만들기 위해 실시간으로 수행될 수 있는 복잡한 연산을 수행할 수 있으며, 그렇지 않은 경우에는 이 디지털 데이터가 추후의 처리를 위해 저장될 수 있다. 리얼 월드 신호가 아날로그 신호로 존재하므로, 이들 아날로그 신호는 등가의 디지털 신호로 변환될 필요가 있다.
예컨대 산업 응용 기기에서의 아날로그 제어 신호, 음악의 오디오 신호, 디지털 카메라의 사진 이미지, 및 디지털 비디오 카메라의 비디오 이미지를 변환하기 위해 다수의 응용 기기에서 아날로그-디지털 변환기(ADC)가 이용된다. 대부분의 회로와 마찬가지로, 상이한 한계에 대해 트레이드오프(tradeoff)가 이루어지는 다수의 상이한 타입의 ADC가 존재하며, "플래시" ADC와 같은 일부 ADC는 회로 및 레이아웃 공간이 고가이며, 그에 따라 추가 비트당 2배의 비교기 개수를 요구하므로 해상도가 제한되지만 변환 속도는 매우 빠르다. 램프 ADC와 같은 다른 ADC는 매우 간략하지만 변환 시간이 느리다. 그리고, 해상도가 증가함에 따라, 변환 시간이 증가할 것이다.
이에 따라, 특정 어플리케이션에서는 여러 한계를 고려하고, 어떠한 설계가 그 용도에 가장 적합한지를 결정할 필요가 있다. 그러나, 구체적인 설계를 선정하고 가능하게는 어플리케이션의 설계를 향상시키도록 수정하는 것은 여전히 극복해야할 어떠한 과제를 안고 있다.
고해상도 및 고속 이미징을 위해, 열 병렬 ADC 아키텍처는 CMOS 이미지 센서에서 가장 폭넓게 사용되는 ADC가 되고 있다. CMOS 이미지 센서의 우수한 성능을 달성하기 위한 한 가지 핵심적인 과제는 변환된 디지털 신호에 영향을 주는 노이즈 또는 다른 신호 오프셋을 감소시키는 것이다.
종래의 방식 및 통상적인 방식의 추가의 한계 및 단점은 첨부 도면을 참조하여 본 명세서의 나머지 부분에 설명되어 있는 본 발명의 일부 특징을 갖는 이러한 시스템의 비교를 통하여 당해 기술 분야에 익숙한 사람에게는 명백하게 될 것이다.
본 발명의 특정 실시예는 아날로그 비교기에서 오토-제로 전압을 시프팅하기 위한 방법을 제공한다. 본 발명의 특징은 적어도 하나의 NMOS 로드 트랜지스터의 드레인 전압을 증가시키기 위해 적어도 하나의 다이오드 구성된 트랜지스터를 포함할 수 있다. 제 1 스위치 및 제 2 스위치는, 제 1 및 제 2 스위치가 폐쇄될 때 제 1 PMOS 입력 트랜지스터의 게이트에서의 전압과 제 2 PMOS 트랜지스터의 게이트에서의 전압을 증가시키도록 실행될 수 있다. 제 1 및 제 2 PMOS 입력 트랜지스터의 게이트에서의 전압은 적어도 하나의 다이오드 구성된 트랜지스터에 상응하는 다이오드 전압에 의해 증가될 수 있다.
제 1 및 제 2 입력 트랜지스터 각각의 게이트는 외부 회로에 용량적으로 결합될 수 있고, 출력 신호는 제 1 PMOS 입력 트랜지스터의 게이트에서의 전압 레벨과 제 2 PMOS 입력 트랜지스터의 게이트에서의 전압 레벨의 비교에 따라 발생될 수 있다. 제 2의 적어도 하나의 로드 트랜지스터는 다이오드 구성될 수 있다.
본 발명의 예시 실시예의 세부구성뿐만 아니라, 본 발명의 이러한 장점, 양태 및 신규 특징과 다른 장점, 양태 및 신규 특징은 이하의 상세한 설명 및 첨부 도면으로부터 더욱 완전하게 이해될 것이다.
도 1A는 본 발명의 실시예와 함께 이용될 수 있는 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다.
도 1B는 본 발명의 실시예와 함께 이용될 수 있는 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다.
도 2는 본 발명의 실시예와 함께 이용될 수 있는 열 병렬 아날로그-디지털 변환기를 위한 일례의 시스템의 블록도이다.
도 3은 본 발명의 실시예와 함께 이용될 수 있는 일례의 비교기 아키텍처의 블록도이다.
도 4는 일례의 비교기의 개략도이다.
도 5는 본 발명의 실시예에 따라 다이오드 레벨 시프팅하는 일례의 비교기의 개략도이다.
본 발명에 의해 제공된 예들의 특징 및 장점들의 추가적인 이해는 동일한 참조 부호가 여러 도면 전체에 걸쳐 동일한 구성 요소를 지칭하는 것으로 이용된 도면 및 명세서의 나머지 부분을 참조하여 실현될 수 있다. 약간의 예에 있어서, 아래 첨자는 여러 유사한 구성 요소들 중 하나를 나타내는 참조 부호와 관련이 있다. 참조 부호가 기존의 아래 첨자에 대한 열거없이 유사한 숫자로 구성될 때, 그 참조 부호는 모든 동일한 구성 요소를 지칭한다.
아래에 언급되는 설명은, 단지 일례의 실시예를 제공하며, 본 발명의 범위, 이용 가능성, 또는 구성에 제한하는 것으로 의도되지 않는다. 보다 정확히 설명하면, 본 실시예의 아래에 언급되는 설명은 본 발명의 실시예를 구현하기 위한 설명으로서 본 기술 분야에 숙련된 사람들에게 제공될 것이다. 첨부된 특허 청구 범위에 기술된 것처럼 본 발명의 정신 및 범위를 벗어남이 없이 소자들의 기능 및 장치 면에서 여러 변경안이 구성될 수 있다.
따라서, 다양한 실시예에서는 여러 절차 또는 구성 요소를 적당히 생략, 대체 또는 부가할 수 있다. 예를 들어, 대안 실시예에 있어서는 방법이 설명된 순서와는 다른 순서로 실행될 수 있고, 여러 단계가 부가, 생략, 또는 조합될 있다는 것을 인식해야 한다. 또한, 특정 실시예에 대해 설명된 특징들은 여러 다른 실시예에서 조합될 수 있다. 본 실시예의 다른 관점들 및 소자들은 유사한 방법으로 조합될 수 있다.
또한, 아래에 언급되는 시스템 및 방법은 대형 시스템의 구성 요소들이 될 수 있으며, 다른 절차들은 우선할 수 있거나 그들 적용을 변경할 수 있다는 것을 인식해야 한다. 또한, 다수의 단계들이 아래에 언급되는 실시예의 이전, 이후, 또는 동시에 요구될 수도 있다.
본 발명의 요지가 당업자에 의해 용이하게 구현될 수 있도록 본 발명의 실시예를 첨부 도면을 참조하여 상세하게 설명한다.
본 발명의 특정 실시예는 아날로그 비교기에서 오토-제로 전압을 시프팅하는 방법에서 찾을 수 있다.
도 1a는 본 발명의 실시예와 함께 이용될 수 있는 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다. 도 1a를 참조하면, ADC(101), 프로세서(102) 및 제어 로직(103)을 포함하는 입력 데이터를 처리하기 위한 회로의 일부분이 도시되어 있다.
ADC(101)는 예컨대 비디오 이미지 센서(도 1a에 도시하지 않음)로부터의 픽셀 신호와 같은 입력 아날로그 신호를 등가 디지털 신호로 변환한다. ADC(101)에 의해 출력된 디지털 신호는 프로세서(102)에 의해 추가로 처리될 수 있다. 프로세서(102)는 예컨대 ADC(101)로부터의 디지털 신호를 MPEG1, MPEG2 또는 MPEG4와 같은 표준 비디오 포맷으로 압축하기 위한 디지털 신호 처리 방법을 이용할 수 있다. 프로세서(102)는 또한 코드가 저장될 수 있는 메모리 블록(102a)을 포함할 수 있다. 이 코드는 예컨대 디지털 신호 처리와 같은 다양한 기능을 수행하는 프로세서(102)에 의해 실행될 수 있다. 메모리 블록(102a)은 또한 ADC(101)로부터의 디지털 신호 및/또는 ADC(101)로부터의 디지털 신호의 처리에서 비롯되는 디지털 신호를 저장하기 위해 이용될 수 있다.
제어 로직(103)은 ADC(101)과 같은 다양한 모듈에 클록 신호, 제어 신호 및 인에이블 신호와, 명령을 발생하는 회로를 포함할 수 있다. 예컨대, 제어 로직(103)은 클록 신호가 연속적으로 작동하지는 않는(not continuously running) ADC(101)에서 카운팅을 위해 사용되는 클록 신호를 발생할 수 있다. 작동 클록(running clock)은 펄스를 포함하는 한편, 비작동 클록(non-running clock)은 로우 상태 또는 하이 상태 중의 하나에 있다. 제어 로직(103)은 ADC(101) 내의 카운터가 특정의 일부 시간 동안 카운팅할 수 있도록 인에이블 신호를 출력할 수 있으며, 그리고, 리셋 신호도 출력할 수 있다.
도 1b는 본 발명의 실시예와 함께 이용될 수 있는 아날로그-디지털 변환을 위한 일례의 시스템의 블록도이다. 도 1b를 참조하면, 아날로그 이미지 입력(105) 정보를 수신하여 대응하는 신호를 출력할 수 있는 픽셀 어레이(110)를 포함하는 이미지 처리 시스템(104)이 도시되어 있다. 이 신호는 열 ADC(170)에 의해 디지털 표현으로 변환되고, 디지털 영역에서의 추가의 처리를 위해 디지털 처리 모듈(160)에 보내진다. 디지털 처리 모듈(160)은 아날로그 이미지 입력(105)의 디지털 표현인 디지털 이미지 출력(165)을 출력한다.
일반적으로, 광은 아날로그 정보로서 픽셀 어레이(110)의 각각의 픽셀(115)과 상호작용한다. 픽셀(115)은 행과 열로 배열되며, 이 행과 열은 픽셀 어레이(110)의 해상도를 효과적으로 정하며, 이미지 처리 시스템(104)에 의해 디지털 이미지 출력(165) 데이터로 변환되는 아날로그 이미지 입력(105) 데이터의 양에 영향을 준다. 이러한 타입의 변환을 위한 각종 아키텍처는 통상적으로 2개의 범주로 나누어진다. 그 중 하나의 범주에 따르면, 픽셀(115)의 각각의 행으로부터의 열 데이터가 선택되어 다중화되며, 다중화된 데이터가 직렬 ADC 방식을 이용하여 디지털 데이터로 변환된다. 다른 하나의 범주에 따르면, 각각의 행의 데이터가 열 병렬 ADC 프로세스에 의해 디지털 데이터로 병렬로 컬럼 와이즈(column-wise) 변환된다. 도 1b는 이 두 번째 범주를 예시하고 있다.
아날로그 이미지 입력(105) 데이터는 픽셀 어레이(110)에서 검출된다. 행 제어 모듈(120)은 각각의 행의 데이터를 선택하고, 이 데이터를 열 ADC(130)의 세트에 보낸다. 각각의 열 ADC(130)는 로우 와이즈(low-wise) 데이터의 하나의 열(즉, 하나의 픽셀(115))을 열 제어 모듈(135)에 따라 병렬로 처리하여 행에 대한 대응하는 디지털 데이터를 발생한다. 행 제어 모듈(120) 및 열 제어 모듈(135)은 디지털 제어 모듈(140)에 의해 추가로 제어될 수도 있다.
아날로그-디지털 변환을 수행하기 위한 열 병렬 ADC 방식 내에서는 상이한 아키텍처가 이용 가능하다. 한 가지 이러한 방식은 "싱글 슬로프(single-slope)" ADC로서 알려져 있다. 일례의 싱글 슬로프 ADC 방식에 따라, 기준 발생기 모듈(150)에 의해 발생된 기준 신호가 특정 슬로프로 램프(ramp)하고, 대응하는 픽셀(115)에 의해 수신된 아날로그 이미지 입력(105)에 따라 발생된 픽셀(115) 신호에 비교된다. 열 ADC(130)는 램프 신호가 픽셀(115) 신호를 교차하는 크로스오버 포인트를 검출한다. 이 크로스오버 포인트는 아날로그 기술 또는 디지털 기술을 이용하여 검출될 수 있다. 예컨대, 다양한 실시예가 크로스오버 포인트에 대응하는 값을 결정하기 위해 디지털 기술(예컨대, 카운터)을 이용할 수 있다.
기준 발생기 모듈(150)은 통상적으로 열 ADC(130) 모두와 전체적으로 연결되어, 열 ADC(130)가 공통 기준 신호를 공유하게 된다. 특히, 디지털 출력의 정확도는 크로스오버 포인트의 정확한 검출에 의해 영향을 받을 수 있으며, 이러한 크로스오버 포인트의 정확한 검출은 기준 레벨의 이동에 의해 영향을 받게 될 수 있다. 예컨대, 기준 레벨은 픽셀(115)에서 픽셀(115)로 변경될 수도 있거나, 및/또는 전원 공급원에서의 움직임(예컨대, 잡음)에 따라 바뀔 수 있다. 기준 신호가 열 ADC(130)에 걸쳐 공유되고, 열 ADC(130)가 각각의 행에 대해 병렬로 작용하기 때문에, 기준 신호의 움직임은 로우 와이즈 이펙트(여기에서는 로우 와이즈 잡음으로 지칭됨)를 야기하는 경우가 있다.
로우 와이즈 잡음에 추가하여, 열 ADC(130)는 컬럼 와이즈 잡음을 겪을 수도 있다. 구체적으로, 열 ADC(130)는 통상적으로 픽셀 소스 팔로워, 열 비교기, 카운터 및 라인 메모리 타이밍, 클록의 스큐(skew in the clock), 및 ADC의 어레이에 걸친 램프 신호의 불균일(variation) 등과 같은 CFPN(column fixed pattern noise)의 여러 소스를 겪을 수 있다. 예컨대, 프로세스 불균일은 하나의 열 ADC(130)에서부터 또 다른 열 ADC까지의 회로 구성요소가 약간 상이하게 되도록 하여, 열 ADC(130)가 약간 상이한 트리거 포인트, 히스테리시스, 딜레이 등을 갖게 한다. 열 ADC(130)가 모든 행에 의해 공유되기 때문에, 이 CFPN은 행을 통해 전파하여 디지털 이미지 출력(165)에 영향을 줄 수 있다.
열 ADC(130)를 서로에 대하여 교정하는 것은 CFPN 소스의 작용을 완화시킬 수 있다. 이에 따라, 통상의 열 ADC(130)는 아날로그 및/또는 디지털 상관 이중 샘플링(CDS) 방식을 이용할 수 있다. 예컨대, 아날로그 CDS는 픽셀 소스 팔로워 오프셋을 제거할 수 있고, 디지털 CDS는 다른 오프셋을 제거할 수 있다.
도 2는 본 발명의 실시예와 함께 이용될 수 있는 일례의 열 병렬 아날로그-디지털 변환기 구성의 블록도이다. 도 2를 참조하면, 픽셀 어레이(200) 및 ADC 어레이(210)가 도시되어 있다. 픽셀 어레이(200)는 픽셀 소자(201) 및 스위칭 소자(202)를 포함할 수 있다. 픽셀 소자(201)는 예컨대 픽셀 소자(201)에 의해 검출된 광의 양에 비례하는 전압을 출력하는 적합한 회로를 포함할 수 있다. 픽셀 소자(201)는 입사광의 특정 파장에 민감할 것이다. ADC 어레이(210)는 예컨대 각각의 ADC 소자(211)가 픽셀 소자(201)의 열에 대응하는 ADC 소자(211)의 어레이를 포함할 수 있다. ADC 소자(211)의 출력은 메모리 블록(212)에 저장될 수 있다.
동작 시에, 예컨대 제어 로직(130)으로부터의 적합한 제어 신호에 의해 스위칭 소자(202)가 적절하게 개방 및 폐쇄되어, 특정 픽셀 소자(201)로부터의 출력 전압이 ADC 어레이(210)에 보내질 수 있다. 이에 따라, 각각의 열(Column_1 내지 Column_m)에 대해, 모든 행(Row_1 내지 Row_n)에서의 단지 하나의 특정 스위치 소자(202)만이 폐쇄되어, 대응하는 픽셀 소자(201)로부터의 출력 전압이 주사 시간 동안 ADC 어레이(210)에 보내질 수 있다. 그러므로, 해당 픽셀 전압은 단지 하나의 픽셀이 열에 대해 선택될 때 대응하는 ADC 소자(211)에 보내질 수 있다.
열(Column_1 내지 Column_m) 각각의 내의 픽셀 소자(201) 중의 하나로부터의 출력 전압은 대응하는 ADC 소자(211)에 의해 등가의 디지털 값으로 변환될 수 있다. 그러나, 복수의 ADC 소자(211)가 있으므로, 각각의 ADC 소자(211)는 각각의 ADC 소자(211)가 소정의 입력에 대해 유사한 디지털 값을 출력하도록 교정될 필요가 있을 것이다. 이러한 교정은 예컨대 행 주사 시간(row scan time) 동안 한 번 또는 프레임 동안 한 번과 같이 주기적으로 행해질 수도 있다. 교정을 위한 구체적인 기간은 설계 및/또는 구현 방법에 좌우될 수 있다.
도 2는 명확히 하기 위해 스위칭 소자(202)를 갖는 픽셀 어레이(200)로서 도시 및 설명되었지만, 본 발명은 이에 제한하지 않는다. 예를 들어, 스위칭 소자(202)는 ADC 어레이(210)의 일부가 될 수 있다.
도 3은 본 발명의 실시예와 함께 이용될 수 있는 일례의 비교기 아키텍처의 블럭도이다. 도 3을 참조하면, 비교기 소자(211)와 유사한 비교기 소자(300)가 도시되어 있으며, 이 비교기 소자는 비교기(310), 커플링 커패시터(C1, C2) 및 스위칭 소자(SW301 및 SW302)를 포함한다.
동작 시, 스위칭 소자(SW301 및 SW302)는 예컨대 제어 로직(130)으로부터의 명령에 의해 폐쇄되어 알고 있는 상태로 비교기(310)의 입력을 리셋할 수 있다. 이는 입력 전압을 오토-제로로 하는 것으로 의미할 수 있다. 그 후, 스위칭 소자(SW301 및 SW302)는 개방될 수 있고, 입력 신호(PXL 및 RMP)가 인가될 수 있다. 입력 신호(PXL)는 예컨대 한 픽셀로부터의 전압이 될 수 있고, 입력 신호(RMP)는 하향 슬로핑 전압 신호가 될 수 있다.
일반적으로, 입력 신호(RMP)는 입력 신호(PXL)보다 높은 초기 전압 레벨에 있을 수 있다. 따라서, 비교기(310)의 출력 신호(Cmp_out)는 비확정(deasserted)될 수 있다. 그러나, 입력 신호(RMP)가 전압이 감소함에 따라, 입력 신호(RMP)의 레벨이 입력 레벨(RXL)의 레벨에 교차하는 지점이 있을 수 있다. 입력 신호(RMP)가 더 감소하여 입력 신호(RMP)가 입력 신호(PXL)처럼 보다 낮게 됨에 따라, 비교기는 출력 신호(Cmp_out)를 확정(assert)할 수 있다. 출력 신호(Cmp_out)는 예를 들어 제어 로직(103)에 보내 질 수 있다. 제어 로직(103)은 아날로그 입력 신호의 최종 등가 디지털 값을 제공하는데 이용될 수 있는 여러 신호를 제어할 수 있다.
도 3에 대한 비교기 소자(300)에 대해서 싱글 스테이지 비교기가 도시되었지만, 본 발명은 이에 제한을 두지 않는다. 예를 들어, 2-스테이지 비교기가 이용될 수 있으며, 여기서, 비교기(310)는 다른 비교기(310)를 제공할 수 있다. 유사하게, 다른 멀티-스테이지 비교기가 이용될 수 있다.
도 4는 일례의 비교기의 개략도이다. 도 4를 참조하면, 예를 들어 비교기(310)와 유사하게 될 수 있는 비교기(400)의 개략도가 도시되어 있다. 비교기(400)는 PMOS 트랜지스터(410, 411 및 412) 및 NMOS 트랜지스터(413 및 414)를 포함할 수 있다. 비교기(400)는 스위칭 소자(SW410 및 402)를 또한 포함할 수 있다.
PMOS 트랜지스터(410)의 소스 단자는 전압 공급원(V+)에 결합되고, PMOS 트랜지스터(410)의 드레인 단자는 PMOS 트랜지스터(411 및 412)의 소스 단자에 결합된다. 입력 신호(VBP)는 PMOS 트랜지스터(410)의 게이트 단자에 인가될 수 있다. 입력 신호(VBP)는 PMOS 트랜지스터(410)를 바이어스 하는데 이용될 수 있기 때문에, PMOS 트랜지스터(410)는 전류 소스가 될 수 있다.
PMOS 트랜지스터(411)의 드레인 단자는 NMOS 트랜지스터(413)의 드레인 단자에 결합된다. PMOS 트랜지스터(411)의 드레인 단자는 스위칭 소자(SW401)의 제 1 단자에 또한 결합되고, PMOS 트랜지스터(411)의 게이트 단자는 스위칭 소자(SW401)의 제 2 단자에 결합될 수 있다. PMOS 트랜지스터(424)의 게이트 단자는 입력 신호(V+)를 또한 수신할 수 있다. PMOS 트랜지스터(411)의 드레인 단자가 NMOS 트랜지스터(413)의 드레인 단자에 결합된 노드에서의 전압은 비교기(400)의 출력 신호인 신호(VOUT)가 될 수 있다.
PMOS 트랜지스터(412)의 드레인 단자는 NMOS 트랜지스터(414)의 드레인 단자와 NMOS 트랜지스터(413 및 414)의 게이트 단자에 결합된다. 이에 따라, NMOS 트랜지스터(414)는 다이오드 구성으로 될 수 있다. PMOS 트랜지스터(412)의 드레인 단자는 스위칭 소자(SW402)의 제 1 단자에 결합될 수 있고, PMOS 트랜지스터(411)의 게이트 단자는 스위칭 소자(SW402)의 제 2 단자에 결합될 수 있다. 입력 신호(V-)는 PMOS 트랜지스터(412)의 게이트 단자에 공급될 수 있다. NMOS 트랜지스터(413 및 414)의 소스 단자는 접지에 결합된다.
동작시에, PMOS 트랜지스터(410)는 바이어싱 신호(VBP)에 의해 바이어싱될 수 있고, PMOS 트랜지스터(410)는 전류원이 될 수 있다. 스위칭 소자(SW401 및 SW402)는 폐쇄되어 입력 신호(V+ 및V)를 알고 있는 상태 또는 입력을 오토-제로로 설정될 수 있다. PMOS 트랜지스터(411 및 412)의 게이트에서의 전압(V+ 및V-)은, 예를 들어 도 3에 커플링 커패시터(C1 및 C2)를 통해 용량적으로 결합될 수 있기 때문에, 알고 있는 상태로 설정될 수 있다. 그후, 스위칭 소자(SW401 및 SW402)가 개방되어 예를 들어 PXL 및 RMP와 같은 입력 신호로 하여금 PMOS 트랜지스터(411 및 412)의 게이트에 V+ 및V_로서 각각 전달되도록 할 수 있다.
도 4에 도시된 것과 같은 아날로그 비교기에 있어서, 비교기의 입력에서의 전압은 로드 트랜지스터의 VGS(게이트-소스 전압)에 의해 정의될 수 있다. 예를 들어, NMOS 트랜지스터(414)의 VGS는 스위칭 소자(SW401 및 402)가 폐쇄될 때 입력 신호(V+ 및 V-)를 정의한다.
그러나, 일부 적용에 있어서, 입력 신호의 전체 범위는 로드 장치의 VGS 보다 높게 될 수 있다. 이에 따라, 비교기(400)의 입력을 높은 전압으로 리셋하는 것이 바람직하다.
도 5는 본 발명의 실시예에 따른 일례의 비교기의 개략도이다. 도 5를 참조하면, 예를 들어 비교기 소자(310)와 유사한 비교기(500)가 도시되어 있다. 이 비교기(500)는 PMOS 트랜지스터(510, 511 및 512) 및 NMOS 트랜지스터(513, 514 및 515)를 포함할 수 있다. 또한, 비교기(500)는 스위칭 소자(SW501 및 SW502)를 포함할 수 있다.
PMOS 트랜지스터(510)의 소스 단자는 전압 공급원(V+)에 결합되고, PMOS 트랜지스터(510)의 드레인 단자는 PMOS 트랜지스터(511 및 512)의 소스 단자에 결합된다. 입력 신호(VBP)는 PMOS 트랜지스터(510)의 게이트 단자에 인가될 수 있다. 입력 신호(VBP)는 PMOS 트랜지스터(510)를 바이어스 하는데 이용될 수 있기 때문에, PMOS 트랜지스터(510)는 전류 소스가 될 수 있다.
PMOS 트랜지스터(511)의 드레인 단자는 NMOS 트랜지스터(513)의 드레인 단자에 결합된다. PMOS 트랜지스터(511)의 드레인 단자는 스위칭 소자(SW501)의 제 1 단자에 또한 결합되고, PMOS 트랜지스터(511)의 게이트 단자는 스위칭 소자(SW501)의 제 2 단자에 결합될 수 있다. PMOS 트랜지스터(511)의 게이트 단자는 입력 신호(V+)를 또한 수신할 수 있다. PMOS 트랜지스터(511)의 드레인 단자가 NMOS 트랜지스터(513)의 드레인 단자에 결합된 노드에서의 전압은 비교기(500)의 출력 신호인 신호(VOUT)가 될 수 있다.
PMOS 트랜지스터(512)의 드레인 단자는 NMOS 트랜지스터(514)의 드레인 단자와 NMOS 트랜지스터(513 및 514)의 게이트 단자에 결합된다. 이에 따라, NMOS 트랜지스터(514)는 다이오드 구성으로 될 수 있다. PMOS 트랜지스터(512)의 드레인 단자는 스위칭 소자(SW502)의 제 1 단자에 결합될 수 있고, PMOS 트랜지스터(512)의 게이트 단자는 스위칭 소자(SW502)의 제 2 단자에 결합될 수 있다. 입력 신호(V-)는 PMOS 트랜지스터(512)의 게이트 단자에 공급될 수 있다.
NMOS 트랜지스터(513 및 514)의 소스 단자는 NMOS 트랜지스터(515)의 드레인 단자 및 게이트 단자에 결합될 수 있다. NMOS 트랜지스터(515)의 소스 단자는 접지에 결합될 수 있다. 이에 따라, NMOS 트랜지스터(515)는 다이오드 구성으로 될 수 있고, NMOS 트랜지스터(513 및 514)의 드레인 단자는 NMOS 트랜지스터(515)의 다이오드 전압 강하에 있을 수 있다.
동작시, PMOS 트랜지스터(510)는 바이어싱 신호(VBP)에 의해 바이어싱될 수 있고, PMOS 트랜지스터(510)는 전류원이 될 수 있다. 스위칭 소자(SW501 및 SW502)는 폐쇄되어 입력 신호(V+ 및V)를 알고 있는 상태 또는 입력을 오토-제로로 설정될 수 있다. PMOS 트랜지스터(511 및 512)의 게이트에서의 입력 신호(V+ 및 V-)는, 예를 들어 도 3에 커플링 커패시터(C1 및 C2)를 통해 용량적으로 결합될 수 있기 때문에, 알고 있는 상태로 설정될 수 있다. 그후, 스위칭 소자(SW501 및 SW502)가 개방되어 예를 들어 PXL 및 RMP와 같은 입력 신호로 하여금 PMOS 트랜지스터(511 및 512)의 게이트에 V+ 및V_로서 각각 전달되도록 할 수 있다.
도 4에 대해 설명한 것처럼, 비교기의 입력에서의 전압은 로드 트랜지스터의 VGS(게이트-소스 전압)에 의해 정의될 수 있다. 예를 들어, NMOS 트랜지스터(514)의 VGS는 스위칭 소자(SW501 및 502)가 폐쇄될 때 입력 신호(V+ 및 V-)를 정의한다. 그러나, NMOS 트랜지스터(514)와 함께, PMOS 트랜지스터(511 및 512)의 게이트에서의 전압은 NMOS 트랜지스터(515)의 다이오드 강하 전압에 의해 상승된다. 이에 따라, 입력 신호의 범위는 NMOS 트랜지스터(515)의 다이오드 전압 강하에 의해 로드 장치의 VGS보다 높게 될 수 있다.
비록 본 발명의 여러 실시예를 설명하였지만, 본 발명은 이에 한정하지 않는다. 예를 들어, 특정 트랜지스터가 NMOS 트랜지스터가 되고 다른 트랜지스터가 PMOS 트랜지스터가 되는 것으로 설명하였지만, 이들 특정 트랜지스터는 상이한 형태로 변경하여 본 발명의 여러 실시예의 원하는 기능들을 수행하도록 할 수 있다. 또한, 입력에서의 오토-제로 전압은 보다 많은 다이오드 구성된 트랜지스터를 부가하거나, 다이오드 구성된 다이오드를 적당히 설계하여 상승시킬 수 있다. 부가적으로, 여러 다른 회로가 본 발명의 여러 실시예로서 설계될 수 있다.
본 발명을 특정 실시예를 참조하여 설명하였지만, 당해 기술 분야에 익숙한 사람이라면 본 발명의 범위로부터 일탈하지 않고서도 다양한 변경이 이루어질 수 있고 등가물로 대체될 수도 있다는 것을 이해할 것이다. 또한, 본 발명의 범위에서 벗어나지 않고서도 본 발명의 교시에 특별한 상황 또는 소재를 채용하는 다수의 변형도 가능할 것이다. 따라서, 본 발명은 개시된 특정 실시예로 한정되지 않고, 첨부된 청구범위의 범위 내에 있는 모든 실시예를 포함할 것이다.

Claims (20)

  1. 신호를 처리하는 방법으로서,
    적어도 하나의 로드 트랜지스터의 드레인 전압을 증가시키기 위해 적어도 하나의 트랜지스터를 다이오드 구성하는 단계; 및
    다이오드 전압에 의해 제 1 입력 트랜지스터의 게이트에서의 전압을 증가시키기 위해 제 1 스위치를 실행하는 단계로서, 상기 다이오드 전압은 상기 제 1 스위치가 폐쇄될 때 상기 적어도 하나의 다이오드 구성된 트랜지스터에 상응하는, 상기 제 1 스위치 실행 단계를 포함하는 신호 처리 방법.
  2. 제 1 항에 있어서,
    상기 다이오드 전압에 의해 제 2 입력 트랜지스터의 게이트에서의 전압을 증가시키기 위해 제 2 스위치를 실행하는 단계로서, 상기 다이오드 전압은 상기 제 2 스위치가 폐쇄될 때 상기 적어도 하나의 다이오드 구성된 트랜지스터에 상응하는, 상기 제 2 스위치 실행 단계를 포함하는 신호 처리 방법.
  3. 제 2 항에 있어서,
    상기 제 2 입력 트랜지스터의 게이트를 외부 회로에 용량적으로 결합하는 단계를 포함하는 신호 처리 방법.
  4. 제 2 항에 있어서,
    출력 신호는 상기 제 1 입력 트랜지스터의 게이트에서의 전압 레벨과 상기 제 2 입력 트랜지스터의 게이트에서의 전압 레벨의 비교에 의존하는, 신호 처리 방법.
  5. 제 2 항에 있어서,
    상기 제 1 및 제 2 입력 트랜지스터는 PMOS 트랜지스터인, 신호 처리 방법.
  6. 제 1 항에 있어서,
    상기 제 1 입력 트랜지스터의 게이트를 외부 회로에 용량적으로 결합하는 단계를 포함하는 신호 처리 방법.
  7. 제 1 항에 있어서,
    상기 적어도 하나의 로드 트랜지스터는 NMOS 트랜지스터인, 신호 처리 방법.
  8. 제 1 항에 있어서,
    제 2의 상기 적어도 하나의 로드 트랜지스터는 다이오드 구성되는, 신호 처리 방법.
  9. 신호를 처리하기 위한 시스템으로서,
    다이오드 구성으로 적어도 하나의 로드 트랜지스터의 드레인 전압을 증가시키는 적어도 하나의 트랜지스터; 및
    다이오드 전압에 의해 제 1 입력 트랜지스터의 게이트에서의 전압을 증가시키도록 실행되는 제 1 스위치로서, 상기 다이오드 전압은 상기 제 1 스위치가 폐쇄될 때 상기 적어도 하나의 다이오드 구성된 트랜지스터에 상응하는, 상기 제 1 스위치를 포함하는 신호 처리 시스템.
  10. 제 9 항에 있어서,
    상기 다이오드 전압에 의해 제 2 입력 트랜지스터의 게이트에서의 전압을 증가시키도록 실행되는 제 2 스위치로서, 상기 다이오드 전압은 상기 제 2 스위치가 폐쇄될 때 상기 적어도 하나의 다이오드 구성된 트랜지스터에 상응하는, 상기 제 2 스위치를 포함하는 신호 처리 시스템.
  11. 제 10 항에 있어서,
    상기 제 2 입력 트랜지스터의 게이트를 외부 회로에 결합하는 커플링 커패시터를 포함하는 신호 처리 시스템.
  12. 제 10 항에 있어서,
    출력 신호는 상기 제 1 입력 트랜지스터의 게이트에서의 전압 레벨과 상기 제 2 입력 트랜지스터의 게이트에서의 전압 레벨의 비교에 따르는, 신호 처리 시스템.
  13. 제 10 항에 있어서,
    상기 제 1 및 제 2 입력 트랜지스터는 PMOS 트랜지스터인, 신호 처리 시스템.
  14. 제 9 항에 있어서,
    상기 제 1 입력 트랜지스터의 게이트를 외부 회로에 결합하는 커플링 커패시터를 포함하는 신호 처리 시스템.
  15. 제 9 항에 있어서,
    상기 적어도 하나의 로드 트랜지스터는 NMOS 트랜지스터인, 신호 처리 시스템.
  16. 제 9 항에 있어서,
    제 2의 상기 적어도 하나의 로드 트랜지스터는 다이오드 구성되는, 신호 처리 시스템.
  17. 신호를 처리하기 위한 회로로서,
    양의 전압 공급원에 결합된 소스 단자를 갖는 제 1 PMOS 트랜지스터;
    제 2 PMOS 트랜지스터의 소스 단자와 제 3 PMOS 트랜지스터의 소스 단자에 결합된 상기 제 1 PMOS 트랜지스터의 드레인 단자;
    상기 제 2 PMOS 트랜지스터의 드레인 단자와 제 1 스위치의 제 1 단자에 결합된 제 1 NMOS 트랜지스터의 드레인 단자;
    상기 제 2 PMOS 트랜지스터의 게이트에 결합된 상기 제 1 스위치의 제 2 단자;
    제 2 NMOS 트랜지스터의 게이트, 상기 제 1 NMOS 트랜지스터의 게이트, 상기 제 3 PMOS 트랜지스터의 드레인, 및 제 2 스위치의 제 1 단자에 결합된 제 2 NMOS 트랜지스터의 드레인 단자;
    상기 제 3 PMOS 트랜지스터의 게이트에 결합된 상기 제 2 스위치의 제 2 단자;
    제 3 NMOS 트랜지스터의 게이트와 상기 제 3 NMOS 트랜지스터의 드레인에 결합된 상기 제 1 NMOS 트랜지스터 및 제 2 NMOS 트랜지스터 각각의 소스 단자; 및
    접지에 결합된 상기 제 3 NMOS 트랜지스터의 소스 단자를 포함하는 신호 처리 회로.
  18. 제 17 항에 있어서,
    상기 제 1 PMOS 트랜지스터의 게이트 단자에는 바이어싱 신호가 인가되고;
    상기 제 2 PMOS 트랜지스터의 게이트 단자에는 제 1 입력 신호가 인가되며; 그리고
    상기 제 3 PMOS 트랜지스터의 게이트 단자에는 제 2 입력 신호가 인가되는, 신호 처리 회로.
  19. 제 17 항에 있어서,
    출력 신호는 상기 제 2 PMOS 트랜지스터의 드레인 단자가 상기 제 1 NMOS 트랜지스터의 드레인 단자에 결합되는 노드에 있는, 신호 처리 회로.
  20. 제 17 항에 있어서,
    상기 제 2 PMOS 트랜지스터의 게이트와 상기 제 3 PMOS 트랜지스터의 게이트는 외부 회로에 용량적으로 결합되는, 신호 처리 회로.
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