CN107404621B - 图像感测设备及用于驱动其的方法 - Google Patents

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Abstract

一种图像感测设备包括：像素阵列，其适用于产生与入射光相对应的多个像素信号；比较块，其适用于将像素信号与斜坡信号进行比较以产生多个比较信号；逻辑块，其适用于调节各个比较信号的转换速率以产生多个逻辑信号；全局计数块，其适用于产生全局计数信号；以及储存块，其适用于基于从逻辑块接收的逻辑信号来储存全局计数信号的计数值。

Description

图像感测设备及用于驱动其的方法
相关申请的交叉引用
本申请要求2016年5月18日提交的申请号为10-2016-0060795的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种集成电路的设计技术，以及更具体地，涉及一种图像感测设备及用于驱动其的方法。
背景技术
图像感测设备使用半导体的光敏特性来捕获图像。图像感测设备通常被划分为电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器。CMOS图像传感器允许模拟控制电路和数字控制电路两者都被集成在单个集成电路(IC)中，使得CMOS图像传感器成为最广泛使用的图像传感器类型。
图1是图示传统的图像感测设备100的框图。
参考图1，传统的图像感测设备100包括像素阵列110、斜坡块120、全局计数块130、比较块140以及储存块150。
像素阵列110包括在行方向和列方向上布置的多个像素PX。例如，像素阵列110包括N*Y个像素PX，其中“N”是列的数量，而“Y”是行的数量。像素阵列110在每个单位行时间成行地产生第一到第N像素信号VPX<1:N>。
斜坡块120响应于斜坡控制信号RP在每个单位行时间产生斜坡信号VRAMP，该斜坡信号VRAMP是公共的并且具有预定波形。
全局计数块130在每个单位行时间产生以预定方式计数的计数信号(即，全局计数信号)CNT<1:M>。
比较块140将第一到第N像素信号VPX<1:N>与斜坡信号VRAMP进行比较，以产生第一到第N比较信号VAMP<1:N>。例如，比较块140包括用于将各个像素信号VPX<1:N>与斜坡信号VRAMP进行比较的第一比较部分AMP1到第N比较部分AMPN。
储存块150基于第一到第N比较信号VAMP<1:N>成列地储存对应的计数信号CNT<1:M>。例如，储存块150包括用于基于第一到第N比较信号VAMP<1:N>来分别储存对应的计数信号CNT<1:M>的第一储存部分LAT1到第N储存部分LATN。
图2是图1所示的比较块140和储存块150的详细示图。图2代表性地示出了包括在比较块140中的第一比较部分AMP1到第N比较部分AMPN之中的第一比较部分AMP1，以及包括在储存块150中的第一储存部分LAT1到第N储存部分LATN之中的第一储存部分LAT1。
参考图2，第一比较部分AMP1将第一像素信号VPX<1>与斜坡信号VRAMP进行比较，以产生第一比较信号VAMP<1>。例如，第一比较部分AMP1包括第一差分放大单元AMP1_1和第一输出单元AMP1_3。第一差分放大单元AMP1_1放大在第一像素信号VPX<1>和斜坡信号VRAMP之间的电压差，以产生第一放大信号VS<1>。第一差分放大单元AMP1_1使用第一电源电压VDD或第二电源电压VDDA作为源电压。第一输出单元AMP1_3将第一放大信号VS<1>输出为第一比较信号VAMP<1>。第一输出单元AMP1_3使用第一电源电压VDD。
第一储存部分LAT1基于第一比较信号VAMP<1>储存公共计数信号CNT<1:M>。例如，第一储存部分LAT1包括第一锁存控制单元LAT1_1和第一锁存单元LAT1_3。第一锁存控制单元LAT1_1基于第一比较信号VAMP<1>来产生第一锁存控制信号(即，单触发脉冲)ONE_SHOT<1>。第一锁存单元LAT1_3基于第一锁存控制信号ONE_SHOT<1>来锁存计数信号CNT<1:M>。
图3是图示传统的图像感测设备100的操作的时序图。应注意，图3仅示出与第一像素信号VPX<1>相关的操作。
参考图3，在单位行时间SRT期间，像素阵列110产生与入射光相对应的第一像素信号VPX<1>。例如，在单元行时间SRT的复位时间RT期间，像素阵列110产生与在第一像素信号VPX<1>中反映的噪音分量相对应的第一复位信号VRST<1>作为第一像素信号VPX<1>，以及然后在单位行时间SRT的数据时间DT期间，像素阵列110产生与入射光相对应的第一数据信号VDT<1>作为第一像素信号VPX<1>。
在单位行时间SRT期间，斜坡块120产生具有预定波形的斜坡信号VRAMP。例如，在复位时间RT期间，斜坡信号VRAMP在复位电压的范围内斜降，而在数据时间DT期间，斜坡信号VRAMP在数据电压的范围内斜降。
在单位行时间SRT期间，全局计数块130产生计数信号CNT<1:M>。例如，计数信号CNT<1:M>可以分别在复位时间RT期间递增计数以及在数据时间DT期间递增计数。
第一比较部分AMP1将第一像素信号VPX<1>与斜坡信号VRAMP进行比较，以产生第一比较信号VAMP<1>。例如，当斜坡信号VRAMP的电压电平比第一像素信号VPX<1>的电压电平高时，第一比较部分AMP1产生具有高逻辑电平的第一比较信号VAMP<1>，而当斜坡信号VRAMP的电压电平比第一像素信号VPX<1>的电压电平低时，第一比较部分AMP1产生具有低逻辑电平的第一比较信号VAMP<1>。
第一储存部分LAT1响应于第一比较信号VAMP<1>来储存计数信号CNT<1:M>。例如，当第一比较信号VAMP<1>从高逻辑电平转变为低逻辑电平时，第一储存部分LAT1激活第一锁存控制信号ONE_SHOT<1>，而当第一锁存控制信号ONE_SHOT<1>被触发(即，脉冲)时，第一储存部分LAT1锁存计数信号CNT<1:M>。
然而，传统图像感测设备100具有以下问题。
图4是图示在图1中所示的传统图像感测设备100的问题的时序图。
参考图4，当第一比较信号VAMP<1>被去激活时，第一储存部分LAT1激活第一锁存控制信号ONE_SHOT<1>。即，第一比较信号VAMP<1>的去激活时序确定针对计数值的决定时序(decision timing)D1。当第一锁存控制信号ONE_SHOT<1>被激活时，第一储存部分LAT1锁存与第一锁存控制信号ONE_SHOT<1>的决定时序D1相对应的计数信号CNT<1:M>。换言之，第一储存部分LAT1根据第一比较信号VAMP<1>的决定时序D1来操作。由于第一储存部分LAT1使用第一电源电压VDD，所以当第一储存部分LAT1操作时第一电源电压VDD的电压电平可能下降。当更多比较信号在与第一到第N比较信号VAMP<1:N>之中的第一比较信号VAMP<1>的决定时序D1相同的决定时序处转变时，第一电源电压VDD的电压电平逐渐下降。第一电源电压VDD的电压电平的下降可能影响使用该第一电源电压VDD的其它电路。
例如，当第K比较信号VAMP<K>在第一比较信号VAMP<1>的决定时序D1周围的决定时序DK处转变时，用于第K比较信号VAMP<K>的决定时序DK可以延迟超过预期的时序。这是因为第K比较部分AMPK使用下降的第一电源电压VDD来产生第K比较信号VAMP<K>。在这种情况下，因为第K储存部分LATK基于决定时序DK被无意延迟的第K比较信号VAMP<K>来操作，所以第K储存部分LATK可能锁存错误的计数信号CNT<1:M>。
当第一像素的入射光和布置在同一行中的第K像素的入射光类似时，第一比较信号VAMP<1>的决定时序D1和第K比较信号VAMP<K>的决定时序DK可以在时间上彼此相邻。此外，当第一像素的入射光和第K像素的入射光相同时，预期第一比较信号VAMP<1>的决定时序D1和第K比较信号VAMP<K>的决定时序DK是相同的，但可能由于电路性能等差异而不同。
发明内容
本发明的示例性实施例涉及一种图像感测设备，其对下降的电源较不敏感。
根据本发明的实施例，一种图像感测设备包括：像素阵列，其适用于产生与入射光相对应的多个像素信号；比较块，其适用于将像素信号与斜坡信号进行比较以产生多个比较信号；逻辑块，其适用于调节各个比较信号的转换速率(slew rate)以产生多个逻辑信号；全局计数块，其适用于产生全局计数信号；以及储存块，适用于基于从逻辑块接收的逻辑信号来储存全局计数信号的计数值。
比较块和储存块可以使用相同的源电压。
逻辑块可以延迟比较信号的去激活沿。
逻辑块可以包括多个逻辑部分，每个逻辑部分包括：第一逻辑单元，其适用于延迟对应的比较信号以产生对应的延迟信号；以及第二逻辑单元，其适用于对对应的比较信号和对应的延迟信号执行逻辑运算以产生对应的逻辑信号。
储存块可以包括多个储存部分，每个储存部分包括：锁存控制单元，其适用于基于对应的逻辑信号产生对应的锁存控制信号；以及锁存单元，其适用于基于对应的锁存控制信号来锁存对应的计数信号。
在单位行时间期间，像素信号中的至少两个像素信号可以具有与同一入射光相对应的电压电平。
在单位行时间期间，像素信号中的至少两个像素信号可以具有落在同一颜色范围内的电压电平。
根据本发明的另一个实施例，一种图像感测设备包括：像素阵列，其适用于产生与入射光相对应的多个像素信号；多个比较块，其适用于将像素信号与斜坡信号进行比较以产生多个比较信号；逻辑块，其包括多个逻辑部分组，每个逻辑部分组适用于将与各个逻辑部分组相对应的比较信号延迟按组而不同设置的延迟时间以产生多个逻辑信号；全局计数块，其适用于产生全局计数信号；以及多个储存块，其适用于基于从逻辑块接收的逻辑信号来储存全局计数信号的计数值。
比较块和储存块可以使用相同的源电压。
逻辑块可以将比较信号的去激活沿延迟按逻辑部分组而不同设置的延迟时间。
储存块可以包括：多个锁存控制单元，其适用于基于逻辑信号来产生多个锁存控制信号；以及多个锁存单元，其适用于基于锁存控制信号来锁存计数信号。
在单位行时间期间，像素信号中的至少两个像素信号可以具有与同一入射光相对应的电压电平。
在单位行时间期间，像素信号中的至少两个像素信号可以具有落在同一颜色范围内的电压电平。
根据本发明的另一个实施例，一种用于驱动图像感测设备的方法包括：基于多个像素信号和斜坡信号来产生被驱动为具有第一转换速率的多个比较信号；基于比较信号来产生被驱动为具有第二转换速率的多个逻辑信号；产生全局计数信号；以及基于逻辑信号来储存全局计数信号的计数值。
产生比较信号和储存全局计数信号的计数值可以使用相同的源电压来执行。
产生逻辑信号可以包括延迟比较信号的去激活沿以产生逻辑信号。
产生逻辑信号可以包括：通过将比较信号中的每个延迟相同的延迟时间来产生多个延迟信号；以及通过对比较信号中的每个和延迟信号中的每个执行逻辑运算来产生逻辑信号。
产生逻辑信号可以包括：通过将比较信号延迟按组而不同设置的延迟时间来产生多个延迟信号；以及通过对比较信号中的每个和延迟信号中的每个执行逻辑运算来产生逻辑信号。
在单位行时间期间，像素信号中的至少两个像素信号可以具有与同一入射光相对应的电压电平。
在单位行时间期间，像素信号中的至少两个像素信号可以具有落在同一颜色范围内的电压电平。
附图说明
图1是图示传统图像感测设备的框图。
图2是图1中所示的第一比较块和第一储存块的详细示图。
图3是图示在图1中所示的传统图像感测设备的操作的时序图。
图4是图示在图1中所示的传统图像感测设备的问题的时序图。
图5是图示根据本发明的实施例的图像感测设备的框图。
图6是图示在图5中所示的第一比较部分、第一逻辑部分以及第一储存部分的详细示图。
图7和图8是图示在图5中所示的图像感测设备的操作的时序图。
图9是图示根据本发明实施例的图像感测设备的框图。
图10是图9中所示的逻辑块的详细示图。
图11是图示在图9中所示的图像感测设备的操作的时序图。
具体实施方式
下面将参照附图更详细地描述本发明的各种实施例。提供这些实施例以使得本公开彻底且完整。本公开中提及的所有“实施例”是指本文公开的发明构思的实施例。所呈现的实施例仅为示例，而并非意在限制本发明的范围。
此外，应注意，本文中所使用的术语仅用于描述实施例的目的，而非意在限制本发明。如本文中所使用，除非上下文另外清楚地指出，否则单数形式意在也包括复数形式，除非上下文另有明确指示。还将理解的是，术语“包含”、“包含有”、“包括”和/或“包括有”在本说明书中使用时，表示所述特征的存在，但不排除一个或更多个未陈述特征的存在或添加。如本文中所用，术语“和/或”表示一个或更多个相关联的列出项的任意组合和所有组合。还应注意，在本说明书中，“连接/耦接”不仅指一个组件直接耦接另一个组件，还指通过中间组件间接耦接另一个组件。
将理解的是，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但这些元件不受这些术语的限制。这些术语是用来将一个元件与另一元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以被称作第二元件或第三元件。
附图不一定按比例绘制，且在某些情况下，可以夸大比例来更清楚地图示实施例的特征。
本文中所使用的术语仅用于描述特定实施例的目的，而非意在限制本发明。如本文中所用，除非上下文另外清楚地指出，否则单数形式意在也包括复数形式。除非另外定义，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域技术人员基于本公开所通常理解的意思相同的意思。还将理解的是，诸如在通用词典中定义的术语应当被解释为具有与其在本公开和相关领域的环境中的意思一致的意思，而将不以理想化或过度形式化的意义来解释，除非本文中明确如此定义。
在下面的描述中，阐述了大量具体细节以提供对本发明的透彻理解。可以在无这些具体细节中的一些或全部的情况下实践本发明。在其它情况下，未详细描述公知的工艺结构和/或工艺，以免不必要地混淆本发明。
还应注意，在某些情况下，对于相关领域的技术人员明显的是，关于一个实施例描述的特征或元件可以单独使用或者与另一实施例的其它特征或元件组合使用，除非另外具体说明。
在下文中，将参照附图详细描述本发明的各种实施例。
现在参考图5，根据本发明的实施例，提供一种图像感测设备200。
图像感测设备200可以包括像素阵列210、斜坡块220、全局计数块230、比较块240、逻辑块250以及储存块260。
像素阵列210可以包括以行和列布置的多个像素PX。例如，像素阵列210可以包括N*Y个像素PX，其中“N”是列的数量，而“Y”是行的数量。像素阵列210可以一次针对每行产生第一到第N像素信号VPX<1:N>。
斜坡块220可以响应于斜坡控制信号RP来产生具有预定波形的斜坡信号VRAMP。斜坡信号VRAMP一次被共同施加到一行中的所有像素。
全局计数块230可以在每个单位行时间产生以预定方式计数的公共计数信号(即，全局计数信号)CNT<1:M>。例如，计数信号CNT<1:M>可以响应于表示斜坡信号VRAMP的斜降的斜坡控制信号RP来递增计数。此外，与每一列相对应的计数信号CNT<1:M>的值可以通过触发单触发脉冲来确定。
比较块240可以将第一到第N像素信号VPX<1:N>(例如，从行1的N个像素)中的每个与斜坡信号VRAMP进行比较，以产生第一到第N比较信号VAMP<1:N>。第一到第N比较信号VAMP<1:N>中的每个可以被驱动为具有第一转换速率。比较块240可以包括与像素阵列的N列相对应的第一比较部分AMP1到第N比较部分AMPN以用于将来自每行的像素信号VPX<1:N>中的每个与斜坡信号VRAMP进行比较。
逻辑块250可以调节各个比较信号VAMP<1:N>的转换速率，以产生第一到第N逻辑信号VAMP'<1:N>。例如，逻辑块250可以调节各个比较信号VAMP<1:N>的去激活沿(例如，下降沿)的转换速率。第一到第N逻辑信号VAMP'<1:N>中的每个可以被驱动为具有比第一转换速率大的第二转换速率。此外，逻辑块250可以将各个比较信号VAMP<1:N>的去激活沿延迟预定的延迟时间，以产生第一到第N逻辑信号VAMP'<1:N>。逻辑块250可以包括与各个比较信号VAMP<1:N>相对应的第一逻辑部分LOG1到第N逻辑部分LOGN。
储存块260可以基于第一到第N逻辑信号VAMP'<1:N>成列地储存对应的计数信号CNT<1:M>。储存块260可以包括第一到第N储存部分LAT1到LATN，每个储存部分基于第一到第N逻辑信号VAMP'<1:N>来储存用于对应列的计数信号CNT<1:M>。
图6是图5中所示的比较块240、逻辑块250和储存块260的详细示图。图6代表性地示出包括在比较块240中的第一比较部分AMP1到第N比较部分AMPN之中的第一比较部分AMP1、包括在逻辑块250中的第一逻辑部分LOG1到第N逻辑部分LOGN之中的第一逻辑部分LOG1、以及包括在储存块260中的第一储存部分LAT1到第N储存部分LATN之中的第一储存部分LAT1。
参考图6，第一比较部分AMP1可以将第一像素信号VPX<1>与斜坡信号VRAMP进行比较，以产生第一比较信号VAMP<1>。例如，第一比较部分AMP1可以包括第一差分放大单元AMP1_1和第一输出单元AMP1_3。第一差分放大单元AMP1_1可以放大在第一像素信号VPX<1>和斜坡信号VRAMP之间的电压差，以产生第一放大信号VS<1>。第一差分放大单元AMP1_1可以使用第一电源电压VDD或第二电源电压VDDA作为源电压。第一输出单元AMP1_3可以将第一放大信号VS<1>输出为第一比较信号VAMP<1>。第一输出单元AMP1_3可以使用第一电源电压VDD作为源电压。
第一逻辑部分LOG1可以响应于第一比较信号VAMP<1>来产生第一逻辑信号VAMP'<1>。例如，第一逻辑部分LOG1可以包括延迟单元LOG1_1和逻辑运算单元LOG1_3。延迟单元LOG1_1可以延迟第一比较信号VAMP<1>以产生第一延迟信号DAMP<1>。例如，延迟单元LOG1_1可以包括具有偶数个反相器的反相器链。逻辑运算单元LOG1_3可以对第一比较信号VAMP<1>和第一延迟信号DAMP<1>执行逻辑运算以产生第一逻辑信号VAMP'<1>。例如，逻辑运算单元LOG1_3可以包括或门。
第一储存部分LAT1可以基于第一逻辑信号VAMP'<1>来储存计数信号CNT<1:M>。例如，第一储存部分LAT1可以包括第一锁存控制单元LAT1_1和第一锁存单元LAT1_3。第一锁存控制单元LAT1_1可以基于第一逻辑信号VAMP'<1>来产生第一锁存控制信号(即，单触发脉冲)ONE_SHOT<1>。第一锁存单元LAT1_3可以基于第一锁存控制信号ONE_SHOT<1>来锁存计数信号CNT<1:M>。第一锁存控制单元LAT1_1和第一锁存单元LAT1_3可以使用第一电源电压VDD作为源电压。
在下文中，参考图7和图8描述具有上述结构的图像感测设备200的操作。
图7示出与第一像素信号VPX<1>相对应的操作。
参考图7，在单位行时间SRT期间，像素阵列210可以产生第一像素信号VPX<1>。例如，在单位行时间SRT的复位时间RT期间，像素阵列210可以产生与在第一像素信号VPX<1>中反映的噪音分量相对应的第一复位信号VRST<1>作为第一像素信号VPX<1>，以及然后在单位行时间SRT的数据时间DT期间，像素阵列210可以产生与入射光相对应的第一数据信号VDT<1>作为第一像素信号VPX<1>。
在单位行时间SRT期间，斜坡块220可以基于斜坡控制信号RP产生具有预定波形的斜坡信号VRAMP。例如，在复位时间RT期间，斜坡信号VRAMP可以在复位电压的范围内斜降，而在数据时间DT期间，斜坡信号VRAMP可以在数据电压的范围内斜降。
在单位行时间SRT期间，全局计数块230可以产生计数信号CNT<1:M>。例如，计数信号CNT<1:M>可以分别在复位时间RT期间递增计数以及在数据时间DT期间递增计数。
第一比较部分AMP1可以将第一像素信号VPX<1>与斜坡信号VRAMP进行比较，以产生第一比较信号VAMP<1>。例如，当斜坡信号VRAMP的电压电平比第一像素信号VPX<1>的电压电平高时，第一比较部分AMP1可以产生具有高逻辑电平的第一比较信号VAMP<1>，而当斜坡信号VRAMP的电压电平比第一像素信号VPX<1>的电压电平低时，第一比较部分AMP1可以产生具有低逻辑电平的第一比较信号VAMP<1>。
第一逻辑部分LOG1可以将第一比较信号VAMP<1>延迟预定的延迟时间DLY(参考图8)，以产生第一逻辑信号VAMP'<1>。例如，第一逻辑部分LOG1可以将第一比较信号VAMP<1>的去激活沿(例如，下降沿)延迟延迟时间DLY，以产生第一逻辑信号VAMP'<1>。
第一储存部分LAT1可以响应于第一逻辑信号VAMP'<1>来储存计数信号CNT<1:M>。例如，当第一逻辑信号VAMP'<1>从高逻辑电平转换到低逻辑电平时，第一储存部分LAT1可以激活第一锁存控制信号ONE_SHOT<1>，并且可以锁存与第一复位信号VRST<1>相对应的计数信号CNT<1:M>，以及然后当第一锁存控制信号ONE_SHOT<1>被触发(即，脉冲)时，第一储存部分LAT1可以锁存与第一数据信号VDT<1>相对应的计数信号CNT<1:M>。
与第一复位信号VRST<1>相对应的计数信号CNT<1:M>可以包括与延迟时间DLY相对应的计数码α，而与第一数据信号VDT<1>相对应的计数信号CNT<1:M>也可以包括与延迟时间DLY相对应的计数码α。换言之，计数码α可以被无意地反映到与第一复位信号VRST<1>相对应的计数信号CNT<1:M>以及与第一数据信号VDT<1>相对应的计数信号CNT<1:M>。尽管未示出，但是计数码α可以通过后续操作(例如，数字双采样(DDS)操作)来偏移。
尽管未示出，但是在单位行时间SRT期间，像素阵列210可以与第一像素信号VPX<1>一起同时产生第二到第N像素信号VPX<2:N>。第二到第N像素信号VPX<2:N>中的每个可以具有与入射光相对应的电压电平。当第二到第N像素信号VPX<2:N>之中具有与第一像素信号VPX<1>的电压电平类似的电压电平的像素信号被称为第K像素信号VPX<K>时，第一像素信号VPX<1>和第K像素信号VPX<K>可以具有与相同或类似入射光相对应的电压电平。在这种情况下，与第一像素信号VPX<1>相对应的第一比较信号VAMP<1>的决定时序(以下被称为“第一决定时序D1”)以及与第K像素信号VPX<K>相对应的第K比较信号VAMP<K>的决定时序(以下被称为“第K决定时序DK”)可以在时间上彼此相邻。通过参考图8来进行其详细描述。
参考图8，第一比较部分AMP1可以产生对应于第一决定时序D1而被去激活的第一比较信号VAMP<1>。第一比较信号VAMP<1>的去激活沿可以被驱动为具有第一转换速率。第一转换速率可以由包括在第一比较部分AMP1中的第一差分放大单元AMP1_1来确定。第一差分放大单元AMP1_1可以是模拟电路，并且第一转换速率可以根据第一差分放大单元AMP1_1的操作特性来确定。
第一逻辑部分LOG1可以产生在从第一决定时序D1起经过延迟时间DLY之后被去激活的第一逻辑信号VAMP'<1>。第一逻辑信号VAMP'<1>的去激活沿可以被驱动为具有比第一转换速率大的第二转换速率。第一逻辑部分LOG1可以是数字电路，并且第二转换速率可以根据第一逻辑部分LOG1的操作特性来确定。
第一储存部分LAT1可以产生与第一逻辑信号VAMP'<1>的决定时序相对应的第一锁存控制信号ONE_SHOT<1>，以及响应于第一锁存控制信号ONE_SHOT<1>来锁存计数信号CNT<1:M>。当第一储存部分LAT1操作时，在第一储存部分LAT1中用作源电压的电源电压VDD的电压电平可能下降。由于它们之间的不同操作时序，所以下降的电源电压VDD可以不影响第一比较信号VAMP<1>和第K比较信号VAMP<K>。
第K比较部分AMPK可以产生对应于第一决定时序D1周围的第K决定时序DK而被去激活的第K比较信号VAMP<K>。第K比较信号VAMP<K>的去激活沿可以被驱动为具有第一转换速率。第一转换速率可以由包括在第K比较部分AMPK中的第K差分放大单元AMPK_1来确定。第K差分放大单元AMPK_1可以是模拟电路，并且第一转换速率可以根据第K差分放大单元AMPK_1的操作特性来确定。当第一决定时序D1和第K决定时序DK在时间上彼此相邻时，与第一比较信号VAMP<1>相对应的计数信号CNT<1:M>的码值以及与第K比较信号VAMP<K>相对应的计数信号CNT<1:M>的码值可以被包括在同一颜色范围内。例如，当第一像素信号VPX<1>和第K像素信号VPX<K>具有与类似入射光相对应的电压电平时，第一决定时序D1和第K决定时序DK可以在时间上彼此相邻。此外，当第一像素信号VPX<1>和第K像素信号VPX<K>具有与同一入射光相对应的电压电平时，预期第一决定时序D1和第K决定时序DK是相同的，但是由于电路性能等差异可能仅在时间上彼此相邻。
第K逻辑部分LOGK可以产生在从第K决定时序DK起经过延迟时间DLY之后被去激活的第K逻辑信号VAMP'<K>。第K逻辑信号VAMP'<K>的去激活沿可以被驱动为具有比第一转换速率大的第二转换速率。第K逻辑部分LOGK可以是数字电路，并且第二转换速率可以根据第K逻辑部分LOGK的操作特性来确定。由于第K逻辑部分LOGK使用电源电压VDD作为源电压，所以第K逻辑部分LOGK可能受到下降的电源电压VDD的影响。然而，由于第K逻辑部分LOGK产生具有第二转换速率的第K逻辑信号VAMP'<K>，所以第K逻辑部分LOGK受到下降的电源电压VDD影响的可能性可以被最小化。换言之，由于第K逻辑信号VAMP'<K>的去激活沿被驱动为具有第二转换速率，所以第K逻辑信号VAMP'<K>的决定时序落在电源电压VDD的电压电平下降的范围内的可能性可以显著降低。尽管第K逻辑信号VAMP'<K>的决定时序落在该范围内，但是由于第K逻辑信号VAMP'<K>被驱动为具有相对较大的第二转换速率，所以第K逻辑信号VAMP'<K>的决定时序可以不改变。
第K储存部分LATK可以产生与第K逻辑信号VAMP'<K>的决定时序相对应的第K锁存控制信号ONE_SHOT<K>，以及响应于第K锁存控制信号ONE_SHOT<K>来正常锁存计数信号CNT<1:M>。尽管电源电压VDD的电压电平可能由于第K储存部分LATK的操作而下降，但是后续操作的锁存部分可以通过上述操作处理而受到下降的电源电压VDD的影响最小。
根据本发明的实施例，可以通过延迟控制来去除对比较块的输出操作的影响，并且可以通过逻辑运算处理来最小化对储存块的锁存操作的影响。
图9是图示根据本发明的实施例的图像感测设备300的框图。
现在参考图9，图像感测设备300可以包括像素阵列310、斜坡块320、全局计数块330、比较块340、逻辑块350以及储存块360。
由于像素阵列310、斜坡块320、全局计数块330、比较块340以及储存块360可以具有与像素阵列210、斜坡块220、全局计数块230、比较块240以及储存块260基本相同的结构，所以将省略其详细描述。
比较块340可以包括第一比较部分组AMPG1到第R比较部分组AMPGR。第一比较部分组AMPG1到第R比较部分组AMPGR中的每个可以包括上述第一比较部分AMP1到第N比较部分AMPN中的至少两个。在下文中，输入到第一比较部分组AMPG1到第R比较部分组AMPGR的每个中的像素信号被称为第一像素组信号VPX1<1:A>到第R像素组信号VPXR<1:A>，而从第一比较部分组AMPG1到第R比较部分组AMPGR的每个中输出的比较信号被称为第一比较组信号VAMP1<1:A>到第R比较组信号VAMPR<1:A>。储存块360可以包括第一储存部分组LATG1到第R储存部分组LATGR。第一储存部分组LATG1到第R储存部分组LATGR中的每个可以包括上述第一储存部分LAT1到第N储存部分LATN中的至少两个。在下文中，输入到第一储存部分组LATG1到第R储存部分组LATGR的每个中的逻辑信号被称为第一逻辑组信号VAMP1'<1:A>到第R逻辑组信号VAMPR'<1:A>，而从第一储存部分组LATG1到第R储存部分组LATGR的每个中输出的数字信号被称为第一数字组信号DOUT1<1:A>到第R数字组信号DOUTR<1:A>。供作参考，“R”表示组的数量，而“A”表示包括在单个组中的列的数量。此外，“R*A”等于“N”。
逻辑块350可以包括第一逻辑部分组LOGG1到第R逻辑部分组LOGGR。第一逻辑部分组LOGG1到第R逻辑部分组LOGGR中的每个可以包括上述第一逻辑部分LOG1到第N逻辑部分LOGN中的至少两个。具体地，第一逻辑部分组LOGG1到第R逻辑部分组LOGGR可以将包括在第一比较组信号VAMP1<1:A>到第R比较组信号VAMPR<1:A>中的每个中的比较信号延迟针对各个比较组信号VAMP1<1:A>到VAMPR<1:A>而不同设置的延迟时间，以产生第一逻辑组信号VAMP1'<1:A>到第R逻辑组信号VAMPR'<1:A>。
图10是图9中所示的逻辑块350的详细示图。
参考图10，第一逻辑部分组LOGG1到第R逻辑部分组LOGGR中的每个可以包括第一逻辑单元到第A逻辑单元。例如，包括在第一逻辑部分组LOGG1中的第一逻辑单元到第A逻辑单元可以基于包括在第一比较组信号VAMP1<1:A>中的第一比较信号到第A比较信号来产生包括在第一逻辑组信号VAMP1'<1:A>中的第一逻辑信号到第A逻辑信号，而包括在第R逻辑部分组LOGGR中的第一逻辑单元到A逻辑单元可以基于包括在第R比较组信号VAMPR<1:A>中的第一比较信号到A比较信号来产生包括在第R逻辑组信号VAMPR'<1:A>中的第一逻辑信号到第A逻辑信号。由于第一逻辑单元到第A逻辑单元可以具有与上述第一逻辑单元LOG1基本相同的结构，因此将省略第一逻辑单元到第A逻辑单元的详细描述。第一逻辑部分组LOGG1可以将包括在第一比较组信号VAMP1<1:A>中的第一比较信号到第A比较信号的去激活沿延迟第一延迟时间DLY1，以产生包括在第一逻辑信号VAMP1'<1:A>中的第一逻辑信号到第A逻辑信号，而第R逻辑部分组LOGGR可以将包括在第R比较组信号VAMPR<1:A>中的第一比较信号到第A比较信号的去激活沿延迟第R延迟时间DLYR，以产生包括在第R逻辑组信号VAMPR'<1:A>中的第一逻辑信号到第A逻辑信号。即，相同的延迟被反映到包括在相同逻辑部分组中的逻辑部分中，并且而延迟时间按组来不同地设置。
由于图像感测设备300的操作类似于上述图像感测设备200的操作，因此将省略图像感测设备300的操作的详细描述(参见图7)。在下文中，将描述与在本发明的先前实施例中描述的操作不同的与逻辑块350相关的操作。
图11是图示在图9中所示的图像感测设备300的操作的时序图。为了描述方便，可以看出，图11仅示出了一些信号。
参考图11，当第一像素组信号VPX1<1:A>之中的第K像素信号VPX1<K>、第二像素组信号VPX2<1:A>之中的第K像素信号VPX2<K>、第三像素组信号VPX3<1:A>之中的第K像素信号VPX3<K>以及第四像素组信号VPX4<1:A>之中的第K像素信号VPX4<K>具有与同一入射光相对应的电压电平时，与第K像素信号VPX1<K>、VPX2<K>、VPX3<K>和VPX4<K>相对应的第K比较信号VAMP1<K>、VAMP2<K>、VAMP3<K>和VAMP4<K>的决定时序可以是相同的。这里，“K”表示任意数。第K像素信号VPX1<K>、VPX2<K>、VPX3<K>和VPX4<K>中的每个的去激活沿可以被驱动为具有第一转换速率。第一转换速率可以由包括在比较块340中的各个差分放大单元来确定。各个差分放大单元可以是模拟电路，并且第一转换速率可以根据各个差分放大单元的操作特性来确定。
第一逻辑部分组LOGG1可以产生在从第K像素信号VPX1<K>的决定时序起的第一延迟时间DLY1之后的决定时序处被去激活的第K逻辑信号VAMP1'<K>，而第二逻辑部分组LOGG2可以产生在从第K像素信号VPX2<K>的决定时序起的第二延迟时间DLY2之后的决定时序处被去激活的第K逻辑信号VAMP2'<K>，而第三逻辑部分组LOGG3可以产生在从第K像素信号VPX3<K>的决定时序起的第三延迟时间DLY3之后的决定时序处被去激活的第K逻辑信号VAMP3'<K>，以及第四逻辑部分组LOGG4可以产生在从第K像素信号VPX4<K>的决定时序起的第四延迟时间DLY4之后的决定时序处被去激活的第K逻辑信号VAMP4'<K>。第K逻辑信号VAMP1'<K>、VAMP2'<K>、VAMP3'<K>和VAMP4'<K>中的每个的去激活沿可以被驱动为具有比第一转换速率大的第二转换速率。第一到第四逻辑部分组LOGG1、LOGG2、LOGG3和LOGG4中的每个可以是数字电路，并且第二转换速率可以根据各个逻辑部分组LOGG1、LOGG2、LOGG3和LOGG4的操作特性来确定。
第一储存部分组LATG1可以产生与第K逻辑信号VAMP1'<K>的决定时序相对应的第K锁存控制信号ONE_SHOT1<K>，以及响应于第K锁存控制信号ONE_SHOT1<K>来锁存计数信号CNT<1:M>。第二储存部分组LATG2可以产生与第K逻辑信号VAMP2'<K>的决定时序相对应的第K锁存控制信号ONE_SHOT2<K>，以及响应于第K锁存控制信号ONE_SHOT2<K>来锁存计数信号CNT<1:M>。第三储存部分组LATG3可以产生与第K逻辑信号VAMP3'<K>的决定时序相对应的第K锁存控制信号ONE_SHOT3<K>，以及响应于第K锁存控制信号ONE_SHOT3<K>来锁存计数信号CNT<1:M>。第四储存部分组LATG4可以产生与第K逻辑信号VAMP4'<K>的决定时序相对应的第K锁存控制信号ONE_SHOT4<K>，以及响应于第K锁存控制信号ONE_SHOT4<K>来锁存计数信号CNT<1:M>。第一到第四储存部分组LATG1、LATG2、LATG3和LATG4可以顺序地操作，因此，可以分散电源电压VDD(其为第一到第四储存部分组LATG1、LATG2、LATG3和LATG4的源电压)的电压降。
因此，本发明的另一个优点是可以通过分散电源电压的电压降来确保更稳定的操作。
根据本发明的实施例，提供一种改善的图像感测设备，其通过最小化在电源电压中的电压降的影响而具有增强的操作可靠性。
虽然已经就特定的实施例对本发明进行了描述，但是实施例并非意在限制本发明的范围。在不脱离由所附权利要求限定的本发明的精神和/或范围的情况下，本领域技术人员可以通过替换、改变和修改来以各种方式来实现本发明。

Claims (20)

1.一种图像感测设备，包括：
像素阵列，所述像素阵列适用于产生与入射光相对应的多个像素信号；
比较块，所述比较块适用于将所述多个像素信号与斜坡信号进行比较以产生多个比较信号；
逻辑块，所述逻辑块适用于通过逻辑运算来调节各个比较信号的转换速率以产生多个逻辑信号；
全局计数块，所述全局计数块适用于产生全局计数信号；以及
储存块，所述储存块适用于基于从所述逻辑块接收的逻辑信号来储存所述全局计数信号的计数值，以及
其中，所述逻辑块耦接在所述比较块与所述储存块之间。
2.如权利要求1所述的图像感测设备，其中，所述比较块和所述储存块使用相同的源电压。
3.如权利要求1所述的图像感测设备，其中，所述逻辑块延迟所述多个比较信号的去激活沿。
4.如权利要求1所述的图像感测设备，其中，所述逻辑块包括多个逻辑部分，每个逻辑部分包括：
第一逻辑单元，所述第一逻辑单元适用于延迟对应的比较信号以产生对应的延迟信号；以及
第二逻辑单元，所述第二逻辑单元适用于对所述对应的比较信号和所述对应的延迟信号执行逻辑运算以产生对应的逻辑信号。
5.如权利要求1所述的图像感测设备，其中，所述储存块包括多个储存部分，每个储存部分包括：
锁存控制单元，所述锁存控制单元适用于基于对应的逻辑信号来产生对应的锁存控制信号；以及
锁存单元，所述锁存单元适用于基于所述对应的锁存控制信号来锁存对应的计数信号。
6.如权利要求1所述的图像感测设备，其中，在单位行时间期间，所述多个像素信号中的至少两个像素信号具有与同一入射光相对应的电压电平。
7.如权利要求1所述的图像感测设备，其中，在单位行时间期间，所述多个像素信号中的至少两个像素信号具有落在同一颜色范围内的电压电平。
8.一种图像感测设备，包括：
像素阵列，所述像素阵列适用于产生与入射光相对应的多个像素信号；
多个比较块，所述多个比较块适用于将所述多个像素信号与斜坡信号进行比较以产生多个比较信号；
逻辑块，所述逻辑块包括多个逻辑部分组，每个逻辑部分组适用于将与各个逻辑部分组相对应的比较信号延迟按组而不同设置的延迟时间以产生多个逻辑信号；
全局计数块，所述全局计数块适用于产生全局计数信号；以及
多个储存块，所述多个储存块适用于基于从所述逻辑块接收的逻辑信号来储存所述全局计数信号的计数值。
9.如权利要求8所述的图像感测设备，其中，所述比较块和所述储存块使用相同的源电压。
10.如权利要求8所述的图像感测设备，其中，所述逻辑块将所述多个比较信号的去激活沿延迟按逻辑部分组而不同设置的延迟时间。
11.如权利要求8所述的图像感测设备，其中，所述储存块包括：
多个锁存控制单元，所述多个锁存控制单元适用于基于所述多个逻辑信号来产生多个锁存控制信号；以及
多个锁存单元，所述多个锁存单元适用于基于所述多个锁存控制信号来锁存所述计数信号。
12.如权利要求8所述的图像感测设备，其中，在单位行时间期间，所述多个像素信号中的至少两个像素信号具有与同一入射光相对应的电压电平。
13.如权利要求8所述的图像感测设备，其中，在单位行时间期间，所述多个像素信号中的至少两个像素信号具有落在同一颜色范围内的电压电平。
14.一种用于驱动图像感测设备的方法，包括：
基于多个像素信号和斜坡信号来产生被驱动为具有第一转换速率的多个比较信号；
基于所述多个比较信号来通过逻辑运算产生被驱动为具有第二转换速率的多个逻辑信号；
产生全局计数信号；以及
基于所述多个逻辑信号来储存所述全局计数信号的计数值，以及
其中，所述第二转换速率大于所述第一转换速率。
15.如权利要求14所述的方法，其中，所述产生所述多个比较信号以及所述储存所述全局计数信号的计数值使用相同的源电压来执行。
16.如权利要求14所述的方法，其中，所述产生所述多个逻辑信号包括延迟所述多个比较信号的去激活沿以产生所述多个逻辑信号。
17.如权利要求14所述的方法，其中，所述产生所述多个逻辑信号包括：
通过将所述多个比较信号中的每个比较信号延迟相同的延迟时间来产生多个延迟信号；以及
通过对所述多个比较信号中的每个和多个延迟信号中的每个执行逻辑运算来产生所述多个逻辑信号。
18.如权利要求14所述的方法，其中，所述产生所述多个逻辑信号包括：
通过将所述多个比较信号延迟按组而不同设置的延迟时间来产生多个延迟信号；以及
通过对所述多个比较信号中的每个和多个延迟信号中的每个执行逻辑运算来产生所述多个逻辑信号。
19.如权利要求14所述的方法，其中，在单位行时间期间，所述多个像素信号中的至少两个像素信号具有与同一入射光相对应的电压电平。
20.如权利要求14所述的方法，其中，在单位行时间期间，所述多个像素信号中的至少两个像素信号具有落在同一颜色范围内的电压电平。
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