KR100668515B1 - 슬루-레이트가 제어된 오픈-루프 출력 드라이버 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 출력 드라이버에 관한 것으로, 더 자세히는 오픈-루프 슬루-레이트 제어된 출력 드라이버에 관한 것이다. 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 아날로그 블록을 배제하면서 오픈-루프 구조를 가지는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버 및 드라이빙 방법을 제공하는데 그 목적이 있다. 기존의 PLL 또는 DLL 기반의 출력 드라이버 제어 기술의 문제점은 아날로그 블록을 포함하고, 폐-루프 회로로 구현된다는 점에 기인한다. 본 발명에서는 출력 드라이버 제어를 위해 CMOS 디지털 로직을 사용함으로써 칩 면적 및 전력 소모의 저감이 가능하도록 하였으며, 오픈-루프 구조의 지연라인과 논리 연산 방식의 채택을 통해 클럭-온-디맨드(clock-on-demand)를 구현하였다.
출력 드라이버, 슬루-레이트, 오픈-루프, PVT 변동 검출부, 구동 선택신호 생성부

Description

슬루-레이트가 제어된 오픈-루프 출력 드라이버{OPEN-LOOP SLEW-RATE CONTROLLED OUTPUT DRIVER}
도 1은 일반적인 푸쉬-풀 타입의 출력 드라이버를 나타낸 회로도.
도 2는 프리 드라이버를 이용하여 슬루-레이트를 제어하는 종래기술에 따른 푸쉬-풀 타입의 출력 드라이버를 나타낸 회로도.
도 3은 프리 드라이빙 노드의 파형 조절을 통해 슬루-레이트를 제어하는 종래기술에 따른 푸쉬-풀 타입의 출력 드라이버를 나타낸 회로도.
도 4는 본 발명의 일 실시예에 따른 슬루-레이트가 제어된 출력 드라이버의 블럭 다이어그램.
도 5는 도 4의 PVT 변동 검출부(100)의 회로 구성을 예시한 도면.
도 6은 상용화된 PowerPC 603 마스터-슬레이브 래치의 회로도.
도 7은 도 5의 PVT 변동 감지부(100)의 동작 원리를 설명하기 위한 도면.
도 8은 도 4의 선택신호 생성부(200)의 구현예를 나타낸 도면.
도 9는 도 4의 출력 구동부(300)의 구현예를 나타낸 도면.
도 10은 제안된 출력 드라이버의 전반적인 동작을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
100 : PVT 변동 검출부
200 : 선택신호 생성부
300 : 출력 구동부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 출력 드라이버에 관한 것으로, 더 자세히는 오픈-루프 슬루-레이트 제어된 출력 드라이버에 관한 것이다.
출력 드라이버는 반도체 소자 내부의 출력 데이터를 외부로 출력하기 위해 소정의 로드가 접속된 출력 패드를 구동하는 회로이다. 일반적으로, 이러한 출력 드라이버로서 푸쉬-풀(push-pull) 타입의 드라이버가 널리 사용되고 있다. 푸쉬-풀 타입의 출력 드라이버와 관련하여 슬루-레이트의 제어가 중요한 이슈로 부각되고 있다.
슬루-레이트(Slew-Rate)는 출력 신호의 전압 레벨이 얼마나 빨리 변하는지를 나타내는 지표로서, 단위 시간당 전압 레벨의 변화량을 나타낸 기울기로 정의할 수 있다. 한편, 슬루-레이트에는 업 슬루-레이트와 다운 슬루-레이트로 구분되는데, 업 슬루-레이트는 출력 신호의 전압 레벨이 로우 레벨에서 하이 레벨로 천이될 때 의 기울기를 말하며, 다운 슬루-레이트는 출력 신호의 전압 레벨이 하이 레벨에서 로우 레벨로 천이될 때의 기울기를 말한다. 어떤 경우이든지 슬루-레이트가 클수록 천이하는 출력 신호의 기울기가 급하게 나타나며, 이는 짧은 시간 내에 전압 레벨이 변하게 됨을 의미한다.
도 1은 일반적인 푸쉬-풀 타입의 출력 드라이버를 나타낸 회로도이다.
도 1을 참조하면, 일반적인 푸쉬-풀 타입의 출력 드라이버는, 풀업 PMOS 트랜지스터(MP1) 및 풀다운 NMOS 트랜지스터(MN1)를 구비하여, 로드 캐패시터(CL)에 대한 충전(풀업) 및 방전(풀다운)을 수행한다.
그런데, 이러한 푸쉬-풀 타입의 출력 드라이버에서 슬루-레이트가 클수록 데이터 스큐(skew) 측면에서 이점이 있으나, 핀(pin)에서 보이는 인덕턴스(L1, L2) 때문에 스위칭 노이즈가 증가하는 단점이 있다. 이와 반대로, 슬루-레이트가 작으면 스위칭 노이즈는 줄어드나, 데이터 스큐가 증가하고 심할 경우 출력 신호의 레벨이 정점에 이르기 전에 신호가 천이되는 문제점이 발생한다. 따라서, 푸쉬-풀 타입의 출력 드라이버에서는 슬루-레이트를 적절한 값으로 일정하게 유지하도록 제어할 수 있게 설계하는 것이 중요하다.
도 2는 프리 드라이버를 이용하여 슬루-레이트를 제어하는 종래기술에 따른 푸쉬-풀 타입의 출력 드라이버를 나타낸 회로도이다.
도 2를 참조하면, 도시된 푸쉬-풀 타입의 출력 드라이버는, 풀업 PMOS 트랜지스터(MP1) 및 풀다운 NMOS 트랜지스터(MN1)로 구성된 메인 드라이버(main driver)와, 메인 드라이버의 전단에 배치된 프리 드라이버(pre driver)(20)를 구비한다.
프리 드라이버(20)는 메인 드라이버와 사이즈가 다른 트랜지스터로 구현되며, 이러한 프리 드라이버(20)와 메인 드라이버의 사이즈 차이를 이용하여 프리 드라이버(20)의 출력 신호(DRV)의 상승 및 하강 시간을 조절함으로써 출럭 신호의 슬루-레이트를 고정시킨다.
그런데, 이러한 방식을 사용하면 PVT(공정/전압/온도)의 변동이 생겼을 경우 문제가 발생하게 되는데, 일반적으로 슬로우 조건(slow condition)과 패스트 조건(fast condition)에서 무려 3배 정도의 슬루-레이트 변동이 발생하여 신호 보전성에 좋지 않은 영향을 끼치게 된다. 따라서 PVT 변동에도 슬루-레이트가 일정하게 유지될 수 있는 출력 드라이버를 개발하려는 노력이 계속되고 있다.
도 3은 프리 드라이빙 노드의 파형 조절을 통해 슬루-레이트를 제어하는 종래기술에 따른 푸쉬-풀 타입의 출력 드라이버를 나타낸 회로도이다.
도 3을 참조하면, 도시된 출력 드라이버는, 인에이블 신호(en) 및 디지털 가중치(dw)에 응답하여 데이터 신호(IN)를 프리 드라이빙하기 위한 프리 드라이버부와, PVT 변동에 따라 결정되는 제어 코드(control code)값 (c0, c1, f0, f1, f2 등)에 응답하여 프리 드라이빙 노드의 캐패시턴스를 조절하기 위한 프리 드라이빙 노드 파형 조절부와, 프리 드라이빙 노드의 전압 레벨에 응답하여 출력 패드를 구동하기 위한 메인 드라이버부를 구비한다.
도시된 출력 드라이버는 프리 드라이빙 노드의 파형 조절을 통해 슬루-레이 트를 제어하는 방식을 사용한다. 즉, 프리 드라이빙 노드의 슬루-레이트를 일정하게 유지한다면 이 프리 드라이빙 노드에 의해 구동되는 메인 드라이버의 슬루-레이트도 일정하게 유지할 수 있게 된다.
프리 드라이빙 노드 파형 조절부에서는 프리 드라이빙 노드의 캐패시턴스를 조절하기 위하여 내부 PVT 감지 회로(도시되지 않음)를 이용하여 생성한 제어 코드값 c0, c1, f0, f1, f2 등을 사용하고 있다. 이때 제어 코드값이 커지면 프리 드라이빙 노드의 캐패시턴스가 증가하여 슬루-레이트는 작아지고, 이와 반대로 제어 코드값이 작아지면 프리 드라이빙 노드의 캐패시턴스가 감소하여 슬루-레이트를 커지게 된다.
이 경우, 그 슬루-레이트가 PVT 변동에 둔감한 출력 드라이버를 얻을 수 있다. 그러나, 이러한 방식은 프리 드라이빙 노드의 캐패시턴스를 충/방전하는데 많은 전력 소모가 발생할 수밖에 없다. 한편, 프리 드라이빙 노드의 캐패시턴스가 순수 캐패시턴스로 보이기 위해서는 스위칭 트랜지스터들의 저항이 매우 작아야 하는데, 이를 위해서는 트랜지스터의 크기가 매우 커야 하며, 또한 이로 인한 기생(parasitic) 성분이 많아져 고속 동작에 어려움이 따르는 단점이 있다.
한편, 최근에는 위상고정루프(PLL)를 이용한 슬루-레이트가 제어된 출력 드라이버[2003년 JSSC 참조]가 발표되기도 했는데, 이 출력 드라이버는 기존의 출력 드라이버에 비해 속도를 증가시키고 충/방전하는데 소모되는 전력을 줄이는 개가를 올렸지만, PLL을 사용하였기 때문에 지터 축적(jitter accumulation)에 의한 정확한 PVT 변동의 감지가 힘들고, 고차원 시스템(high order system)이기 때문에 설계 가 용이하지 않다는 단점이 있었다. 뿐만 아니라, 전압제어발진기(VCO)를 사용하는 폐-루프(Closed-Loop) 회로이기 때문에 록킹(locking)하는데 많은 시간이 소요되며, 칩 면적 측면에서도 불리하다.
다른 예로 역시 2003년 JSSC에 발표된 A-1Gb/s/pin 512-MB DDR2 SDRAM에 사용된 출력 드라이버는 지연고정루프(DLL)에서 신호를 만들어 슬루-레이트를 조절하는 방식을 채택하고 있다. 이 PLL을 사용하는 경우에 비해 다소 록킹 시간이 짧기는 하나, PLL을 사용하는 경우와 마찬가지로 아날로그 블록을 포함하고 있기 때문에 큰 면적을 요하며 전력 소모가 큰 단점을 가지고 있다.
한편, 2004년 ISSCC에 발표된 SLL(Speed-Locked Loop)을 이용한 출력 드라이버를 보면 전술한 회로와 달리 디지털 회로로 구성되어 설계가 쉽다는 장점이 있으나, PLL 또는 DLL을 사용하는 경우가 그러하듯 페-루프 회로이기 때문에 록킹 시간을 길다는 단점으로부터 자유롭지 못하다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 아날로그 블록을 배제하면서 오픈-루프 구조를 가지는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버 및 드라이빙 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기준클럭 을 입력으로 하는 지연라인을 구비하며, 공정, 전압, 온도 조건에 따른 지연라인의 상태 변화를 검출하기 위한 PVT 변동 검출수단; 상기 PVT 변동 검출수단으로부터 출력된 검출신호에 대응하는 구동 선택신호를 생성하기 위한 선택신호 생성수단; 및 출력 데이터 및 상기 구동 선택신호에 제어 받으며 서로 다른 구동력을 갖는 다수의 드라이버단을 구비하여 PVT 변동에 대응하는 구동력으로 출력단을 구동하기 위한 출력 구동수단을 구비하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 기준클럭을 입력으로 하는 지연라인의 공정, 전압, 온도 조건에 따른 상태 변화를 검출하는 제1 단계; 상기 제1 단계의 검출 결과에 대응하는 구동 선택신호를 생성하는 제2 단계; 및 출력 데이터 및 상기 구동 선택신호로 서로 다른 구동력을 갖는 다수의 드라이버단을 제어하여 PVT 변동에 대응하는 구동력으로 출력단을 구동하는 제3 단계를 포함하는 반도체 소자의 출력 드라이빙 방법이 제공된다.
기존의 PLL 또는 DLL 기반의 출력 드라이버 제어 기술의 문제점은 아날로그 블록을 포함하고, 폐-루프 회로로 구현된다는 점에 기인한다. 본 발명에서는 출력 드라이버 제어를 위해 CMOS 디지털 로직을 사용함으로써 칩 면적 및 전력 소모의 저감이 가능하도록 하였으며, 오픈-루프 구조의 지연라인과 논리 연산 방식의 채택을 통해 클럭-온-디맨드(clock-on-demand)를 구현하였다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보 다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4는 본 발명의 일 실시예에 따른 슬루-레이트가 제어된 출력 드라이버의 블럭 다이어그램이다.
도 4를 참조하면, 본 실시예에 따른 슬루-레이트가 제어된 출력 드라이버는, 기준클럭(clk_ref)을 입력으로 하는 지연라인을 구비하며, 공정, 전압, 온도 조건에 따른 지연라인의 상태 변화를 검출하기 위한 PVT 변동 검출부(100)와, PVT 변동 검출부(100)로부터 출력된 검출신호에 대응하는 구동 선택신호를 생성하기 위한 선택신호 생성부(200)와, 출력 데이터 및 구동 선택신호에 제어 받는 다수의 드라이버단 - 서로 다른 구동력을 가짐 - 을 구비하여 PVT 변동에 대응하는 구동력으로 출력단을 구동하기 위한 출력 구동부(300)를 구비한다.
여기서, PVT 변동 검출부(100)는 공정(Process), 전압(Vcc), 온도(Temperature) 조건을 나타내는 별도의 입력 신호를 받는 것이 아니고, 지연라인 자체가 공정, 전압, 온도 조건에 따라 다른 지연값을 가지는 것을 이용하기 때문에 '가상 입력'이라는 표현을 사용한 것이다.
도 5는 도 4의 PVT 변동 검출부(100)의 회로 구성을 예시한 도면이다.
도 5를 참조하면, PVT 변동 검출부(100)는, 기준클럭(clk_ref)을 입력으로 하여 일정한 위상차를 갖는 다중 위상 클럭신호를 출력하기 위한 지연라인(110)과, 지연라인(110)으로부터 출력된 다중 위상 클럭신호의 레벨을 양자화하기 위한 양자화기(digitizer)(120)와, 양자화기(120)의 출력이 바뀌는 포인트를 검출하기 위한 스위칭 검출기(130)를 구비한다.
여기서, 지연라인(110)은 기준클럭(clk_ref)을 입력으로 하는 오픈-루프로 연결된 n개의 딜레이 셀(DC1, DC2, …, DCn)을 구비하며, 각 딜레이 셀은 출력 드라이버의 PVT 변동 특성과 같은 특성을 가지도록 출력 드라이버와 같은 회로 구조인 스태틱 인버터를 2개 직렬 연결하여 구현하는 것이 바람직하다. 스태틱 인버터로 구현하면 전력 소모가 적고 하이-임피턴스 상태를 배제할 수 있다.
또한, 양자화기(120)는 지연라인(110)의 각 딜레이 셀(DC1, DC2, …, DCn)로부터 출력된 다중 위상 클럭신호를 입력으로 하는 n개의 인버터(INV1, INV2, …, INVn)와, 기준클럭(clk_ref)에 응답하여 인버터(INV1, INV2, …, INVn)의 출력신호를 래치하기 위한 N-비트 레지스터(125)를 구비한다.
그리고, 스위칭 검출기(130)는 N-비트 레지스터(125)의 각 비트 출력값과 해당 비트의 다음 비트 출력값을 배타적 논리합하여 양자화기(120)의 출력이 천이되는 포인트를 감지하는 회로로서, 도면과 같이 N-비트 레지스터(125)의 각 비트 출력값을 반전시키기 위한 n-1개의 인버터(도면에는 반전입력 기호로만 표시됨)와, 각 인버터로부터 출력된 각 비트 출력값의 반전값과 해당 비트의 다음 비트 출력값을 입력으로 하여 검출신호(O<1:n-1>)를 출력하기 위한 n-1개의 앤드 게이트(AND1, AND2, …, ANDn-1)로 이를 구현할 수 있다. N-비트 레지스터(125)의 마지막 비트 출력값의 경우, 다음 비트 출력값이 없기 때문에 n개가 아닌 n-1개의 인버터 및 앤드 게이트가 사용되는 것이다.
한편, 양자화기(120)의 N-비트 레지스터(125)는 인버터(INV1, INV2, …, INVn)의 출력신호를 데이터 입력으로 하고 기준클럭(clk_ref)의 지연신호를 클럭 입력으로 하는 n개의 D-플립플롭(F/F)으로 구현할 수 있으며, D-플립플롭(F/F)은 도 6에 도시된 상용화된 PowerPC 603 마스터-슬레이브 래치(Master-Slave Latch)로 쉽게 구현할 수 있다. 도 6을 참조하면, PowerPC 603 마스터-슬레이브 래치는 짧은 다이렉트 패스와 저전력 궤환이라는 특성을 갖는 플립플롭으로서, 클럭(Clk)이 논리레벨 로우일 때 마스터 래치의 스위치 역할을 트랜스미션 게이트가 열려 입력(D)이 노드 A까지 전달되고, 슬레이브 래치의 클럭드 인버터(clocked inverter)가 턴온되어 출력(Q)이 이전 상태를 유지하게 한다.
도 7은 도 5의 PVT 변동 감지부(100)의 동작 원리를 설명하기 위한 도면이다.
만일, 지연라인(110)의 딜레이 셀의 수(n)가 20개라고 가정하면, 지연라인(110)은 기준클럭(clk_ref)을 입력받아 일정한 위상차를 갖는 20개의 다중 위상 클럭을 출력하게 된다.
한편, 특정 위상에서 다중 위상 클럭을 캡쳐하면 각 다중 위상 클럭이 '1'에서 '0'으로 천이하는 포인트가 발생할 것이다. 모든 다중 위상 클럭은 접지전압(Vss)과 전원전압(Vdd) 사이의 임의의 전압 레벨을 나타낼 것이며, 접지전압이나 전원전압 레벨이 아닌 중간값을 가질 수 있다.
그런데, 양자화기(120)의 각 인버터를 거치면서 인버터의 재생적인(regenerative) 특성에 의해 '0' 또는 '1'의 디지털값을 나타내게 된다. 이 디지털값은 N-비트 레지스터에 각각 래치되는데, 이 래치 시점 즉, 다중 위상 클럭의 캡 쳐 시점은 실제로 N-비트 레지스터에 인가되는 클럭의 기준클럭(clk_ref)으로부터의 지연량에 의해 결정된다(도면에서는 여러 개의 인버터를 겹쳐 놓은 것으로 표시됨). 한편, 양자화기(120)의 인버터들은 N-비트 레지스터 내부의 D-플립플롭이 스위칭할 때 부하 캐패시턴스가 달라지는 것을 방지하는 역할을 하여 결과적으로 딜레이 셀의 지연량은 데이터가 '1' 또는 '0'으로 천이하더라도 데이터와 무관하게 일정한 지연값(τ)을 유지할 수 있도록 한다.
한편, 스위칭 검출기(130)는 양자화기(120)의 N-비트 레지스터의 출력값이 '0'에서 '1'로 천이하는 포인트, 즉 딜레이 셀을 기준으로 보면 '1'에서 '0'으로 천이되는 딜레이 셀을 찾는다. 이처럼 N-비트 레지스터의 출력값이 '0'에서 '1'로 천이하는 포인트만을 검출하기 때문에 배타적 논리합 회로를 간단히 인버터와 앤드 게이트로 구현할 수 있는 것이다.
결국, PVT 변동 감지부(100)는 PVT 조건에 따라 변경되는 지연라인(110)의 딜레이 셀의 지연량 변화를 파악하여 PVT 변동을 감지하는 회로로서, 현재의 PVT 조건 하에서 '1'을 출력하는 딜레이 셀의 수를 세는 회로라 할 수 있다.
도 8은 도 4의 선택신호 생성부(200)의 구현예를 나타낸 도면이다.
도 8을 참조하면, 선택신호 생성부(200)는 각각 검출신호의 일부 비트에 응답하여 제1 내지 제3 풀업/풀다운 구동 선택신호(S1/S1b, S2/S2b, S3/S3b)를 생성하기 위한 제1 내지 제3 구동 선택신호 생성부(210, 220, 230)를 구비한다.
이하에서는 앞에서도 언급한 바와 같이 딜레이 셀의 수(n)를 20인 경우를 가정하여 설명한다. 이 경우, PVT 변동 감지부(100)의 스위칭 검출기(130)로부터 19- 비트의 검출신호(O<1:19>가 출력된다.
우선, 제1 구동 선택신호 생성부(210)는 스위칭 검출기(130)의 검출신호(O<1:19>) 중 O<5:9>를 입력으로 하는 노아 게이트(NOR1)와, 노아 게이트(NOR1)의 출력신호(AA)와 그의 반전신호(BB)에 응답하여 접지전압(VSS)의 반전값을 제1 풀업 구동 선택신호(S1) 출력단으로 선택적으로 출력하기 위한 제1 트랜스미션 게이트(TG1)와, 노아 게이트(NOR1)의 출력신호(AA)와 그의 반전신호(BB)에 응답하여 접지전압(VSS)을 제1 풀다운 구동 선택신호(S1b) 출력단으로 선택적으로 출력하기 위한 제2 트랜스미션 게이트(TG2)와, 노아 게이트(NOR1)의 출력신호(AA)와 그의 반전신호(BB)에 응답하여 전원전압(VDD)의 반전값을 제1 풀업 구동 선택신호(S1) 출력단으로 선택적으로 출력하기 위한 제3 트랜스미션 게이트(TG3)와, 노아 게이트(NOR1)의 출력신호(AA)와 그의 반전신호(BB)에 응답하여 전원전압(VDD)을 제1 풀다운 구동 선택신호(S1b) 출력단으로 선택적으로 출력하기 위한 제4 트랜스미션 게이트(TG4)를 구비한다. 여기서, 제1 및 제2 트랜스미션 게이트(TG1, TG2)와 제3 및 제4 트랜스미션 게이트(TG3, TG4)는 교번적으로 제어되어 제1 풀업 구동 선택신호 S1 및 S1b 출력단이 플로팅되는 것을 방지한다.
또한, 제2 구동 선택신호 생성부(220)는 스위칭 검출기(130)의 검출신호(O<1:19>) 중 O<10:14>를 입력으로 하는 노아 게이트(NOR2)와, 노아 게이트(NOR2)의 출력신호(CC)와 그의 반전신호(DD)에 응답하여 접지전압(VSS)의 반전값을 제2 풀업 구동 선택신호(S2) 출력단으로 선택적으로 출력하기 위한 제5 트랜스미션 게이트(TG5)와, 노아 게이트(NOR2)의 출력신호(CC)와 그의 반전신호(DD)에 응답하여 접지전압(VSS)을 제2 풀다운 구동 선택신호(S2b) 출력단으로 선택적으로 출력하기 위한 제6 트랜스미션 게이트(TG6)와, 노아 게이트(NOR2)의 출력신호(CC)와 그의 반전신호(DD)에 응답하여 전원전압(VDD)의 반전값을 제2 풀업 구동 선택신호(S2) 출력단으로 선택적으로 출력하기 위한 제7 트랜스미션 게이트(TG7)와, 노아 게이트(NOR2)의 출력신호(CC)와 그의 반전신호(DD)에 응답하여 전원전압(VDD)을 제2 풀다운 구동 선택신호(S2b) 출력단으로 선택적으로 출력하기 위한 제8 트랜스미션 게이트(TG8)를 구비한다. 여기서, 제5 및 제6 트랜스미션 게이트(TG5, TG6)와 제7 및 제8 트랜스미션 게이트(TG7, TG8)는 교번적으로 제어되어 제2 풀업/풀다운 구동 선택신호 출력단이 플로팅되는 것을 방지한다.
또한, 제3 구동 선택신호 생성부(230)는 스위칭 검출기(130)의 검출신호(O<1:19>) 중 O<15:19>를 입력으로 하는 노아 게이트(NOR3)와, 노아 게이트(NOR3)의 출력신호(EE)와 그의 반전신호(FF)에 응답하여 접지전압(VSS)의 반전값을 제3 풀업 구동 선택신호(S3) 출력단으로 선택적으로 출력하기 위한 제9 트랜스미션 게이트(TG9)와, 노아 게이트(NOR3)의 출력신호(EE)와 그의 반전신호(FF)에 응답하여 접지전압(VSS)을 제3 풀다운 구동 선택신호(S3b) 출력단으로 선택적으로 출력하기 위한 제10 트랜스미션 게이트(TG10)와, 노아 게이트(NOR3)의 출력신호(EE)와 그의 반전신호(FF)에 응답하여 전원전압(VDD)의 반전값을 제3 풀업 구동 선택신호(S3) 출력단으로 선택적으로 출력하기 위한 제11 트랜스미션 게이트(TG11)와, 노아 게이트(NOR3)의 출력신호(EE)와 그의 반전신호(FF)에 응답하여 전원전압(VDD)을 제3 풀다운 구동 선택신호(S3b) 출력단으로 선택적으로 출력하기 위한 제12 트랜스미션 게이트(TG12)를 구비한다. 여기서, 제9 및 제10 트랜스미션 게이트(TG9, TG10)와 제11 및 제12 트랜스미션 게이트(TG11, TG12)는 교번적으로 제어되어 제3 풀업/풀다운 구동 선택신호 출력단이 플로팅되는 것을 방지한다.
한편, 도 8에 도시된 선택신호 생성부(200)는 쉽게 생각할 수 있는 하나의 구현예에 불과하며, 스위칭 검출기(130)의 검출신호(O<1:19>를 조합하여 구동 선택신호를 생성하는 방식은 열거할 수 없을 정도로 다양하다.
그리고, 도 8에 도시된 선택신호 생성부(200)에서는 스위칭 검출기(130)의 검출신호(O<1:19>) 중 O<1:4>를 사용하고 있지 않은데, 이처럼 초기의 딜레이 셀에서 천이가 발생하는 경우에는 PVT 변동에 따른 보상이 필요 없는 상태로서, 이후에서 설명할 출력 구동부(300)에서 디폴트 구동을 수행하면 되므로, 별도의 구동 선택신호를 발생시킬 필요가 없기 때문이다.
도 9는 도 4의 출력 구동부(300)의 구현예를 나타낸 도면이다.
도 9를 참조하면, 출력 구동부(300)는, 출력 데이터(IN)를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(P0)와 풀다운 NMOS 트랜지스터(N0)로 구성된 디폴트 드라이버단과, 각각 보조 풀업 PMOS 트랜지스터(P1, P2, P3)와 보조 풀다운 NMOS 트랜지스터(N1, N2, N3)로 구성된 제1 내지 제3 보조 드라이버단과, 출력 데이터(IN)와 풀업 구동 선택신호(S1, S2, S3)에 응답하여 보조 풀업 PMOS 트랜지스터(P1, P2, P3)를 선택적으로 턴온시키기 위한 보조 풀업 제어신호를 생성하기 위한 보조 풀업 제어부와, 출력 데이터(IN)와 풀다운 구동 선택신호(S1b, S2b, S3b)에 응답하여 보조 풀다운 NMOS 트랜지스터(N1, N2, N3)를 선택적으로 턴온시키기 위한 보조 풀다운 제어신호를 생성하기 위한 보조 풀다운 제어부와, 보조 풀업 제어신호 및 보조 풀다운 제어신호를 일정 시간만큼 지연시켜 각 보조 드라이버단에 인가하기 위한 다수의 딜레이(delay)를 구비한다.
여기서, 보조 풀업 제어부는 출력 데이터(IN)의 반전값과 제1 풀업 구동 선택신호(S1)를 입력으로 하는 낸드 게이트(NAND11)와, 출력 데이터(IN)의 반전값과 제2 풀업 구동 선택신호(S2)를 입력으로 하는 낸드 게이트(NAND12)와, 출력 데이터(IN)의 반전값과 제3 풀업 구동 선택신호(S3)를 입력으로 하는 낸드 게이트(NAND13)를 구비한다.
또한, 보조 풀다운 제어부는 출력 데이터(IN)의 반전값과 제1 풀다운 구동 선택신호(S1b)를 입력으로 하는 노아 게이트(NOR11)와, 출력 데이터(IN)의 반전값과 제2 풀다운 구동 선택신호(S2b)를 입력으로 하는 노아 게이트(NOR12)와, 출력 데이터(IN)의 반전값과 제3 풀다운 구동 선택신호(S3b)를 입력으로 하는 노아 게이트(NOR13)를 구비한다.
한편, 제1 내지 제3 보조 드라이버단은 각각 다른 구동력을 가지는데, 보조 풀업 PMOS 트랜지스터는 P1〉P2〉P3의 순으로 트랜지스터의 사이즈가 크고, 보조 풀다운 NMOS 트랜지스터 역시 N1〉N2〉N3의 순으로 트랜지스터의 사이즈가 크다.
도 10은 도 4 내지 도 9에서 살펴본 출력 드라이버의 전반적인 동작을 설명하기 위한 도면이다.
도 5에서 PVT 변동 검출부(100)의 동작에 대해 상세하게 설명한 바 있다. 도 10에서는 19번째 딜레이 셀에서 클럭의 천이가 발생한 경우를 예시하고 있다. 이 경우, 검출신호 O<1:19> 중 18번째 앤드 게이트로부터 출력되는 검출신호 O<18>만이 '1'이고 나머지는 모두 '0'이 된다.
한편, 도 8에서 살펴본 바와 같이, 검출신호 O<18>는 선택신호 생성부(200)에서 제3 구동 선택신호 활성화부(230) 및 제3 구동 선택신호 비활성화부(260)에만 인가되며, 제3 구동 선택신호 활성화부(230)로부터 논리레벨 하이의 제3 풀업 구동 선택신호(S3)와 논리레벨 로우의 제3 풀다운 구동 선택신호(S3b)가 출력된다.
이 경우, 제1 및 제2 풀업 구동 선택신호(S1, S2)는 논리레벨 로우, 제1 및 제2 풀다운 구동 선택신호(S1b, S2b)는 논리레벨 하이로 비활성화되는 상태가 된다. 따라서, 출력 구동부(300)에서는 디폴트 드라이버단(P0, N0)과 더불어 하나의 보조 드라이버단(P1, N1)이 추가적으로 출력단을 구동하게 된다. 즉, 출력 데이터(IN)가 논리레벨 로우이면, 보조 풀업 PMOS 트랜지스터(P1)가 턴온되어 디폴트 풀업 PMOS 트랜지스터(P0)와 함께 출력단을 구동하게 된다. 이 경우, 디폴트 풀업 PMOS 트랜지스터(P0)가 먼저 출력단에 대한 풀업 구동을 시작하고 딜레이(delay)에 의한 지연시간 후에 보조 풀업 PMOS 트랜지스터(P1)가 출력단을 함께 풀업 구동하게 된다. 2개의 인버터가 동시에 턴온되면 파워 노이즈가 증가할 수밖에 없는데, 딜레이(delay)가 이러한 파워 노이즈가 증가하는 것을 방지한다.
본 도면에서는 제3 풀업 구동 선택신호(S3) 및 제3 풀다운 구동 선택신호(S3b)가 활성화되어 디폴트 드라이버단과 함께 P1, N1으로 이루어진 보조 드라이버단이 출력단을 구동하는 경우를 예시하였으나, 검출된 PVT 변동 결과에 따라 다른 보조 드라이버단이 선택되거나, 디폴트 드라이버단 단독으로 출력단을 구동할 수도 있다. 디폴트 드라이버단 단독으로 출력단을 구동하는 경우는 스위칭 검출기(130)의 검출신호 O<1:4> 중 어느 한 비트가 활성화된 경우이다.
한편, 이상의 동작은 기준클럭(clk_ref)의 하강 에지에서부터 시작하여 다음 상승 에지까지 완료된다. 즉, 오픈-루프 구조를 채택하였기 때문에 한 클록 주기 동안에 PVT 변동을 검출하고 구동 선택신호를 생성할 수 있어 이른바 클럭-온-디맨드(clock-on-demand)를 구현할 수 있다.
기존의 PLL 또는 DLL 기반의 제어회로를 구비한 출력 드라이버의 경우, 아날로그 방식으로 전류를 충/방전하여 록킹 시간이 비교적 길기 때문에 클럭-온-디맨드 기능의 구현이 불가능하였다. 또한, 아날로그 블록이 포함되어 큰 면적을 차지하고 많은 전력을 소모한다.
반면, 제안된 출력 드라이버는 PVT 변동 검출부(100) 및 구동 선택신호 생성부(200)의 모든 회로가 CMOS 디지털 로직으로 구성되므로, 작은 면적으로 구현가능하고, 전력 소모를 줄였으며, 설계상의 어려움도 저감하였다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 사용된 로직 및 MOS 트랜지스터는 입력되는 신호의 활성화 레벨이나 출력하고자 하는 신호의 활성화 레벨에 따라 그 종류 또는 위가가 변경될 수 있다.
또한, 전술한 실시예에서는 딜레이 라인을 20개의 딜레이 셀로 구현하고, 보조 드라이버단을 3개로 구현하는 경우를 일례로 들어 설명하였으나, 그 수는 얼마든지 변경이 가능하다.
전술한 본 발명의 출력 드라이버는 제어시간이 한 클럭주기면 충분하기 때문에 사용하지 않는 때에는 파워다운을 통해 전력관리가 가능하다. 또한, 기존의 출력 드라이버에 비해 적은 칩 면적으로 구현 가능하고, 전력 소모가 적다.

Claims (15)

  1. 기준클럭을 입력으로 하는 지연라인을 구비하며, 공정, 전압, 온도 조건에 따른 지연라인의 상태 변화를 검출하기 위한 PVT 변동 검출수단;
    상기 PVT 변동 검출수단으로부터 출력된 검출신호에 대응하는 구동 선택신호를 생성하기 위한 선택신호 생성수단; 및
    출력 데이터 및 상기 구동 선택신호에 제어 받으며 서로 다른 구동력을 갖는 다수의 드라이버단을 구비하여 PVT 변동에 대응하는 구동력으로 출력단을 구동하기 위한 출력 구동수단
    을 구비하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  2. 제1항에 있어서,
    PVT 변동 검출수단은,
    상기 기준클럭을 입력으로 하여 일정한 위상차를 갖는 다중 위상 클럭신호를 출력하기 위한 상기 지연라인;
    상기 지연라인으로부터 출력된 상기 다중 위상 클럭신호의 레벨을 양자화하기 위한 양자화기; 및
    상기 양자화기의 출력이 바뀌는 포인트를 검출하기 위한 스위칭 검출기를 구비하는 것을 특징으로 하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  3. 제2항에 있어서,
    상기 지연라인은 상기 기준클럭을 입력으로 하는 직렬 연결된 다수의 딜레이 셀을 구비하는 것을 특징으로 하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  4. 제3항에 있어서,
    상기 다수의 딜레이 셀은 각각 직렬 연결된 2개의 스태틱 인버터 회로를 구비하는 것을 특징으로 하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  5. 제2항에 있어서,
    상기 양자화기는,
    상기 지연라인의 각 딜레이 셀로부터 출력된 상기 다중 위상 클럭신호를 입력으로 하는 다수의 제1 인버터와,
    상기 기준클럭에 응답하여 상기 다수의 제1 인버터의 출력신호를 래치하기 위한 다중-비트 레지스터를 구비하는 것을 특징으로 하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  6. 제5항에 있어서,
    상기 다중-비트 레지스터는 상기 다수의 인버터의 출력신호를 데이터 입력으로 하고 상기 기준클럭의 지연신호를 클럭 입력으로 하는 다수의 D-플립플롭을 구비하는 것을 특징으로 하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  7. 제5항에 있어서,
    상기 스위칭 검출기는,
    상기 다중-비트 레지스터의 각 비트 출력값과 해당 비트의 다음 비트 출력값을 배타적 논리합하기 위한 수단을 구비하는 것을 특징으로 하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  8. 제7항에 있어서,
    상기 스위칭 검출기는,
    상기 다중-비트 레지스터의 각 비트 출력값을 반전시키기 위한 다수의 제2 인버터와,
    각 제2 인버터로부터 출력된 상기 각 비트 출력값의 반전값과 해당 비트의 다음 비트 출력값을 입력으로 하여 상기 검출신호를 출력하기 위한 다수의 앤드 게이트를 구비하는 것을 특징으로 하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  9. 제1항에 있어서,
    상기 선택신호 생성수단은,
    각각 상기 검출신호의 일부 비트에 응답하여 제1 내지 제3 풀업/풀다운 구동 선택신호를 생성하기 위한 제1 내지 제3 구동 선택신호 생성부를 구비하는 것을 특징으로 하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  10. 제9항에 있어서,
    상기 제1 구동 선택신호 생성부는,
    상기 검출신호의 일부 비트를 입력으로 하는 노아 게이트;
    상기 노아 게이트의 출력신호 및 그 반전신호에 응답하여 접지전압의 반전값을 상기 제1 풀업 구동 선택신호 출력단으로 선택적으로 출력하기 위한 제1 트랜스미션 게이트;
    상기 노아 게이트의 출력신호 및 그 반전신호에 응답하여 상기 접지전압을 상기 제1 풀다운 구동 선택신호 출력단으로 선택적으로 출력하기 위한 제2 트랜스 미션 게이트;
    상기 노아 게이트의 출력신호 및 그 반전신호에 응답하여 전원전압의 반전값을 상기 제1 풀업 구동 선택신호 출력단으로 선택적으로 출력하기 위한 제3 트랜스미션 게이트; 및
    상기 노아 게이트의 출력신호 및 그 반전신호에 응답하여 상기 전원전압을 상기 제1 풀다운 구동 선택신호 출력단으로 선택적으로 출력하기 위한 제4 트랜스미션 게이트를 구비하는 것을 특징으로 하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  11. 제9항에 있어서,
    상기 출력 구동수단은,
    상기 출력 데이터를 게이트 입력으로 하는 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터로 구성된 디폴트 드라이버단;
    각각 보조 풀업 PMOS 트랜지스터와 보조 풀다운 NMOS 트랜지스터로 구성된 다수의 보조 드라이버단 - 각 보조 풀업 PMOS 트랜지스터 및 각 보조 풀다운 NMOS 트랜지스터는 서로 다른 사이즈를 가짐 -;
    상기 출력 데이터와 상기 제1 내지 제3 풀업 구동 선택신호에 응답하여 상기 보조 드라이버단의 보조 풀업 PMOS 트랜지스터를 선택적으로 턴온시키기 위한 보조 풀업 제어신호를 생성하기 위한 보조 풀업 제어부;
    상기 출력 데이터와 상기 제1 내지 제3 풀다운 구동 선택신호에 응답하여 상기 보조 드라이버단의 보조 풀다운 NMOS 트랜지스터를 선택적으로 턴온시키기 위한 보조 풀다운 제어신호를 생성하기 위한 보조 풀다운 제어부; 및
    상기 보조 풀업 제어신호 및 상기 보조 풀다운 제어신호를 일정 시간만큼 지연시켜 각 보조 드라이버단에 인가하기 위한 다수의 딜레이를 구비하는 것을 특징으로 하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  12. 제11항에 있어서,
    상기 보조 풀업 제어부는,
    상기 출력 데이터의 반전값과 상기 제1 풀업 구동 선택신호를 입력으로 하는 제1 낸드 게이트;
    상기 출력 데이터의 반전값과 상기 제2 풀업 구동 선택신호를 입력으로 하는 제2 낸드 게이트; 및
    상기 출력 데이터의 반전값과 상기 제3 풀업 구동 선택신호를 입력으로 하는 제3 낸드 게이트를 구비하는 것을 특징으로 하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  13. 제12항에 있어서,
    상기 보조 풀다운 제어부는,
    상기 출력 데이터의 반전값과 상기 제1 풀다운 구동 선택신호를 입력으로 하는 제1 노아 게이트;
    상기 출력 데이터의 반전값과 상기 제2 풀다운 구동 선택신호를 입력으로 하는 제2 노아 게이트;
    상기 출력 데이터의 반전값과 상기 제3 풀다운 구동 선택신호를 입력으로 하는 제3 노아 게이트를 구비하는 것을 특징으로 하는 슬루-레이트가 제어된 반도체 소자의 출력 드라이버.
  14. 기준클럭을 입력으로 하는 지연라인의 공정, 전압, 온도 조건에 따른 상태 변화를 검출하는 제1 단계;
    상기 제1 단계의 검출 결과에 대응하는 구동 선택신호를 생성하는 제2 단계; 및
    출력 데이터 및 상기 구동 선택신호로 서로 다른 구동력을 갖는 다수의 드라이버단을 제어하여 PVT 변동에 대응하는 구동력으로 출력단을 구동하는 제3 단계
    를 포함하는 반도체 소자의 출력 드라이빙 방법.
  15. 제14항에 있어서,
    상기 제1 단계는,
    상기 지연라인에서 상기 기준클럭을 지연시켜 일정한 위상차를 갖는 다중 위상 클럭신호를 출력하는 제4 단계;
    상기 다중 위상 클럭신호의 레벨을 양자화하는 제5 단계; 및
    양자화된 신호가 바뀌는 포인트를 검출하는 제6 단계를 포함하는 것을 특징으로 하는 반도체 소자의 출력 드라이빙 방법.
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