KR20060136147A - 저전력 플립플롭 장치 - Google Patents

저전력 플립플롭 장치 Download PDF

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KR20060136147A
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본 발명은 플립플롭은 전원전압보다 낮은 전압을 구동전압으로 사용하는 클락신호 발생기에서 출력되는 클락신호를 이용함과 동시에, 플립플롭의 특정 노드가 불필요하게 스위칭되는 것을 해결한다.

Description

저전력 플립플롭 장치{Low power flip-flop}
도 1은 종래에 사용되고 있는 감지 증폭기형의 플립플롭의 일예이다.
도 2는 클락용 전압(VCK)을 사용하는 메모리 칩의 일예이다.
도 3은 본 발명에 따른 내부클락신호 발생기의 일예이다.
도 4는 외부클락신호(CLK)를 수신하여 본 발명의 내부클락을 출력하는 내부클락신호 발생기를 도시한다.
도 5는 본 발명의 플립플롭 장치의 일예이다.
본 발명은 플립플롭에 관한 것으로, 특히 소모 전력을 줄인 플립플롭 장치에 관한 것이다.
최근 노트북 컴퓨터 등 모바일 장치가 주요 제품으로 대두되면서, 저전력 반도체 메모리 칩의 중요성이 커지고 있다. 저전력 문제는 각 회로의 종류와 역할에 따라 다르지만 여기서는 메모리 칩에 많이 사용되고 있는 플립플롭에 대하여 대하여 논하기로 한다.
도 1은 종래에 사용되고 있는 감지 증폭기형의 플립플롭의 일예이다.
도 1의 플립플롭의 동작은 대체로 다음과 같다.
먼저 클락신호(CLK)가 로우일때, 노드(SB, RB)는 하이로 된다. 노드(SB, RB)가 하이이므로 출력 노드(OUT)는 인버터형 래치에 으하여 원래의 값을 유지하게 된다. 입력신호(in)가 하이로 인가되고 있다고 가정하면, 클락신호(CLK)가 하이로 천이할 때 트랜지스터(M8~M10)는 턴오프, 트랜지스터(M3, M5, M7)는 턴온되어 노드(SB)는 풀다운되고, 노드(RB)는 트랜지스터(M2)가 턴온, 트랜지스터(M6)가 턴오프이므로 하이를 계속 유지하게 되어 출력 신호는 하이가 된다. 일단 노드(SB)가 풀다운되면, 트랜지스터(M4)가 턴오프이므로 입력신호(in)가 변하여도 출력은 영향을 받지 않게 된다. 이 상태에서 클락신호(CLK)가 로우로 천이하면 노드(SB, RB)는 다시 하이로 되며, 위의 동작을 반복하게 된다.
반대로 입력신호(in)가 로우이면, 위와 동일한 원리에 의하여 노드(SB)는 하이, 노드(RB)는 로우 상태가 되어 출력이 로우가 됨을 알 수 있다.
그런데, 도 1의 회로 동작을 살펴 보면, 노드(SB, RB)중 한 노드는 입력과 출력의 상태에 상관없이 매 클락마다(클락신호(CLK)의 라이징 에지마다) 프리차지 및 디스차지를 반복함을 알 수 있다. 이는 결과적으로 불필요한 전력 소모를 초래한다는 문제점이 있다. 즉, 입력신호(in)가 일정 시간동안 동일 레벨로 들어오고 있는 동안 클락신호(CLK)가 토글링한다고 할 때, 특정 내부 노드의 불필요한 천이하여 소모 전력이 증가하는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여, 내부 노드의 불필요한 천이를 최소화한 플립플롭을 제공한다.
또한, 본 발명은 전력 소모 최소화를 위하여, 스윙폭인 작은 클락신호를 이용하는 플립플롭 장치를 제공한다.
본 발명의 저전력 플립플롭 장치는 전원전압과 제 1 노드(X)사이에 제 1 PMOS 트랜지스터(51)와, 상가 제 1 노드(X)와 접지사이에 직렬 연결된 제 1 및 제 2 NMOS 트랜지스터(52, 53)와, 상기 전원전압과 상기 제 1 노드(X)사이에 직렬 연결된 제 2 및 제 3 PMOS 트랜지스터(54, 55)와, 상기 제 1 노드(X)와 접지사이에 직렬 연결된 제 3 및 제 4 NMOS 트랜지스터(56, 57)와, 상기 전원전압과 제 2 노드(Y)사이에 연결된 제 4 PMOS 트랜지스터(58)와, 상기 제 2 노드(Y)와 접지사이에 직렬 연결된 제 5 및 제 6 NMOS 트랜지스터(59, 60)와, 상기 제 2 노드(Y)의 출력을 수신하여 반전시킨 후 이를 래치하는 래치(61)를 구비하며, 상기 제 1 PMOS 트랜지스터(51)의 게이트와 상기 제 2 및 제 4 NMOS 트랜지스터(53, 57)의 게이트는 공통 연결되어 입력신호를 수신하며, 상기 제 1 및 제 5 NMOS 트랜지스터(52, 59)와 상기 제 3 PMOS 트랜지스터(55)의 게이트는 공통 연결되어 클락신호를 수신하며, 상기 제 4 PMOS 트랜지스터(58)의 게이트와 제 6 NMOS 트랜지스터(60)의 게이트는 공통 연결되어 상기 제 1 노드(X)와 연결되며, 상기 클락신호에 응답하여 상기 입력신호를 상기 래치로 전달한다.
본 발명에서, 상기 클락신호를 생성하는 클락신호 발생기를 더 구비하며, 상기 클락신호의 하이 레벨은 상기 전원전압보다 낮다.
본 발명에서, 클락 발생기는 외부클락을 수신하는 지연부와, 상기 외부클락과 상기 지연부의 출력신호를 수신하는 익스크루시브 오아 게이트를 구비한다.
본 발명에서, 클락신호의 주파수는 외부클락의 주파수의 2 배이다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
일반적으로, 메모리 칩의 저전력 소모를 구현하기 위하여 외부전원전압(VDD)보다 전압이 낮은 클락용 전압(VCK)을 클락신호를 이용하는 회로에 인가함으로써 전력 소모를 줄일 수 있다. 여기서, 클락용 전압(VCK)은 외부에서 인가되거나 내부에서 생성될 수 있다.
도 2는 클락용 전압(VCK)을 사용하는 메모리 칩의 일예이다.
도 2에서 알 수 있듯이, 클락용 전압(VCK)을 전원전압(VDD)과 무관하게 별도로 사용함으로써, 클락과 관련되어 동작하는 회로의 전력 소모를 상당히 줄일 수 있다. 참고로, 이에 대하여는 도 3 및 도 4의 설명으로 충분히 이해될 것이다.
도 3은 본 발명에 따른 내부클락신호 발생기의 일예이다.
도시된 바와같이, 내부클락신호 발생기는 외부클락신호(CLK)를 일정시간 지연시키는 지연부와, 지연부의 출력신호와 외부클락신호를 수신하는 익스크루시브 오아 게이트를 구비한다. 여기서, 지연부와 익스크루시브 오아 게이트는 전원전압(VDD)보다 낮은 클락용 전압(VCK)에 의하여 구동되므로 익스크루시브 오아 게이트의 출력단(P)으로 출력되는 클락신호의 전압 레벨은 전원전압(VDD)보다 낮다.
도시된 바와같이, 익스크루시브 오아 게이트의 출력단(P)은 복수개의 플립 플롭에 인가되어 클락으로 사용된다.
도 3의 내부클락신호 발생기의 일예를 도 4에 도시하였다.
도 4는 외부클락신호(CLK)를 수신하여 본 발명의 내부클락을 출력하는 내부클락신호 발생기를 도시한다.
도 4에서, CLKD는 외부클락신호(CLK)를 지연한 신호이다.
도시된 바와같이, 내부클락신호 발생기는 외부클락신호(CLK)를 수신하는 인버터(40)와, 인버터(40)의 출력신호를 수신하는 인버터(41)와, 노드(a)와 노드(c)사이에 연결된 PMOS 트랜지스터(42)와, 노드(c)와 노드(b)사이에 연결된 NMOS 트랜지스터(43)와, 노드(c)와 노드(d)사이에 병렬 연결된 PMOS 트랜지스터(44) 및 NMOS 트랜지스터(45)와, 노드(c)의 신호를 수신하는 인버터(46)를 구비한다.
도 4에서, 인버터(40, 41, 46)는 전원전압(VDD)보다 낮은 클락용 전압(VCLK)을 구동전압으로 사용하며, PMOS 트랜지스터(44)의 게이트는 노드(a)와 연결되며, NMOS 트랜지스터(45)의 게이트는 노드(b)와 연결된다. 그리고, 인버터(46)의 추력신호(P)는 도 3에서 언급한 클락신호로서, 그 파형은 도 4에 도시되어 있다.
도 4에서 알 수 있듯이, 내부클락발생기로부터 출력되는 펄스 신호는 클락신호(CLK, CLKD)의 익스크루시브 오아 연산 결과이다. 따라서, 펄스 신호(P)는 클락신호(CLK)의 라이징 에지와 폴링 에지시에 각각 발생된다. 따라서, 펄스 신호(P)의 주기는 클락신호(CLK)의 1/2이고, 주파수는 2배이다. 펄스 신호(P)의 펄스 폭은 지연부에 의하여 결정된다. 펄스 신호(P)는 본 발명에서 제안하는 도 5의 플립플롭 장치에 인가된다.
도 5는 본 발명의 플립플롭 장치의 일예로서, 도 3에서 간단히 언급한 플립플롭(F/F)의 구체적인 실시예이다.
도 5의 플립플롭의 구성은 다음과 같다.
전압과 노드(X)사이에 연결된 PMOS 트랜지스터(51), 노드(X)와 접지 사이에 직렬 연결된 2개의 NMOS 트랜지스터(52, 53)와, 전압과 노드(X)사이에 직렬 연결된 2개의 PMOS 트랜지스터(54, 55)와, 노드(X)와 접지사이에 직렬 연결된 2개의 NMOS 트랜지스터(56, 57)와, 전원과 노드(Y)사이에 연결된 PMOS 트랜지스터(58), 노드(Y)와 접지 사이에 직렬 연결된 2개의 NMOS 트랜지스터(59, 60)와, 노드(Y)의 출력(Q)을 수신하여 반전시킨 후 이를 래치하는 래치(61)를 구비한다. 래치의 출력신호(QB)는 출력(Q)의 반전 신호이다.
도 5에서, PMOS 트랜지스터(51)의 게이트와 NMOS 트랜지스터(53, 57)의 게이트는 공통 연결되어 있으며, 입력신호(A)를 수신한다. NMOS 트랜지스터(52, 59)와 PMOS 트랜지스터(55)의 게이트는 공통 연결되며, 클락신호(P)를 수신한다. PMOS 트랜지스터(58)의 게이트와 NMOS 트랜지스터(60)의 게이트는 공통 연결되어 있으며, 노드(X)와 연결된다. 노드(Y)는 PMOS 트랜지스터(54)의 게이트와 NMOS 트랜지스터(56)과 연결된다. 참고로, 도 5에서 클락신호(P)는 도 3과 도 4에서 생성한 클락신호이다.
동작에 있어서, 입력신호(A)가 하이로 유지되면, 내부 노드(X)는 로우로 천이하고, 이에 따라 출력(Q)는 하이로 천이한다. 일단, 노드(X)가 로우 상태가 되면, 출력(Q)에 의한 피드백에 의해 노드(X)를 접지와 연결하는 경로가 생기기 때문 에 입력(A)이 로우로 되지 않는 이상 노드(X)는 계속 로우 상태를 유지한다.
만약, 입력(A)이 수회의 클락 사이클 동안 하이 레벨을 유지하고 있더라도 노드(X)에서는 아무런 변화가 없다. 즉, 내부 노드의 전압 토글링없이 하이 레벨을 그대로 유지한다. 이러한 이유로 인하여 본 발명에서 제안하는 플립플롭은 종래의 감지 증폭기형 플립플롭보다 전력 소모가 줄어든다.
마찬가지로, 입력(A)이 수회의 클락 사이클 동안 로우를 유지한다면, 내부 노드(X)는 하이로 남아 있고, 출력(Q)은 로우로 된다.
지금까지 설명한 본 발명이 제안하는 플립플롭 장치는 종래에 비하여 다음과같은 이점을 갖는다.
먼저, 플립플롭의 제어 신호인 내부클락(P)는 외부클락신호(CLK)의 양쪽 에지에서 모두 발생하므로 기존 플립플롭과 동일한 데이타 처리 속도를 가지게 하면서 외부 클락 주파수를 절반으로 줄일 수 있다. 즉, 기존에는 주파수가 fo인 외부클락신호를 사용하여 플립플롭을 동작시켰지만, 본 발명에서는 내부클락(P)의 주파수가 fo 라면 외부클락신호의 동작 주파수를 fo/2 로 할 수 있다. 주지된 바와같이, 전력 소모는 주파수에 비례하므로. 외부클락신호의 주파수를 줄일 수 있다는 것은 전력 소모를 줄일 수 있다는 것을 의미한다.
또한, 본 발명의 플립플롭은 종래의 플립플롭과 달리 내부 노드의 불필요한 천이를 제거하였으므로, 동일한 데이타가 수회의 클락동안 인가되는 경우, 전력 소모면에서 이득이 있음을 알 수 있다.
마지막으로, 본 발명의 플립플롭은 전원전압(VDD)보다 낮은 클락용 전압 (VCK)를 사용함으로써 전력 소모를 줄이고 있음을 알 수 있다.
본 발명의 플립플롭을 사용하는 경우, 메모리 장치의 전력 소모를 상당히 감소시킬 수 있으며, 특히 플립플롭의 소모 전력을 크게 줄일 수 있다.

Claims (4)

  1. 저전력 플립플롭 장치에 있어서,
    전원전압과 제 1 노드(X)사이에 제 1 PMOS 트랜지스터(51)와,
    상가 제 1 노드(X)와 접지사이에 직렬 연결된 제 1 및 제 2 NMOS 트랜지스터(52, 53)와,
    상기 전원전압과 상기 제 1 노드(X)사이에 직렬 연결된 제 2 및 제 3 PMOS 트랜지스터(54, 55)와,
    상기 제 1 노드(X)와 접지사이에 직렬 연결된 제 3 및 제 4 NMOS 트랜지스터(56, 57)와,
    상기 전원전압과 제 2 노드(Y)사이에 연결된 제 4 PMOS 트랜지스터(58)와,
    상기 제 2 노드(Y)와 접지사이에 직렬 연결된 제 5 및 제 6 NMOS 트랜지스터(59, 60)와,
    상기 제 2 노드(Y)의 출력을 수신하여 반전시킨 후 이를 래치하는 래치(61)를 구비하며,
    상기 제 1 PMOS 트랜지스터(51)의 게이트와 상기 제 2 및 제 4 NMOS 트랜지스터(53, 57)의 게이트는 공통 연결되어 입력신호를 수신하며,
    상기 제 1 및 제 5 NMOS 트랜지스터(52, 59)와 상기 제 3 PMOS 트랜지스터(55)의 게이트는 공통 연결되어 클락신호를 수신하며
    상기 제 4 PMOS 트랜지스터(58)의 게이트와 제 6 NMOS 트랜지스터(60)의 게 이트는 공통 연결되어 상기 제 1 노드(X)와 연결되며,
    상기 클락신호에 응답하여 상기 입력신호를 상기 래치로 전달하는 것을 특징으로 하는 저전력 플립플롭 장치.
  2. 제 1 항에 있어서,
    상기 클락신호를 생성하는 클락신호 발생기를 더 구비하며,
    상기 클락신호의 하이 레벨은 상기 전원전압보다 낮은 것을 특징으로 하는 저전력 플립플롭 장치.
  3. 제 2 항에 있어서,
    상기 클락 발생기는
    외부클락을 수신하는 지연부와,
    상기 외부클락과 상기 지연부의 출력신호를 수신하는 익스크루시브 오아 게이트를 구비하며,
    상기 익스크루시브 오아 게이트의 출력은 상기 클락신호인 것을 특징으로 하는 저전력 플립플롭 장치.
  4. 제 3 항에 있어서,
    상기 클락신호의 주파수는 상기 외부클락의 주파수의 2 배인것을 특징으로 하는 저전력 플립플롭 장치.
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