KR100673699B1 - 센스 증폭기 출력 제어 회로 - Google Patents

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Abstract

본 발명은 센스 증폭기 출력 제어 회로에 관한 것으로, 반전된 센스 증폭기 출력 신호 및 제어 신호를 입력하여 논리 조합하기 위한 제 1 논리 수단과, 상기 제 1 논리 수단의 출력 신호 및 상기 제어 신호를 각각 입력으로 하고, 데이터 출력 신호 및 그 반전 신호를 생성하며, 이들을 각각 입력으로 하여 구동하는 플립 플롭 회로와, 상기 플립 플롭 회로의 출력 신호 및 센스 증폭기 인에이블 바 신호를 입력하여 논리 조합하기 위한 제 2 논리 수단과, 상기 제 2 논리 수단의 출력 신호를 반전시켜 상기 센스 증폭기의 구동을 제어하기 위한 인버팅 수단을 포함하여 이루어져, 상기 제어 신호의 상태에 따라 상기 센스 증폭기 출력 신호를 출력하도록 함으로써 센스 증폭기의 출력단 노드에 발생할 수 있는 글리치를 효과적으로 제거할 수 있고, 빠른 데이터 출력을 얻을 수 있는 센스 증폭기 출력 제어 회로가 제시된다.
센스 증폭기, 모니터링, 글리치

Description

센스 증폭기 출력 제어 회로{Circuit for controlling an output of the sense amplifier}
도 1은 종래의 센스 증폭기 및 센스 증폭기 출력 제어 회로도.
도 2(a) 내지 도 2(c)는 센스 증폭기의 출력 신호의 상태에 따른 각 신호의 출력 파형을 도시한 그래프.
도 3은 본 발명에 따른 센스 증폭기 및 센스 증폭기 출력 제어 회로도.
도 4(a) 내지 도 4(d)는 본 발명에 따른 센스 증폭기의 출력 신호의 상태에 따른 각 신호의 출력 파형을 도시한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 센스 증폭기 12 : 래치 회로
I11 내지 I14 : 제 1 내지 제 4 인버터
N11 내지 N13 : 제 1 내지 제 3 NMOS 트랜지스터
22 내지 25 : 제 1 내지 제 4 NOR 게이트
I21 및 I22 : 제 1 및 제 2 인버터
본 발명은 센스 증폭기 출력 제어 회로에 관한 것으로, 특히 센스 증폭기 출력 신호을 모니터링하다가 센스 증폭기 출력 신호가 하이 상태로 되는 순간 하이 상태의 데이터 출력 신호를 출력하고, 센스 증폭기의 구동을 정지시키며, 이후의 센스 증폭기 출력 신호는 무시하도록 구성함으로써 신호의 출력 속도를 향상시킬 수 있도, 노이즈에 영향을 받지 않는 센스 증폭기 출력 제어 회로에 관한 것이다.
도 1은 종래의 센스 증폭기 및 센스 증폭기 출력 제어 회로의 회로도로서, 다음과 같이 구성 및 구동된다.
센스 증폭기(11)는 기준 신호(REF)와 입력 신호(IN)를 입력하여 센스 증폭기 인에이블 바 신호(SAENb)에 따라 입력된 두 신호를 비교하여 그 결과를 출력한다 (SAOUT). 래치 인에이블 신호(LATCHEN)에 따라 구동되는 제 1 NMOS 트랜지스터 (N11)는 센스 증폭기(11)의 출력 신호(SAOUT)를 래치 회로(12)로 전달한다. 래치 회로(12)는 제 1 및 제 2 인버터(I11 및 I12)를 통해 입력된 신호를 소정 시간 지연시키고, 지연된 신호를 제 3 인버터(I13)를 통해 반전시켜 출력한다. 래치 회로 (12)의 출력 신호는 출력 인에이블 신호(OUTEN)에 따라 구동되는 제 2 NMOS 트랜지스터(N12)를 통해 출력 단자로 출력된다(OUT). 그런데, 출력 인에이블 신호(OUTEN)는 제 4 인버터(I14)를 통해 반전되어 출력 단자(OUT)와 접지 단자(Vss) 사이에 접 속되어 출력 단자(OUT)의 전위를 조절하는 제 3 NMOS 트랜지스터(N13)를 제어한다.
상기와 같이 구성되는 센스 증폭기 출력 제어 회로의 구동 방법을 각 신호의 센스 증폭기의 출력에 따른 각 부분의 신호 파형을 도시한 도 2(a) 내지 도 2(c)을 이용하여 설명한다.
센스 증폭기 출력 신호(SAOUT)의 출력 시간을 예측하여 래치 인에이블 신호 (LATCHEN)가 생성되고, 이 신호가 제 1 NMOS 트랜지스터(N11)를 구동시켜 센스 증폭기(11)의 출력이 래치 회로(12)에 저장된다. 래치 회로(12)에 센스 증폭기 출력 신호(SAO)가 저장된 후 출력 인에이블 신호(OUTEN)에 의해 제 2 NMOS 트랜지스터 (N12)가 구동되어 출력 단자(OUT)로 데이터가 출력된다. 한편, 출력 인에이블 신호 (OUTEN)가 로우 상태일 경우 출력 단자(OUT)를 로우 상태로 고정하기 위해 출력 인에이블 신호(OUTEN)를 제 4 인버터(I14)를 통해 하이 상태로 반전시키고, 반전된 신호에 의해 제 3 NMOS 트랜지스터(N13)를 턴온시킨다.
상기와 같은 동작에서 중요한 것은 센스 증폭기 출력 신호(SAOUT)를 래치하는 시간 설정이다. 도 2(a)에 도시된 바와 같이 래치 인에이블 신호(LATCHEN)가 하이 상태일 때 올바른 센스 증폭기 출력 신호(SAOUT)가 출력되었다면, 출력 인에이블 신호(OUTEN)가 하이 상태일 때 정상적인 출력 신호(OUT)가 출력된다. 그런데, 도 2(b)에 도시된 바와 같이 센스 증폭기 출력 신호(SAOUT)가 래치 인에이블 신호 (LATCHEN)보다 빨리 발생되었을 경우에는 출력 신호(OUT)는 래치가 종료되고 출력 인에이블 신호(OUTEN)가 하이 상태가 되어야만 출력된다. 또한, 도 2(c)에 도시된 바와 같이 래치 인에이블 신호(LATCHEN)가 발생된 이후에 센스 증폭기 출력 신호 (SAOUT)가 출력된다면 래치 인에이블 신호(LATCH)가 하이 상태일때의 잘못된 센스 증폭기 출력 신호(SAOUT)를 그대로 출력 신호(OUT)로서 출력하게 된다.
상술한 바와 같이 래치 인에이블 신호(LATCHEN)를 어느 시점에서 발생시킬 것인가 하는 문제가 바로 출력 속도에 영향을 주며, 센스 증폭기 출력 신호(SAOUT)의 출력 시점보다 래치 인에이블 신호(LATCHEN)의 출력 시점을 미리 잡으면 잘못된 데이터를 출력할 수도 있다. 이러한 문제를 해결하기 위해 래치 회로를 사용하지 않고 센스 증폭기 출력 신호를 바로 데이터 출력단으로 출력하는 경우도 있다. 그러나, 이 경우에는 노이즈등으로 인해 센스 증폭기 출력 신호가 순간적으로 바뀌게 되면, 일정 시간 후에 다시 정확한 데이터가 출력된다고 해도 큰 사이즈의 출력 드라이버 트랜지스터를 구동하기 위하여 실제 외부로 출력되는 데이터는 크게 수십㎱까지 늦어질 수 있다. 즉, 노이즈등에 의한 글리치(glitch)에 상당히 취약하게 된다.
본 발명의 목적은 센스 증폭기의 출력 신호를 시간 지연없이 출력할 수 있는 센스 증폭기 출력 제어 회로를 제공하는데 있다.
본 발명의 다른 목적은 회로의 오동작을 방지하고 전력 소모를 줄일 수 있는 센스 증폭기 출력 제어 회로를 제공하는데 있다.
본 발명에서는 센스 증폭기 출력 신호을 모니터링하다가 센스 증폭기 출력 신호가 하이 상태로 되는 순간 하이 상태의 데이터 출력 신호를 출력하고, 이후의 센스 증폭기 출력 신호는 무시하도록 구성한다. 그리고, 센스 증폭기 출력 신호가 로우 상태로 남아 있으면, 데이터 출력 신호는 계속 로우 상태의 신호를 출력하도록 구성하며, 데이터 출력 신호가 하이 상태로 되는 순간 센스 증폭기의 동작을 멈추도록 출력 인에이블 바 신호를 하이 상태로 만들어 센스 증폭기에 입력시킨다.
본 발명에 따른 센스 증폭기 출력 제어 회로는 반전된 센스 증폭기 출력 신호 및 제어 신호를 입력하여 논리 조합하기 위한 제 1 논리 수단과, 상기 제 1 논리 수단의 출력 신호 및 상기 제어 신호를 각각 입력으로 하고, 데이터 출력 신호 및 그 반전 신호를 생성하며, 이들을 각각 입력으로 하여 구동하는 플립 플롭 회로와, 상기 플립 플롭 회로의 출력 신호 및 센스 증폭기 인에이블 바 신호를 입력하여 논리 조합하기 위한 제 2 논리 수단과, 상기 제 2 논리 수단의 출력 신호를 반전시켜 상기 센스 증폭기의 구동을 제어하기 위한 인버팅 수단을 포함하여 이루어져, 상기 제어 신호의 상태에 따라 상기 센스 증폭기 출력 신호를 출력하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 센스 증폭기 및 센스 증폭기 출력 제어 회로의 회로 도로서, 다음과 같이 구성된다.
센스 증폭기(21)는 입력 신호(IN)를 기준 신호(REF)를 입력하고, 두 신호를 비교하여 센스 증폭기 출력 신호(SAOUT)를 출력하며, 출력 인에이블 바 신호(OUTENb)에 따라 구동을 종료한다. 제 1 인버터(I21)는 센스 증폭기 출력 신호(SAOUT)를 입력하여 반전시킨다. 제 1 NOR 게이트(22)는 제 1 인버터(I21)의 출력 신호 및 모니터링 바 신호(MONb)를 입력하여 논리 조합한다. 제 2 NOR 게이트(23)는 제 1 NOR 게이트(22)의 출력 신호 및 제 3 NOR 게이트(24)의 출력 신호인 데이터 출력 신호(OUT)를 입력하여 논리 조합한다. 제 3 NOR 게이트(24)는 모니터링 바 신호(MONb) 및 제 2 NOR 게이트(23)의 출력 신호인 데이터 출력 바 신호(OUTb)를 입력하여 논리 조합한다. 제 2 NOR 게이트(25)는 제 3 NOR 게이트(24)의 출력 신호인 데이터 출력 신호(OUT) 및 센스 증폭기 인에이블 바 신호(SAENb)를 입력하여 논리 조합한다. 제 2 인버터(I22)는 제 4 NOR 게이트(25)의 출력 신호를 반전시켜 출력 인에이블 바 신호(OUTENb)를 출력한다.
상기와 같이 구성되는 본 발명에 따른 센스 증폭기 출력 제어 회로의 구동 방법을 설명하면 다음과 같다.
모니터링 바 신호(MONb)가 하이 상태로 인가되고, 센스 증폭기 출력 신호(SAOUT)가 로우 상태로 인가될 경우의 구동 방법을 설명한다. 로우 상태로 인가되는 센스 증폭기 출력 신호(SAOUT)는 제 1 인버터(I21)을 통해 하이 상태로 반전된다. 하이 상태의 제 1 인버터(I21) 출력 신호 및 하이 상태의 모니터링 바 신 호(MONb)가 제 1 NOR 게이트(22)로 입력되고, 이들이 논리 조합되어 로우 상태의 신호가 출력된다. 로우 상태의 제 1 NOR 게이트(22)의 출력 신호는 제 2 NOR 게이트(23)를 통해 반전되어 하이 상태의 데이터 출력 바 신호(OUTb)가 출력된다. 하이 상태의 데이터 출력 바 신호(OUTb)는 제 3 NOR 게이트(24)로 입력된다. 제 3 NOR 게이트(24)는 이 신호와 하이 상태의 모니터링 바 신호(MONb)를 입력하고, 이들을 논리 조합하여 로우 상태의 데이터 출력 신호(OUT)를 출력한다. 로우 상태의 데이터 출력 신호(OUT)는 제 2 NOR 게이트(23)와 제 4 NOR 게이트(25)로 입력된다. 로우 상태의 데이터 출력 신호(OUT)와 로우 상태의 센스 증폭기 인에이블 바 신호(SAENb)가 제 4 NOR 게이트(25)로 입력되고, 이들이 논리 조합되어 하이 상태의 신호가 출력된다. 하이 상태로 출력되는 제 4 NOR 게이트(25)의 출력 신호는 제 2 인버터(I22)를 통해 로우 상태로 반전되어 출력 인에이블 신호(OUTENb)를 출력한다. 로우 상태의 출력 인에이블 신호(OUTENb)에 의해 센스 증폭기(21)는 동작한다.
모니터링 바 신호(MONb)가 하이 상태로 인가되고, 센스 증폭기 출력 신호(SAOUT)가 하이 상태로 인가될 경우의 구동 방법을 설명한다. 하이 상태로 인가되는 센스 증폭기 출력 신호(SAOUT)는 제 1 인버터(I21)을 통해 로우 상태로 반전된다. 로우 상태의 제 1 인버터(I21) 출력 신호 및 하이 상태의 모니터링 바 신호(MONb)가 제 1 NOR 게이트(22)로 입력되고, 이들이 논리 조합되어 로우 상태의 신호가 출력된다. 로우 상태의 제 1 NOR 게이트(22)의 출력 신호는 제 2 NOR 게이트(23)를 통해 반전되어 하이 상태의 데이터 출력 바 신호(OUTb)가 출력된다. 하이 상태의 데이터 출력 바 신호(OUTb)는 제 3 NOR 게이트(24)로 입력된다. 제 3 NOR 게이트(24)는 이 신호와 하이 상태의 모니터링 바 신호(MONb)를 입력하고, 이들을 논리 조합하여 로우 상태의 데이터 출력 신호(OUT)를 출력한다. 로우 상태의 데이터 출력 신호(OUT)는 제 2 NOR 게이트(23)와 제 4 NOR 게이트(25)로 입력된다. 로우 상태의 데이터 출력 신호(OUT)와 로우 상태의 센스 증폭기 인에이블 바 신호(SAENb)가 제 4 NOR 게이트(25)로 입력되고, 이들이 논리 조합되어 하이 상태의 신호가 출력된다. 하이 상태로 출력되는 제 4 NOR 게이트(25)의 출력 신호는 제 2 인버터(I22)를 통해 로우 상태로 반전되어 출력 인에이블 신호(OUTENb)를 출력한다. 로우 상태의 출력 인에이블 신호(OUTENb)에 의해 센스 증폭기(21)는 동작한다.
모니터링 바 신호(MONb)가 로우 상태로 인가되고, 센스 증폭기 출력 신호(SAOUT)가 로우 상태로 인가될 경우의 구동 방법을 설명한다. 로우 상태로 인가되는 센스 증폭기 출력 신호(SAOUT)는 제 1 인버터(I21)을 통해 하이 상태로 반전된다. 하이 상태의 제 1 인버터(I21) 출력 신호 및 로우 상태의 모니터링 바 신호(MONb)가 제 1 NOR 게이트(22)로 입력되고, 이들이 논리 조합되어 로우 상태의 신호가 출력된다. 로우 상태의 제 1 NOR 게이트(22)의 출력 신호는 제 2 NOR 게이트(23)를 통해 반전되어 하이 상태의 데이터 출력 바 신호(OUTb)가 출력된다. 하이 상태의 데이터 출력 바 신호(OUTb)는 제 3 NOR 게이트(24)로 입력된다. 제 3 NOR 게이트(24)는 이 신호와 로우 상태의 모니터링 바 신호(MONb)를 입력하고, 이들을 논리 조합하여 로우 상태의 데이터 출력 신호(OUT)를 출력한다. 로우 상태의 데이터 출력 신호(OUT)는 제 2 NOR 게이트(23)와 제 4 NOR 게이트(25)로 입력된다. 로우 상태의 데이터 출력 신호(OUT)와 로우 상태의 센스 증폭기 인에이블 바 신호(SAENb)가 제 4 NOR 게이트(25)로 입력되고, 이들이 논리 조합되어 하이 상태의 신호가 출력된다. 하이 상태로 출력되는 제 4 NOR 게이트(25)의 출력 신호는 제 2 인버터(I22)를 통해 로우 상태로 반전되어 출력 인에이블 신호(OUTENb)를 출력한다. 로우 상태의 출력 인에이블 신호(OUTENb)에 의해 센스 증폭기(21)는 동작한다.
모니터링 바 신호(MONb)가 로우 상태로 인가되고, 센스 증폭기 출력 신호(SAOUT)가 하이 상태로 인가될 경우의 구동 방법을 설명한다. 하이 상태로 인가되는 센스 증폭기 출력 신호(SAOUT)는 제 1 인버터(I21)을 통해 로우 상태로 반전된다. 로우 상태의 제 1 인버터(I21) 출력 신호 및 로우 상태의 모니터링 바 신호(MONb)가 제 1 NOR 게이트(22)로 입력되고, 이들이 논리 조합되어 하이 상태의 신호가 출력된다. 하이 상태의 제 1 NOR 게이트(22)의 출력 신호는 제 2 NOR 게이트(23)를 통해 반전되어 로우 상태의 데이터 출력 바 신호(OUTb)가 출력된다. 로우 상태의 데이터 출력 바 신호(OUTb)는 제 3 NOR 게이트(24)로 입력된다. 제 3 NOR 게이트(24)는 이 신호와 로우 상태의 모니터링 바 신호(MONb)를 입력하고, 이들을 논리 조합하여 하이 상태의 데이터 출력 신호(OUT)를 출력한다. 하이 상태의 데이터 출력 신호(OUT)는 제 2 NOR 게이트(23)와 제 4 NOR 게이트(25)로 입력된다. 하이 상태의 데이터 출력 신호(OUT)와 로우 상태의 센스 증폭기 인에이블 바 신호(SAENb)가 제 4 NOR 게이트(25)로 입력되고, 이들이 논리 조합되어 로우 상태의 신호가 출력된다. 로우 상태로 출력되는 제 4 NOR 게이트(25)의 출력 신호는 제 2 인버터(I22)를 통해 하이 상태로 반전되어 출력 인에이블 신호(OUTENb)를 출력한다. 하이 상태의 출력 인에이블 신호(OUTENb)에 의해 센스 증폭기(21)는 동작하지 않는다.
상기한 바와 같이 모니터링 바 신호(MONb)가 하이 상태로 인가될 경우 센스 증폭기 출력 신호(SAOUT)가 어떤 상태로 출력되더라도 데이터 출력 신호(OUT)는 로우 상태로 출력된다. 반면, 모니터링 바 신호(MONb)가 로우 상태로 인가될 경우 센스 증폭기 출력 신호(SAOUT)가 로우 상태로 인가되면, 데이터 출력 신호(OUT)가 로우 상태로 출력되고, 모니터링 바 신호(MONb)가 로우 상태로 인가될 경우 센스 증폭기 출력 신호(SAOUT)가 하이 상태로 인가되면, 데이터 출력 신호(OUT)가 하이 사태로 출력되고, 출력 인에이블 바 신호(OUTENb)를 하이 상태로 출력하여 센스 증폭기의 동작을 중지시킨다. 이와 같이 하면 센스 증폭기의 불필요한 동작을 방지할 수 있어 전력 소비를 상당히 줄일 수 있다.
도 4(a) 내지 도 4(d)는 본 발명에 따른 센스 증폭기 출력 제어 회로의 각 제어 신호에 따른 동작을 나타낸 파형도이다.
도 4(a)는 정상적인 동작이 이루어지는 동작 파형도이다. 센스 증폭기 인에이블 바 신호(SAENb)가 로우 상태로 되면 센스 증폭기가 동작하기 시작하여 일정 시간 후 데이터 신호가 출력된다. 모니터링 바 신호(MONb)가 로우 상태일 때 약간의 시간차를 두고 센스 증폭기 출력 신호가 하이 상태로 되었다. 이 순간 센스 증폭기 출력 제어 회로가 동작하면서 데이터 출력 신호(OUT)를 하이 상태로 만들고, 센스 증폭기의 구동을 종료시키기 위해 출력 인에이블 바 신호(OUTENb)를 하이 상 태로 만든다.
도 4(b)는 모니터링 바 신호(MONb)가 로우 상태인 동안 센스 증폭기 출력 신호(SAOUT)가 하이 상태로 반전되었지만, 노이즈등에 의한 글리치가 발생한 경우의 파형도이다. 이 경우에도 처음 센스 증폭기 출력 신호(SAOUT)가 하이 상태로 반전되는 순간 데이터 출력 신호(OUT)가 하이 상태로 출력되고, 이후의 센스 증폭기 출력 신호(SAOUT)는 무시하며, 출력 인에이블 바 신호(OUTENb)를 하이 상태로 만들어 센스 증폭기의 동작을 종료하게 된다.
도 4(c)는 모니터링 바 신호(MONb)가 로우 상태 이전에, 즉 모니터링 시점보다 먼저 센스 증폭기 출력 신호(SAOUT)가 하이 상태로 된 경우의 파형도이다. 이때에도 종래의 기술처럼 래치 시간이 끝나고 출력 인에이블 신호가 하이 상태로 반전된 이후에 데이터 출력 신호(OUT)가 출력되는 것이 아니라 모니터링 바 신호(MONb)가 로우 상태이면서 센스 증폭기 출력 신호(SAOUT)가 하이 상태인 순간에 바로 센스 증폭기 출력 신호(SAOUT)를 데이터 출력 신호(OUT)로 출력하며, 출력 인에이블 바 신호(OUTENb)를 하이 상태로 만들어 센스 증폭기의 동작을 종료시킨다.
도 4(d)는 모니터링 구간에서 센스 증폭기 출력 신호(SAOUT)가 로우 상태로 계속 남아 있을 경우로서, 실제 출력 데이터가 로우 상태인 경우의 파형도이다. 이때는 초기에 결정된 데이터 출력 신호(OUT)가 로우 상태로 계속 유효하게 남아 있게 되며, 출력 인에이블 바 신호(OUTENb)도 초기 설정된 센스 증폭기 인에이블 바 신호(SAENb) 그대로이다.
상술한 바와 같이 본 발명에 의하면 데이터 출력 신호의 출력 속도가 기존의 래치 방식보다 빠르며, 센스 증폭기 출력 신호가 불안하여 글리치가 발생하여도 한번 세팅된 하이 상태를 계속 유지하게 되므로 노이즈에 강하고, 데이터 출력 신호가 하이 상태가 되는 순간 센스 증폭기의 동작을 종료시킴으로써 전력 소모를 줄일 수 있다.

Claims (4)

  1. 반전된 센스 증폭기 출력 신호 및 제어 신호를 입력하여 논리 조합하기 위한 제 1 논리 수단과,
    상기 제 1 논리 수단의 출력 신호 및 상기 제어 신호에 따라 데이터 출력 신호 및 그 반전 신호를 생성하는 플립 플롭 회로와,
    상기 플립 플롭 회로의 출력 신호 및 센스 증폭기 인에이블 바 신호를 입력하여 논리 조합하기 위한 제 2 논리 수단과,
    상기 제 2 논리 수단의 출력 신호를 반전시켜 상기 센스 증폭기의 구동을 제어하기 위한 인버팅 수단을 포함하여 이루어져, 상기 제어 신호의 상태에 따라 상기 센스 증폭기 출력 신호를 출력하는 것을 특징으로 하는 센스 증폭기 출력 제어 회로.
  2. 제 1 항에 있어서, 상기 제 1 논리 수단은 NOR 게이트인 것을 특징으로 하는 센스 증폭기 출력 제어 회로.
  3. 제 1 항에 있어서, 상기 플립 플롭 회로는 상기 제 1 논리 수단의 출력 신호 및 데이터 출력 신호를 입력하고, 이들을 논리 조합하여 데이터 출력 바 신호를 생성하기 위한 제 1 NOR 게이트와,
    상기 제어 신호 및 상기 데이터 출력 바 신호를 입력하고, 이들을 논리 조합하여 데이터 출력 신호를 생성하기 위한 제 2 NOR 게이트를 포함하여 이루어진 것을 특징으로 하는 센스 증폭기 출력 제어 회로.
  4. 제 1 항에 있어서, 상기 제 2 논리 수단은 NOR 게이트인 것을 특징으로 하는 센스 증폭기 출력 제어 회로.
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