KR100201778B1

KR100201778B1 - 고속 출력 버퍼

Info

Publication number: KR100201778B1
Application number: KR1019960026548A
Authority: KR
Inventors: 문대영
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1996-06-29
Filing date: 1996-06-29
Publication date: 1999-06-15
Also published as: KR980006910A

Abstract

본 발명은 감지 증폭기와 출력 버퍼에 사용되는 인에이블 신호를 이용하여 출력 버퍼의 전압을 강제로 풀업 및 풀 다운시켜 빠른 처리 속도를 갖도록 하기 위한 고속 출력 버퍼에 관한 것으로, 최후단의 감지 증폭기를 인에이블시키는 최후단 감지 증폭기 인에이블 신호와 출력 버퍼를 인에이블시키는 출력 버퍼 인에이블 신호를 조합하여 출력 버퍼가 동작하기전에 출력 버퍼의 출력 전압을 강제로 풀업 또는 풀다운시켜 출력 버퍼의 인에이블시 빠르게 출력을 내보낼 수 있도록 한다.

따라서 본 발명은 출력 버퍼의 처리 속도를 빠르게 하고 피크 전류를 감소시키므로써 노이즈 발생을 억제하는 효과가 있다.

Description

고속 출력 버퍼

제1도는 종래의 출력 버퍼의 구성도.

제2도는 본 발명에 의한 고속 출력 버퍼의 구성도.

제3a도 내지 제3c도는 제2도의 각 부분의 신호 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 감지 증폭기 2 : 이퀼라이징부

3 : 출력 버퍼 4 : 논리 연산부

5 : 버퍼부 6 : 제어 펄스 발생부

7 : 풀업 및 풀다운부 11, 13, 14, 15, 17, 21 : 인버터

12 : 노아 게이트 16, 18, 20 : 낸드 게이트

19 : 지연부

M1, M2, M3, M4, M5, M6, M7, M8, M9, M10, M11, M12 : MOS 트랜지스터

본 발명은 출력 버퍼에 관한 것으로, 특히 감지 증폭기와 출력 버퍼에 사용되는 인에이블 신호를 이용하여 출력 버퍼의 전압을 강제로 풀업 및 풀 다운시켜 빠른 처리 속도를 갖도록 하기 위한 고속 출력 버퍼에 관한 것이다.제1도는 종래의 출력 버퍼의 구성도이다.

일반적으로 출력 버퍼(3)는 제1도에 도시한 바와 같이 최후단의 감지 증폭기(1)와 이퀼라이징부(2)에 연결되어 감지 증폭기(1)의 출력을 버퍼링하여 출력하게 된다.

여기서, 감지 증폭기(1)는 전원(Vdd)에 소오스가 연결되고 입출력단에 드레인이 연결된 PMOS 트랜지스터(M11), PMOS 트랜지스터(M1)의 드레인에 게이트가 연결되고 전원(Vdd)에 소오스가 연결되고 PMOS 트랜지스터(M1)의 게이트와 타출력단에 드레인이 연결된 PMOS 트랜지스터(M2), 출력단에 각각 드레인이 연결되고 이전의 감지 증폭기의 출력(SAB, SA)을 각각 게이트 입력으로 하는 NMOS 트랜지스터(M3, M4), 및 NMOS 트랜지스터(M3, M4)의 소오스에 드레인이 연결되고 최후단 감지 증폭기 인에이블 신호(PSE)를 게이트 입력으로 하고 접지에 소오스가 연결된 NMOS 트랜지스터(M5)로 구성된다.

또한, 이퀄라이징부(2)는 최후단 감지 증폭기(1)의 출력단인 PMOS 트랜지스터(M1, M2)의 드레인에 드레인이 각각 연결되고 전원에 소오스가 각각 연결되고 최후단 감지 증폭기 인에이블 신호(PSE)를 각각 게이트 입력으로 하는 PMOS 트랜지스터(M6, M7)와, 최후단 감지 증폭기(1)의 PMOS 트랜지스터(M1, M2)의 드레인에 각각 드레인과 소오스가 연결되고 최후단 감지 증폭기 인에이블 신호(PSE)를 게이트 입력으로 하는 PMOS 트랜지스터(M7)로 구성된다.

또한, 종래의 출력 버퍼(3)는 외부로 부터 입력되는 출력 버퍼 인에이블 신호(POE)를 인버터(11)를 통해 반전시켜 상기 감지 증폭기(1)의 타출력과 부정 논리합하는 노아 게이트(12), 노아 게이트(12)의 출력을 반전시키는 인버터(13), 인버터(13)의 출력을 게이트 입력으로 하고 전원에 소오스가 연결되고 버퍼 출력단(DOUT)에 드레인이 연결된 PMOS 트랜지스터(M9), 인버터(11)에서 반전된 출력 버퍼 인에이블 신호(POE)를 인버터(14)를 통해 반전시켜 감지 증폭기(1)의 일출력과 부정 논리곱하는 낸드 게이트(16), 낸드 게이트(16)의 출력을 반전시키는 인버터(17), 인버터(17)의 출력을 게이트 입력으로 하고 PMOS 트랜지스터(M9)의 드레인에 드레인이 연결되고 접지에 소오스가 연결된 NMOS 트랜지스터(M10), 전원과 버퍼 출력단(DOUT)에 연결된 저항(R1), 버퍼 출력단(DOUT)과 접지에 연결된 저항(R2), 및 버퍼 출력단(DOUT)과 접지에 연결된 캐패시터(C1)로 구성된다.

이와 같이 구성되는 출력 버퍼의 동작을 설명한다.

최후단 감지 증폭기 인에이블 신호(PSE)와 출력 버퍼 인에이블 신호(POE)가 하이 레벨에서 로우 레벨로 천이하면 감지 증폭기(1)는 디스에이블되고 감지 증폭기(1)의 출력단인 노드(N1, N2)는 이퀄라이징부(2)에 의해 전원 전압(Vdd)으로 이퀄라이징된다.

따라서 인버터(17)의 출력단인 노드(N3)는 로우 레벨이 되고 인버터(13)의 출력단인 노드(N4)는 하이 레벨이 되어 PMOS 트랜지스터(M9)와 NMOS 트랜지스터(M10)가 오프되면서 출력 버퍼는 오프된다.

또한, 최후단 감지 증폭기 인에이블 신호(PSE)와 출력 버퍼 인에이블 신호(POE)가 로우 레벨에서 하이 레벨로 천이하면 이퀄라이징부(2)는 디스에이블되고 감지 증폭기(1)는 인에이블되어 감지 증폭기(1)의 출력단인 노드(N1, N2)의 출력이 출력 버퍼(3)의 노아 게이트(12)와 인버터(15)로 인가된다.

즉, 감지 증폭기(1)의 출력은 노아 게이트(12)와 낸드 게이트(16)에서 논리 연산된후 PMOS 트랜지스터(M9)와 NMOS 트랜지스터(M10)의 게이트로 인가되어 버퍼 출력단(DOUT)으로 최종 출력된다.

그러나, 종래의 출력 버퍼에는 큰 출력 로드가 걸려 있어 보다 빠른처리 속도의 구현을 위해서는 크기를 크게 해야 하는데, 크기를 크게 하면 할수록 설계 면적이 증가되고 노이즈가 발생되는 주원인인 피크 전류가 증가하는 문제점이 있었다.

상기 문제점을 개선하기 위한 본 발명은 최후단의 감지 증폭기를 인에이블시키는 최후단 감지 증폭기 인에이블 신호와 출력 버퍼를 인에이블시키는 출력 버퍼 인에이블 신호를 조합하여 출력 버퍼가 동작하기전에 출력 버퍼의 출력 전압을 강제로 풀업 또는 풀다운시켜 고속의 처리가 가능하도록 하기 위한 고속 출력 버퍼를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명에 의한 고속 출력 버퍼는 최후단 감지 증폭기 인에이블 신호에 따라 동작하는 최후단의 감지 증폭기의 출력과 출력 버퍼를 인에이블시키는 출력 버퍼 인에이블 신호를 논리 연산하는 논리 연산부, 상기 논리 연산부의 출력을 입력으로 온/오프되어 버퍼 출력단으로 버퍼 출력 신호를 출력하는 버퍼부, 상기 최후단 감지 증폭기 인에이블 신호와 출력 버퍼 인에이블 신호를 논리 연산하여 출력 버퍼가 인에이블되기전에 상기 버퍼 출력 신호를 풀업 또는 풀 다운시키기 위한 제어 펄스 신호를 출력하는 제어 펄스 발생부, 및 상기 제어 펄스 발생부로 부터 출력되는 제어 펄스 신호에 따라 상기 논리 연산부의 출력 신호를 입력으로 상기 버퍼 출력 신호를 풀업 또는 풀 다운시키는 풀업 및 풀다운부로 구성됨을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

제2도는 본 발명에 의한 고속 출력 버퍼의 구성도이고, 제3a도 내지 제3c도는 제2도의 각 부분의 신호 파형도이다.

본 발명에 의한 고속 출력 버퍼는 제2도에 도시한 바와 같이 종래의 출력 버퍼에 제어 펄스 발생부(6)와 풀업 및 풀다운부(7)를 포함하여 구성된다. 즉, 본 발명에 의한 고속 출력 버퍼는 논리 연산부(4), 버퍼부(5), 제어 펄스 발생부(6), 및 풀업 및 풀다운부(7)로 구성된다.

논리 연산부(4)는 최후단 감지 증폭기 인에이블 신호(PSE)에 따라 동작하는 최후단의 감지 증폭기(1)의 출력과 출력 버퍼를 인에이블시키는 출력 버퍼 인에이블 신호(POE)를 논리 연산하는 것으로, 출력 버퍼 인에이블 신호(POE)를 반전시키는 인버터(11), 상기 최후단의 감지 증폭기(1)의 일출력과 상기 인버터(11)의 출력을 부정 논리합하는 노아 게이트(12), 상기 노아 게이트(12)의 출력을 반전시켜 상기 버퍼부(5)로 출력하는 인버터(13), 상기 인버터(11)의 출력을 반전시키는 인버터(14), 상기 최후단의 감지 증폭기(1)의 타출력을 반전시키는 인버터(15), 상기 인버터(14, 15)의 출력을 부정 논리곱하는 낸드 게이트(16), 및 상기 낸드 게이트(16)의 출력을 반전시켜 상기 버퍼부(5)로 출력하는 인버터(17)로 구성된다.

버퍼부(5)는 상기 논리 연산부(4)의 출력을 입력으로 온/오프되어 버퍼 출력단(DOUT)으로 버퍼 출력 신호를 출력하는 것으로, 상기 논리 연산부(4)의 일출력인 인버터(13)의 출력을 게이트 입력으로 하고 전원에 소오스가 연결되고 버퍼 출력단(DOUT)에 드레인이 연결된 PMOS 트랜지스터(M9), 상기 논리 연산부(4)의 타출력인 인버터(17)의 출력을 게이트 입력으로 하고 상기 PMOS 트랜지스터(M9)의 드레인에 드레인이 연결되고 접지에 소오스가 연결된 NMOS 트랜지스터(M10), 상기 버퍼 출력단(DOUT)과 전원(Vdd)에 연결된 저항(R1), 버퍼 출력단(DOUT)과 접지에 연결된 저항(R2), 및 버퍼 출력단(DOUT)과 접지에 연결된 캐패시터(C1)으로 구성된다.

제어 펄스 발생부(6)는 상기 최후단 감지 증폭기 인에이블 신호(PSE)와 출력 버퍼 인에이블 신호(POE)를 논리 연산하여 출력 버퍼가 인에이블되기전에 상기 버퍼 출력 신호를 풀업 또는 풀 다운시키기 위한 제어 펄스 신호를 출력하는 것으로, 상기 최후단 감지 증폭기 인에이블 신호(PSE)와 출력 버퍼 인에이블 신호(POE)를 부정 논리곱하는 낸드 게이트(18), 상기 낸드 게이트(18)의 출력을 지연시키는 지연부(19), 상기 낸드 게이트(18)의 출력과 지연부(19)의 출력을 부정 논리곱하여 상기 풀업 및 풀다운부(7)로 제어 펄스 신호를 출력하는 낸드 게이트(20), 및 상기 낸드 게이트(20)의 출력을 반전시켜 상기 풀업 및 풀다운부(7)로 반전 제어 펄스 신호를 출력하는 인버터(21)로 구성된다.

풀업 및 풀다운부(7)는 상기 제어 펄스 발생부(6)의 낸드 게이트(20)와 인버터(21)로 부터 출력되는 제어 펄스 신호와 반전된 제어 펄스 신호에 따라 상기 논리 연산부(4)의 출력 신호인 인버터(13, 17)의 출력 신호를 입력으로 상기 버퍼 출력 신호를 풀업 또는 풀 다운시키는 것으로, 상기 제어 펄스 발생부(6)의 낸드 게이트(20)로 부터 출력되는 제어 펄스 신호를 게이트 입력으로 하고 상기 논리 연산부(4)의 인버터(17)의 출력단에 드레인이 연결되고 상기 버퍼 출력단(DOUT)에 소오스가 연결된 PMOS 트랜지스터(M11), 및 상기 제어 펄스 발생부(6)의 인버터(21)로 부터 출력되는 반전된 제어 펄스 신호를 게이트 입력으로 하고 상기 논리 연산부(4)의 인버터(13)의 출력단에 드레인이 연결되고 상기 PMOS 트랜지스터(M11)의 소오스인 버퍼 출력단(DOUT)에 소오스가 연결된 NMOS 트랜지스터(M12)로 구성된다.

이와 같이 구성되는 본 발명에 의한 고속 출력 버퍼의 동작을 제3a도 내지 제3c도를 참조하여 설명한다.

제3a도는 제2도의 각 부분의 신호 파형도이고, 제3b도는 제2도의 제어 펄스 신호에 의한 버퍼 출력 신호의 파형도이고, 제3c도는 본 발명에 의한 고속 출력 버퍼의 피크 전류의 신호 파형도이다.

먼저, 최후단 감지 증폭기 인에이블 신호(PSE)와 출력 버퍼 인에이블 신호(POE)가 하이 레벨에서 로우 레벨로 천이하여 출력 버퍼가 디스에이블되는 경우를 설명한다.

최후단 감지 증폭기 인에이블 신호(PSE)와 출력 버퍼 인에이블 신호(POE)가 하이 레벨에서 로우 레벨로 천이하면 감지 증폭기(1)는 디스에이블되고 감지 증폭기(1)의 출력단인 노드(N11, N12)는 이퀄라이징부(2)에 의해 전원 전압(Vdd)으로 이퀄라이징된다.

따라서 제3a도에 도시한 바와 같이 인버터(17)의 출력단인 노드(N13)는 로우 레벨이 되고 인버터(13)의 출력단인 노드(N14)는 하이 레벨이 되어 버퍼부(5)의 PMOS 트랜지스터(M9)와 NMOS 트랜지스터(M10)는 오프되므로, 출력 버퍼는 오프된다.

이때, 제3a도에 도시한 바와 같이 하이 레벨에서 로우 레벨로 천이하는 최후단 감지 증폭기 인에이블 신호(PSE)와 출력 버퍼 인에이블 신호(POE)는 제어 펄스 발생부(6)의 낸드 게이트(18)에서 부정 논리곱되어 하이 레벨이 된다. 이와 같이 로우 레벨에서 하이 레벨로 천이하는 낸드 게이트(18)의 출력을 지연부(19)에서 지연시킨후 다시 낸드 게이트(20)에서 부정 논리곱하여 제3a도에 도시한 바와 같이 제어 펄스 신호를 발생시킨다.

이와 같이 제어 펄스 발생부(6)에서 발생되어 낸드 게이트(20)와 인버터(21)로 부터 출력되는 제어 펄스 신호와 반전된 제어 펄스 신호는 PMOS 트랜지스터(M11)와 NMOS 트랜지스터(M12)의 게이트에 인가되어 PMOS 트랜지스터(M11)와 NMOS 트랜지스터(M12)를 온시키게 된다.

따라서 논리 연산부(4)의 출력단인 노드(N13, 14)의 전압이 제3a도에 도시한 바와 같이 변화되면서 버퍼 출력단(DOUT)의 전압을 풀업 또는 풀 다운시키게 된다.

즉, PMOS 트랜지스터(M11)와 NMOS 트랜지스터(M12)가 은되어 제3a도에 도시한 바와 같이 로우 레벨인 노드(N13)의 전압을 제3a도에 도시한 바와 같이 풀 업시키게 되어 버퍼 출력단(DOUT)의 전압을 풀업시키게 된다. 또한, PMOS 트랜지스터(M11)와 NMOS 트랜지스터(M12)가 은되어 제3a도에 도시한 바와 같이 하이 레벨인 노드(N14)의 전압을 제3a도에 도시한 바와 같이 풀 다운시키게 되어 버퍼 출력단(DOUT)의 전압을 풀다운시키게 된다.

다음으로, 최후단 감지 증폭기 인에이블 신호(PSE)와 출력 버퍼 인에이블 신호(POE)가 로우 레벨에서 하이 레벨로 천이하여 출력 버퍼가 인에이블되는 경우를 설명한다.

최후단 감지 증폭기 인에이블 신호(PSE)와 출력 버퍼 인에이블 신호(POE)가 로우 레벨에서 하이 레벨로 천이하면 이퀼라이징부(2)는 디스에이블되고 감지 증폭기(1)는 인에이블되어 감지 증폭기(1)의 출력단인 노드(N11, N12)의 출력이 제3a도에 도시한 바와 같이 논리 연산부(4)에 인가되어 논리 연산된다.

이때 제3a도에 도시한 바와 같이 로우 레벨에서 하이 레벨로 천이하는 최후단 감지 증폭기 인에이블 신호(PSE)와 출력 버퍼 인에이블 신호(POE)는 제어 펄스 발생부(6)의 낸드 게이트(18)에서 부정 논리곱되어 로우 레벨이 된다. 이와 같이 하이 레벨에서 로우 레벨로 천이하는 낸드 게이트(18)의 출력은 지연부(19)에서 지연된후 다시 낸드 게이트(20)에서 부정 논리곱된다.

이와 같이 제어 펄스 발생부(6)에서 발생되어 낸드 게이트(20)와 인버터(21)로 부터 출력되는 제어 펄스 신호와 반전된 제어 펄스 신호는 PMOS 트랜지스터(M11)와 NMOS 트랜지스터(M12)의 게이트에 인가되어 PMOS 트랜지스터(M11)와 NMOS 트랜지스터(M12)를 오프시키게 된다.

따라서 논리 연산부(4)의 출력단인 노드(N13, 14)의 전압은 제3a도에 도시한 바와 같이 버퍼부(5)의 PMOS 트랜지스터(M9)와 NMOS 트랜지스터(M10)를 동작시게 된다. PMOS 트랜지스터(M9)와 NMOS 트랜지스터(M10)의 동작에 의해 결정되는 버퍼 출력단(DOUT)의 전압은 제3a도에 도시한 바와 같이 이전에 발생된 제어 펄스 신호에 의해 풀업 또는 풀 다운된 상태에서 버퍼 출력 신호를 출력하게 되므로, 버퍼의 동작 시간은 제3b도에 도시한 바와 같이 시간(t1, t2)만큼 동작 시간이 빨라지게 된다.

또한, 제3c도에 도시한 바와 같이 본 발명에 의한 고속 출력 버퍼는 제어 펄스 신호 만큼 출력 버퍼에 전류는 흐르지만 피크 전류가 약간 감소하여 노이즈의 발생을 억제한다.

이상에서 설명한 바와 같이 본 발명에 의한 고속 출력 버퍼는 출력버퍼가 인에이블되기전에 펄스를 만들어 출력 버퍼의 출력 전압을 강제로 풀업 또는 풀 다운시켜 처리 속도를 빠르게 하고 피크 전류를 감소시키므로써 노이즈 발생을 억제하는 효과가 있다.

Claims

최후단 감지 증폭기 인에이블 신호(PSE)에 따라 동작하는 최후단의 감지 증폭기(1)의 출력과 출력 버퍼를 인에이블시키는 출력 버퍼 인에이블 신호(POE)를 논리 연산하는 논리 연산부(4), 상기 논리 연산부(4)의 출력을 입력으로 온/오프되어 버퍼 출력단(DOUT)으로 버퍼 출력 신호를 출력하는 버퍼부(5), 상기 최후단 감지 증폭기 인에이블 신호(PSE)와 출력 버퍼 인에이블 신호(POE)를 논리 연산하여 출력 버퍼가 인에이블되기전에 상기 버퍼 출력 신호를 풀업 또는 풀 다운시키기 위한 제어 펄스 신호를 출력하는 제어 펄스 발생부(6), 및 상기 제어 펄스 발생부(6)로 부터 출력되는 제어 펄스 신호에 따라 상기 논리 연산부(4)의 출력 신호를 입력으로 상기 버퍼 출력 신호를 풀업 또는 풀 다운시키는 풀업 및 풀다운부(7)로 구성됨을 특징으로 하는 고속 출력 버퍼.
제1항에 있어서, 상기 논리 연산부(4)는 상기 출력 버퍼 인에이블 신호(POE)를 반전시키는 제1 인버터(11), 상기 최후단의 감지 증폭기(1)의 일출력과 상기 제1 인버터(11)의 출력을 부정 논리합하는 노아 게이트(12), 상기 노아 게이트(12)의 출력을 반전시켜 상기 버퍼부(5)로 출력하는 제2 인버터(13), 상기 제1 인버터(11)의 출력을 반전시키는 제3 인버터(14), 상기 최후단의 감지 증폭기(1)의 타출력을 반전시키는 제4 인버터(15), 상기 제3 및 제4 인버터(14, 15)의 출력을 부정 논리곱하는 낸드 게이트(16), 및 상기 낸드 게이트(16)의 출력을 반전시켜 상기 버퍼부(5)로 출력하는 제5 인버터(17)로 구성됨을 특징으로 하는 고속 출력 버퍼.
제1항에 있어서, 상기 버퍼부(5)는 상기 논리 연산부(4)의 일출력을 게이트 입력으로 하고 전원에 소오스가 연결되고 버퍼 출력단(DOUT)에 드레인이 연결된 PMOS 트랜지스터(M9), 및 상기 논리 연산부(4)의 타출력을 게이트 입력으로 하고 상기 PMOS 트랜지스터(M9)의 드레인에 드레인이 연결되고 접지에 소오스가 연결된 NMOS 트랜지스터(M10)으로 구성됨을 특징으로 하는 고속 출력 버퍼.
제1항에 있어서, 상기 제어펄스 발생부(6)는 상기 최후단 감지 증폭기 인에이블 신호(PSE)와 출력 버퍼 인에이블 신호(POE)를 부정 논리곱하는 제1 낸드 게이트(18), 상기 제1 낸드 게이트(18)의 출력을 지연시키는 지연부(19), 상기 제1 낸드 게이트(18)의 출력과 지연부(19)의 출력을 부정 논리곱하여 상기 풀업 및 풀다운부(7)로 제어 펄스 신호를 출력하는 제2 낸드 게이트(20), 및 상기 제2 낸드 게이트(20)의 출력을 반전시켜 상기 풀업 및 풀다운부(7)로 반전 제어 펄스 신호를 출력하는 인버터(21)로 구성됨을 특징으로 하는 고속 출력 버퍼.
제4항에 있어서, 상기 풀업 및 풀다운부(7)는 상기 제어 펄스 발생부(6)로 부터 출력되는 제어 펄스 신호를 게이트 입력으로 하고 상기 논리 연산부(4)의 타출력단에 드레인이 연결되고 상기 버퍼 출력단(DOUT)에 소오스가 연결된 PMOS 트랜지스터(M11), 및 상기 제어 펄스 발생부(6)로부터 출력되는 반전된 제어 펄스 신호를 게이트 입력으로 하고 상기 논리 연산부(4)의 일출력단에 드레인이 연결되고 상기 PMOS 트랜지스터(M11)의 소오스에 소오스가 연결된 NMOS 트랜지스터(M12)로 구성됨을 특징으로 하는 고속 출력 버퍼.