KR200266019Y1 - 면적감소및동작속도개선을위한비교장치 - Google Patents

Abstract

본 고안은 패스 트랜지스터 및 단방향 센스 증폭기를 사용하여 입력 데이터에 대한 등가 비교 기능을 수행함으로써 구현 면적 및 동작 속도를 개선한 비교 장치를 제공하기 위한 것으로, 이를 위해 본 고안은 N비트 크기의 다수 데이터를 등가 비교하기 위한 비교 장치에 있어서, 제1 데이터 및 제2 데이터의 반전된 값이 게이트단 및 소스단에 각기 연결되는 제1 NMOS 트랜지스터와 상기 제1 데이터의 반전된 값 및 상기 제2 데이터가 게이트단 및 소스단에 각기 연결되는 제2 NMOS 트랜지스터를 구비하여 상기 데이터의 해당 비트별로 등가 비교하기 위한 다수개의 비트별 비교 수단; 및 상기 비트별 비교 수단으로부터 출력되는 비트별 비교 결과 신호에 응답하여 상기 다수 데이터의 최종 등가 여부에 대한 최종 비교 결과 신호를 출력하기 위해 전원전압단 및 상기 최종 비교 결과 신호의 출력단 사이에 직렬연결되되, 상기 제1 및 제2 NMOS 트랜지스터의 공통 드레인단으로부터 출력되는 각 신호를 게이트단으로 각기 입력받는 다수의 PMOS 트랜지스터를 포함하는 최종 비교 결과 신호 출력 수단을 포함한다.

Description

면적 감소 및 동작 속도 개선을 위한 비교 장치{Comparator for reducing a implementation size and improving an operating speed}

본 고안은 디지털 회로에 관한 것으로서, 특히 입력되는 데이터들의 등가 여부를 판단하는 비교 장치에 관한 것이다.

도 1은 종래의 비교 장치에 대한 회로도로서, 4비트로 이루어진 4개 데이터Ai, Bi, Ci, Di(i=0,1,2,3)를 비교하는 회로도이다. 각 비트별로 Ai의 반전된 값 및 Bi을 입력으로 받아 부정 논리곱하는 NAND 게이트(10), Ai 및 Bi의 반전된 값을 입력으로 받아 부정 논리곱하는 NAND 게이트(11) 및 NAND 게이트(10, 11)로부터 출력되는 각 신호를 양 입력으로 받아 다시 부정 논리곱하는 NAND 게이트(12)를 통해 Ai 및 Bi 데이터에 대한 해당 비트의 등가 여부를 비교하고, 각 비트별로 Ci의 반전된 값 및 Di을 입력으로 받아 부정 논리곱하는 NAND 게이트(13), Ci 및 Di의 반전된 값을 입력으로 받아 부정 논리곱하는 NAND 게이트(14) 및 NAND 게이트(13, 14)로부터 출력되는 각 신호를 양 입력으로 받아 다시 부정 논리곱하는 NAND 게이트(15)를 통해 Ci 및 Di 데이터에 대한 해당 비트의 등가 여부를 비교하고, 다음으로 NAND 게이트(12, 15)로부터 각각 출력되는 신호를 입력받아 부정 논리합하는 NOR 게이트(16)를 통해 Ai, Bi, Ci 및 Di에 대한 해당 비트의 최종 등가 여부를 비교하고, NOR 게이트로부터 각각 출력되는 신호를 입력받아 다시 부정 논리곱하는 NAND 게이트(17)를 통해 해당 비트와 해당 비트의 하위 비트의 등가 여부 결과를 조합하고, NAND 게이트(17)로부터의 출력을 부정 논리합하는 NOR 게이트(18)를 통해 4개의 4비트 데이터의 최종 등가 여부를 비교한 후 최종 비교 결과 신호(out)를 출력한다.

여기서, 최종 비교 결과 신호(out)는 4개 데이터의 해당 비트 값이 모두 같을 경우 논리 레벨 "하이(HIGH)", 다를 경우 논리 레벨 "로우(LOW)"로 출력된다.

상기와 같은 종래의 비교 장치는, 다수개의 논리 게이트로 구성된 조합 논리 회로로 이루어짐에 따라 게이트들의 연결에 의해 야기되는 지연 시간이 커 전체 비교 동작 속도가 떨어지며, 또한 비교 데이터 및 비교 데이터의 비트 수가 증가됨에 따라 조합 논리 게이트의 수가 급격히 증가하게 되어 이에 따른 칩의 구현 면적 및 전력 소모가 크게 증가되는 문제점을 가진다.

본 고안은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 패스 트랜지스터 및 단방향 센스 증폭기를 사용하여 입력 데이터에 대한 등가 비교 기능을 수행함으로써 구현 면적 및 동작 속도를 개선한 비교 장치를 제공하는데 그 목적이 있다.

도 1은 종래의 비교 장치에 대한 회로도.

도 2는 본 고안에 따른 비교 장치의 일실시 회로도.

* 도면의 주요 부분에 대한 설명

NM1 내지 NM5 : NMOS 트랜지스터

PM1 내지 PM3 : PMOS 트랜지스터

INV0 및 INV1 : 인버터

상기 목적을 달성하기 위한 본 고안은 N비트 크기의 다수 데이터를 등가 비교하기 위한 비교 장치에 있어서, 제1 데이터 및 제2 데이터의 반전된 값이 게이트단 및 소스단에 각기 연결되는 제1 NMOS 트랜지스터와 상기 제1 데이터의 반전된 값 및 상기 제2 데이터가 게이트단 및 소스단에 각기 연결되는 제2 NMOS 트랜지스터를 구비하여 상기 데이터의 해당 비트별로 등가 비교하기 위한 다수개의 비트별 비교 수단; 및 상기 비트별 비교 수단으로부터 출력되는 비트별 비교 결과 신호에 응답하여 상기 다수 데이터의 최종 등가 여부에 대한 최종 비교 결과 신호를 출력하기 위해 전원전압단 및 상기 최종 비교 결과 신호의 출력단 사이에 직렬연결되되, 상기 제1 및 제2 NMOS 트랜지스터의 공통 드레인단으로부터 출력되는 각 신호를 게이트단으로 각기 입력받는 다수의 PMOS 트랜지스터를 포함하는 최종 비교 결과 신호 출력 수단을 포함하여 이루어진다.

또한, 본 고안의 비교 장치는 4비트의 제1 내지 제4 데이터를 등가 비교하기 위한 비교 장치에 있어서, 4비트의 제1 내지 제4 데이터를 등가 비교하기 위한 비교 장치에 있어서,

상기 제1 데이터 및 상기 제2 데이터의 반전된 값이 게이트단 및 소스단에 각기 연결되는 제1 NMOS 트랜지스터와 상기 제1 데이터의 반전된 값 및 상기 제2 데이터가 게이트단 및 소스단에 각기 연결되는 제2 NMOS 트랜지스터를 구비하여 상기 제1 및 제2 데이터의 각 비트별로 등가 비교하기 위한 제1 내지 제4 비트별 비교 수단; 상기 제3 데이터 및 상기 제4 데이터의 반전된 값이 게이트단 및 소스단에 각기 연결되는 제1 NMOS 트랜지스터와 상기 제3 데이터의 반전된 값 및 상기 제4 데이터가 게이트단 및 소스단에 각기 연결되는 제2 NMOS 트랜지스터를 구비하여 상기 제3 및 제4 데이터의 각 비트별로 등가 비교하기 위한 제5 내지 제8 비트별 비교 수단; 및 상기 제1 내지 제8 비트별 비교 수단으로부터 출력되는 비트별 비교 결과 신호에 응답하여 상기 제1 내지 제4 데이터의 최종 등가 여부에 대한 최종 비교 결과 신호를 출력하기 위해 전원전압단 및 상기 최종 비교 결과 신호의 출력단 사이에 직렬연결되되, 상기 제1 내지 제8 비트별 비교 수단으로부터 출력되는 비트별 비교 결과 신호를 게이트단으로 각기 입력받는 제1 내지 제8 PMOS 트랜지스터를 포함하는 최종 비교 결과 신호 출력 수단을 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 고안을 상세히 살펴본다.

도 2는 본 고안에 따른 비교 장치의 일실시 회로도로서, 4비트로 이루어진 4개 데이터 Ai, Bi, Ci, Di(i=0,1,2,3)를 비교하는 회로도이다.

도면에 도시된 바와 같이, 본 고안의 비교 장치는 Ai 및 Bi 데이터에 대한 해당 비트의 등가 여부를 비교하기 위해 각 비트별로 Ai 및 Bi의 반전된 값이 게이트단 및 소스단에 각기 연결되는 NMOS 트랜지스터(NM1) 및 Ai의 반전된 값 및 Bi가 게이트단 및 소스단에 각기 연결되는 NMOS 트랜지스터(NM2)를 구비하고, Ci 및 Di 데이터에 대한 해당 비트의 등가 여부를 비교하기 위해 각 비트별로 Ci 및 Di의 반전된 값이 게이트단 및 소스단에 각기 연결되는 NMOS 트랜지스터(NM3) 및 Ci의 반전된 값 및 Di가 게이트단 및 소스단에 각기 연결되는 NMOS 트랜지스터(NM4)를 구비하고, Ai, Bi, Ci 및 Di에 대한 등가 여부를 비교하기 위해 전원전압단 및 노드(A) 간에 차례로 번갈아 직렬연결되며, 각 비트별 NMOS 트랜지스터(NM1, NM2)의 공통 드레인단(N1)에 게이트단이 연결되는 PMOS 트랜지스터(PM1)와 각 비트별 NMOS 트랜지스터(NM3, NM4)의 공통 드레인단(N2)에 게이트단이 연결되는 PMOS 트랜지스터(PM2)를 구비한다. 또한, 본 고안의 비교 장치는 패스 트랜지스터(PMOS 트랜지스터 및 NMOS 트랜지스터)를 사용함으로써 발생할 수 있는 성능 저하 현상을 방지하기 위해 노드(A) 및 최종 비교 결과 신호(out)를 출력하는 출력단 사이에 단방향 센스 증폭기(20)를 구비한다.

여기서, 단방향 센스 증폭기(20)는 전원전압단 및 노드(A) 사이에 연결되는 PMOS 트랜지스터(PM3)와, 노드(A) 및 접지전원단 사이에 연결되되 게이트에 전원전압단이 연결되는 NMOS 트랜지스터(NM5)와, 노드(A)의 신호를 반전하여 PMOS 트랜지스터(PM3)의 게이트단으로 피드백하는 인버터(INV0)와, 인버터(INV0)에 연결되어 다시 반전 동작하여 최종 비교 결과 신호(out)를 출력하는 인버터(INV1)를 구비한다.

도 2를 참조하여, 4비트의 입력 데이터 Ai, Bi, Ci, Di가 모두 동일한 경우를 일예로 하여 본 고안에 따른 비교 장치 동작을 살펴본다. 각 데이터에 대한 NMOS 트랜지스터(NM1, NM2, NM3, NM4)를 통해 논리 레벨 "로우"가 노드(N1 내지 N8)에 인가되고, "로우" 레벨의 노드(N1 내지 N8) 신호에 의해 직렬연결된 8개의 PMOS 트랜지스터(PM1, PM2)가 턴온되어 노드(A)로 논리 레벨 "하이"가 인가된다. 따라서, 인버터(INV0, INV1)를 통해 최종 비교 결과 신호(out)로 논리 레벨 "하이"가 출력되는 데, 이때 인버터(INV0)의 출력 신호가 PMOS 트랜지스터(PM3)로 인가되어 PMOS 트랜지스터(PM3)를 턴온시킴으로써 노드(A)의 레벨을 확실하게 "하이"로 잡아주게 된다.

한편, 4비트의 입력 데이터 Ai, Bi, Ci, Di 중 어느 한 비트라도 동일하지 않은 경우, 노드(N1 내지 N8) 중 동일하지 않은 비트에 해당하는 어느 한 노드의 레벨이 "하이"가 되어 8개의 PMOS 트랜지스터 간의 전류 경로가 차단되어 노드(A)는 NMOS 트랜지스터(NM5)에 의해 논리 레벨 "로우"가 된다. 따라서, 인버터(INV0, INV1)를 통해 최종 비교 결과 신호(out)로 논리 레벨 "로우"가 출력된다.

여기서, PMOS 트랜지스터(PM3)와 NMOS 트랜지스터(NM5)의 구동 능력을 결정하는 각 트랜지스터의 크기를 고려하여야 하는 데, 입력 데이터가 서로 완전히 동일하지 않는 경우 노드(A)를 논리 레벨 "로우"로 구동하기 위해 NMOS트랜지스터(NM5)의 크기를 PMOS 트랜지스터(PM3)보다 크게 함으로써 노드(A)의 레벨값을 원하는 값으로 만든다. 또한, 트랜지스터 크기와 아울러 인버터(INV0)의 논리 문턱 전압(threshold voltage)값을 조절함으로써 보다 안정적인 회로를 구현할 수 있다.

이상에서 설명한 본 고안은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 고안의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 고안은, 다비트로 이루어진 다수의 입력 데이터에 대한 비교 동작을 모든 비트에 대해 동시 수행함으로써 비교 동작 속도를 개선할 수 있는 효과가 있다.

또한, 본 고안의 비교 장치는 패스 트랜지스터 및 단방향 센스 증폭기로 구현되어 수많은 논리 게이트로 이루어진 비교 장치에 비해 구현 면적이 크게 줄어드는 탁월한 효과가 있으며, 아울러 이러한 면적 개선으로 인해 하나의 웨이퍼에서 더 많은 다이(die)를 확보할 수 있음으로써 수율 향상을 꾀할 수 있다.

Claims (6)

1. N비트 크기의 다수 데이터를 등가 비교하기 위한 비교 장치에 있어서,

   제1 데이터 및 제2 데이터의 반전된 값이 게이트단 및 소스단에 각기 연결되는 제1 NMOS 트랜지스터와 상기 제1 데이터의 반전된 값 및 상기 제2 데이터가 게이트단 및 소스단에 각기 연결되는 제2 NMOS 트랜지스터를 구비하여 상기 데이터의 해당 비트별로 등가 비교하기 위한 다수개의 비트별 비교 수단; 및

   상기 비트별 비교 수단으로부터 출력되는 비트별 비교 결과 신호에 응답하여 상기 다수 데이터의 최종 등가 여부에 대한 최종 비교 결과 신호를 출력하기 위해 전원전압단 및 상기 최종 비교 결과 신호의 출력단 사이에 직렬연결되되, 상기 제1 및 제2 NMOS 트랜지스터의 공통 드레인단으로부터 출력되는 각 신호를 게이트단으로 각기 입력받는 다수의 PMOS 트랜지스터를 포함하는 최종 비교 결과 신호 출력 수단

   을 포함하여 이루어지는 비교 장치.
2. 제 1 항에 있어서,

   상기 비교 장치는, 상기 최종 비교 결과 신호의 레벨을 안정적으로 출력하기 위해 단방향 센스 증폭 수단을 더 구비하는 것을 특징으로 하며,

   상기 단방향 센스 증폭 수단은, 전원전압단 및 상기 최종 비교 결과 신호의출력단 사이에 연결되며, 게이트로 반전된 상기 최종 비교 결과 신호를 입력받는 PMOS 트랜지스터; 및

   상기 최종 비교 결과 신호의 출력단 및 접지전원단 사이에 연결되되 게이트에 전원전압단이 연결되는 NMOS 트랜지스터

   를 포함하여 이루어지는 비교 장치.
3. 제 2 항에 있어서,

   상기 NMOS 트랜지스터는, 상기 최종 비교 결과 신호의 안정적인 레벨을 위해 상기 PMOS 트랜지스터의 크기보다 크도록 구성되는 것을 특징으로 하는 비교 장치.
4. 4비트의 제1 내지 제4 데이터를 등가 비교하기 위한 비교 장치에 있어서,

   상기 제1 데이터 및 상기 제2 데이터의 반전된 값이 게이트단 및 소스단에 각기 연결되는 제1 NMOS 트랜지스터와 상기 제1 데이터의 반전된 값 및 상기 제2 데이터가 게이트단 및 소스단에 각기 연결되는 제2 NMOS 트랜지스터를 구비하여 상기 제1 및 제2 데이터의 각 비트별로 등가 비교하기 위한 제1 내지 제4 비트별 비교 수단;

   상기 제3 데이터 및 상기 제4 데이터의 반전된 값이 게이트단 및 소스단에 각기 연결되는 제1 NMOS 트랜지스터와 상기 제3 데이터의 반전된 값 및 상기 제4데이터가 게이트단 및 소스단에 각기 연결되는 제2 NMOS 트랜지스터를 구비하여 상기 제3 및 제4 데이터의 각 비트별로 등가 비교하기 위한 제5 내지 제8 비트별 비교 수단; 및

   상기 제1 내지 제8 비트별 비교 수단으로부터 출력되는 비트별 비교 결과 신호에 응답하여 상기 제1 내지 제4 데이터의 최종 등가 여부에 대한 최종 비교 결과 신호를 출력하기 위해 전원전압단 및 상기 최종 비교 결과 신호의 출력단 사이에 직렬연결되되, 상기 제1 내지 제8 비트별 비교 수단으로부터 출력되는 비트별 비교 결과 신호를 게이트단으로 각기 입력받는 제1 내지 제8 PMOS 트랜지스터를 포함하는 최종 비교 결과 신호 출력 수단

   을 포함하여 이루어지는 비교 장치.
5. 제 4 항에 있어서,

   상기 비교 장치는, 상기 최종 비교 결과 신호의 레벨을 안정적으로 출력하기 위해 단방향 센스 증폭 수단을 더 구비하는 것을 특징으로 하며,

   상기 단방향 센스 증폭 수단은, 전원전압단 및 상기 최종 비교 결과 신호의 출력단 사이에 연결되며, 게이트로 반전된 상기 최종 비교 결과 신호를 입력받는 PMOS 트랜지스터; 및

   상기 최종 비교 결과 신호의 출력단 및 접지전원단 사이에 연결되되 게이트에 전원전압단이 연결되는 NMOS 트랜지스터

   를 포함하여 이루어지는 비교 장치.
6. 제 5 항에 있어서,

   상기 NMOS 트랜지스터는,

   상기 최종 비교 결과 신호의 안정적인 레벨을 위해 상기 PMOS 트랜지스터의 크기보다 크도록 구성되는 것을 특징으로 하는 비교 장치.