KR100356796B1 - 반도체 소자의 출력버퍼회로 - Google Patents

반도체 소자의 출력버퍼회로 Download PDF

Info

Publication number
KR100356796B1
KR100356796B1 KR1019990060816A KR19990060816A KR100356796B1 KR 100356796 B1 KR100356796 B1 KR 100356796B1 KR 1019990060816 A KR1019990060816 A KR 1019990060816A KR 19990060816 A KR19990060816 A KR 19990060816A KR 100356796 B1 KR100356796 B1 KR 100356796B1
Authority
KR
South Korea
Prior art keywords
signal
output
pulse
input signal
pull
Prior art date
Application number
KR1019990060816A
Other languages
English (en)
Other versions
KR20010063636A (ko
Inventor
정회권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990060816A priority Critical patent/KR100356796B1/ko
Publication of KR20010063636A publication Critical patent/KR20010063636A/ko
Application granted granted Critical
Publication of KR100356796B1 publication Critical patent/KR100356796B1/ko

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222Clock generating, synchronizing or distributing circuits within memory device

Abstract

본 발명은 반도체 소자의 고속 출력버퍼에 관한 것이다.
본 발명은 외부로부터 인가되는 입력신호를 출력노드로 출력하기 위한 반도체 메모리소자의 출력버퍼회로에 있어서, 상기 출력인에이블신호가 인에이블되었을 때 상기 입력신호에 따라 구동수단을 구동하여 출력노드를 통해 출력신호를 출력하기 위한 출력버퍼수단과; 입력신호의 천이가 검출되면 상기 출력인에이블신호가 인에이블되기전에 상기 출력버퍼수단의 구동수단을 구동시켜 상기 출력노드가 미리 구동되도록 제어하는 제어수단과; 상기 입력신호의 천이가 천이될때마다 이를 검출하여 상기 제어수단으로 출력노드를 구동시켜주기 위한 펄스신호를 자동적으로 발생하는 셀프펄스 발생수단을 구비한다.

Description

반도체 소자의 출력버퍼회로{OUTPUT BUFFER CIRCUIT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 출력버퍼회로에 관한 것으로서, 보다 구체적으로는 셀프펄스 발생기를 이용한 고속 출력버퍼회로에 관한 것이다.
도 1은 종래의 반도체 소자의 출력버퍼회로도를 도시한 것이다. 도 1을 참조하면, 종래의 반도체 소자의 출력버퍼회로는 외부로부터, 예를 들면 감지증폭기(도면상에는 도시되지 않음)로부터 인가되는 입력신호(sj)와 제어신호인 출력인에이블신호(poe1)를 각각 반전시켜 주기위한 제1 및 제2인버터(11, 12)와, 제1 및 제2인버터의 출력을 두 입력으로 하여 노아 게이트(13)와, 상기 출력인에이블신호(poe1)와 제1인버터(11)의 출력신호를 두 입력으로 하는 낸드게이트(14)와, 상기 노아 게이트(13)과 낸드 게이트(14)의 출력을 반전시켜 각각 풀업구동신호(dp1)와 풀다운 구동신호(dn1)을 발생하는, PMOS 트랜지스터와 NMOS 트랜지스터(105-1, 105-2), (106-1, 106-2)의 CMOS트랜지스터로 구성된 제3 및 제4인버터(15, 16)와, 상기 제3 및 제4인버터(13, 14)를 통해 발생되는 풀업구동신호(dp1)와 풀다운 구동신호(dn1)에 의해 각각 구동되어 출력노드(dout1)를 통해 출력신호를 발생하는 풀업 구동용 PMOS 트랜지스터(17)와 풀다운 구동용 NMOS 트랜지스터(18)로 이루어진다.
상기한 바와같은 종래의 출력버퍼회로의 동작을 살펴보면 다음과 같다.
상기 출력버퍼인에이블신호(poe1)가 하이상태로 인에이블되는 경우에는, 상기 출력버퍼회로는 인에이블되어 외부로부터, 예를 들면 감지증폭기로부터 인가되는 신호(sj)에 따른 출력신호를 출력노드(dout1)로 출력하게 된다.
즉, 입력신호(sj)가 로우상태이면 노아 게이트(13) 및 제3인버터(15)를 통해 하이상태의 풀업구동신호(dp1)가 발생되어 풀업용 PMOS 트랜지스터(17)는 턴오프되고, 이와 동시에 낸드 게이트(14)와 제4인버터(16)를 통해 하이상태의 풀다운신호(dn1)가 발생되어 풀다운용 NMOS 트랜지스터(18)가 턴온되므로 출력노드(dout1)로 로우상태의 신호를 출력한다.
입력신호(sj)가 하이상태이면 낸드 게이트(14)와 제4인버터(16)를 통해 로우상태의 풀다운 구동신호(dn1)를 출력하여 풀다운용 NMOS 트랜지스터(18)는 오프되고, 이와 동시에 노아 게이트(13)와 제3인버터(15)를 통해 로우상태의 풀업신호(dp1)가 발생되어 풀업용 PMOS 트랜지스터(17)가 턴온되므로 출력노드(dout1)로 하이상태의 신호를 출력한다.
한편, 출력버퍼인에이블신호(poe1)가 로우상태로 디스에이블된 경우에는 상기 출력버퍼회로는 디스에이블되어 동작하지 않는다. 이때, 출력버퍼는 감지증폭기로부터 인가되는 입력신호(sj)에 관계없이 노아 게이트(13)와 제3인버터(15)를 통해 하이상태의 풀업구동신호(dp1)를 발생함과 동시에 낸드 게이트(14) 및 제4인버터(16)를 통해 로우상태의 풀다운 구동신호(dn1)를 발생되어 풀업용 PMOS 트랜지스터(15)와 풀다운용 NMOS 트랜지스터(16)가 동시에 턴오프되므로, 출력노드(dout1)는 플로팅상태가 되어 하이 임피던스상태로 천이된다.
상기한 바와같은 종래의 출력버퍼회로는 도 4에 도시된 바와같이, 타이밍 미스매치(timing mismatch)의 발생을 방지하기 위하여, 감지증폭기로부터의 신호(Sj)가 천이된 후 약 5nsec 후에 출력인에이블신호(poe1)가 하이상태로 인에이블되도록 하였다.
이는 상기와는 반대로 출력인에이블신호(poe1)가 하이상태로 인에이블된 후 감지증폭기(Sj)의 출력이 천이되면 출력노드(Dout1)의 전위는 이전의 반전레벨을 갖는 신호를 출력하고 있는 상태에서 원하는 데이터를 출력하기 때문에 엑세스 속도가 저하되는 것을 방지하기 위함이다.
종래에는 상기에서 설명한 바와같이 감지증폭기로부터 신호가 출력되는 시간보다 출력인에이블신호가 인에이블되는 시간을 딜레이시켜 줌으로써 출력인에이블신호(poe1)가 로우상태로 디스에이블되어 있는 시간동안 출력노드(dout1)의 전위를 미리 하이임피던스상태로 만들어 주어 억세스속도를 향상시킬 수 있었다.
그러나, 종래의 출력버퍼회로에서는, 감지증폭기로부터 신호가 천이된 후 일정시간이 경과한 후에 출력인에이블신호를 하이상태로 인에이블시켜주는 것이 어렵기 때문에, 타이밍 미스매치를 방지하기 위하여 약 5nsec 간의 딜레이를 둔 다음 출력인에이블신호를 하이상태로 인에이블시켜 줌으로써, 결과적으로는 억세스속도의 지연을 초래하였다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서,셀프펄스 발생기를 이용하여 감지증폭기로부터 출력되는 신호가 천이될 때마다 출력인에이블신호가 인에이블되기전에 미리 출력노드를 구동시켜 줌으로써 억세스 속도를 향상시킬 수 있는 반도체 소자의 출력버퍼회로를 제공하는 데 그 목적이 있다.
도 1은 종래의 반도체 소자의 출력버퍼회로도,
도 2는 본 발명의 실시예에 따른 반도체 소자의 출력버퍼회로도,
도 3은 도 2에 도시된 반도체 소자의 출력버퍼회로에 있어서, 셀프펄스 발생수단의 상세 회로도,
도 4는 종래의 출력버퍼회로의 시뮬레이션 결과를 도시한 도면,
도 5는 본 발명의 실시예에 따른 출력버퍼회로의 시물레이션 결과를 도시한 도면,
(도면의 주요 부분에 대한 부호의 설명)
100 : 출력버퍼수단 200 : 제어수단
300 : 셀프펄스 발생수단 101, 102, 202 : 인버터
104 : 낸드 게이트 103, 304, 305, 306, 307 : 노아 게이트
105-1, 106-1, 107, 203 : PMOS트랜지스터
105-2, 106-2, 108, 201 : NMOS 트랜지스터
302, 303 : 딜레이수단
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 감지증폭기로부터 독출된 출력인에이블신호에 따라서 출력노드로 출력하기 위한 반도체 메모리소자의 출력버퍼회로에 있어서, 상기 출력인에이블신호가 인에이블되었을 때 상기 입력신호에 따라 구동수단을 구동하여 출력노드를 통해 출력신호를 출력하기 위한 출력버퍼수단과; 상기 입력신호의 천이가 검출되면 상기 출력인에이블신호가 인에이블되기전에 상기 출력버퍼수단의 구동수단을 구동시켜 상기 출력노드가 미리 구동되도록 제어하는 제어수단과; 상기 입력신호의 천이가 천이될때마다 이를 검출하여 상기 제어수단으로 출력노드를 구동시켜주기 위한 펄스신호를 자동적으로 발생하는 셀프펄스 발생수단을 구비하는 반도체 소자의 출력버퍼회로를 제공하는 것을 특징으로 한다.
상기 제어수단은 상기 출력인에이블신호가 인에이블되기 전 상기 입력신호가 로우상태에서 하이상태로 천이될 때 상기 셀프펄스 발생수단으로부터 발생되는 제1펄스신호에 의해 상기 출력버퍼수단의 구동수단을 구동시켜 상기 출력노드를 미리 구동시켜 주기 위한 제1수단과; 상기 출력인에이블신호가 인에이블되기 전 상기 입력신호가 하이상태에서 로우상태로 천이될 때 상기 셀프펄스 발생수단으로부터 발생되는 제2펄스신호에 의해 상기 출력버퍼수단의 구동수단을 구동시켜 상기 출력노드를 미리 구동시켜주기 위한 제2수단을 구비하는 것을 특징으로 한다.
상기 제어수단의 제1수단은 상기 셀프펄스 발생수단으로부터 발생되는 제1펄스신호가 게이트에 인가되고, 상기 출력버퍼수단의 구동수단과 접지사이에 연결되는 NMOS 트랜지스터로 이루어지고, 제2수단은 상기 셀프펄스 발생수단으로부터 발생되는 제2펄스신호를 반전시켜 주기위한 인버터와; 상기 인버터의 출력이 게이트에 인가되고, 상기 출력버퍼수단의 구동수단과 전원전압사이에 연결되는 PMOS 트랜지스터로 이루어지는 것을 특징으로 한다.
상기 셀프펄스 발생수단은 상기 입력신호를 입력하여 상기 입력신호가 로우상태에서 하이상태로 천이되는 것을 감지하여 제1펄스신호를 상기 제어수단으로 발생하는 제1발생수단과; 상기 입력신호를 입력하여 상기 입력신호가 하이상태에서 로우상태로 천이되는 것을 감지하여 제2펄스신호를 상기 제어수단으로 발생하는 제2발생수단으로 이루어지는 것을 특징으로 한다.
상기 셀프펄스 발생수단의 제1발생수단은 상기 입력신호를 반전시켜주기 위한 인버터와; 상기 인버터의 출력을 일정시간 딜레이시켜 주기위한 딜레이수단과; 상기 인버터의 출력신호와 상기 딜레이수단의 출력신호를 두 입력으로 하는 제1노아 게이트와; 상기 인버터의 출력신호와 상기 제1노아 게이트의 출력신호를 두 입력으로 하는 제2노아 게이트로 이루어지는 것을 특징으로 한다.
상기 셀프펄스 발생수단의 제2발생수단은 상기 입력신호를 일정시간 딜레이시켜 주기위한 딜레이수단과; 상기 입력신호와 상기 딜레이수단의 출력신호를 두 입력으로 하는 제1노아 게이트와; 상기 제1노아 게이트의 출력신호를 두 입력으로 하는 제2노아 게이트로 이루어지는 것을 특징으로 한다.
또한 본 발명은 감지증폭기로부터 독출되는 입력신호를 출력인에이블신호에 따라서 출력노드로 출력하기 위한 반도체 메모리소자의 출력버퍼회로에 있어서, 상기 출력인에이블신호가 인에이블되었을 때 상기 입력신호에 따라 풀업용 구동수단 또는 풀다운용 구동수단을 구동하여 출력노드를 통해 출력신호를 출력하기 위한 출력버퍼수단과; 상기 입력신호가 로우상태에서 하이상태로 천이되면 상기 출력버퍼수단의 풀업용 구동수단을 구동하기 위한 제1펄스신호를 자동적으로 발생하고, 상기 입력신호가 하이상태에서 로우상태로 천이되면 상기 출력버퍼수단의 풀다운용 구동수단을 구동하기 위한 제2펄스신호를 자동적으로 발생하는 셀프펄스 발생수단과; 상기 입력신호가 로우상태에서 하이상태로 천이시 상기 셀프펄스 발생수단으로부터의 제1펄스신호에 의해 상기 풀업용 구동수단을 구동하고, 상기 입력신호가 하이상태에서 로우상태로 천이시 상기 셀프펄스 발생수단으로부터의 제2펄스신호에 의해 상기 풀다운용 구동수단을 구동하여서, 상기 출력인에이블신호가 인에이블되기전에 미리 상기 출력노드가 구동되도록 제어하는 제어수단을 구비하는 반도체 소자의 출력버퍼회로를 제공하는 것을 특징으로 한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 출력버퍼회로도를 도시한 것이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 출력버퍼회로는 출력인에이블신호(poe2)가 인에이블되었을 때 외부로부터, 예를 들면 감지증폭기(도면상에는 도시되지 않음)로부터 인가되는 입력신호(sj)에 따른 출력신호를 출력노드(dout2)로 발생하기 위한 출력버퍼수단(100)과, 상기 감지증폭기로부터 인가되는 입력신호(Sj)를 입력하고, 상기 입력신호(Sj)가 천이될 때마다 펄스신호를 자동적으로 발생하는 셀프펄스 발생수단(300)과, 상기 셀프펄스 발생수단(300)으로부터 발생되는 펄스신호에 따라 상기 출력인에이블신호(poe2)에 관계없이 상기 입력신호(Sj)가 천이될때마다 상기 출력버퍼수단(100)의 구동수단을 구동하여 출력노드(dout2)가 미리 구동되도록 하는 제어수단(200)을 구비한다.
상기 출력버퍼수단(100)은 도 1에서와 마찬가지로, 외부로부터, 예를 들면 감지증폭기(도면상에는 도시되지 않음)로부터 인가되는 입력신호(sj)와 제어신호인 출력인에이블신호(poe2)를 각각 반전시켜 주기위한 제1 및 제2인버터(101, 102)와, 상기 제1 및 제2인버터(101, 102)의 출력신호를 두 입력으로 하는 제1노아 게이트(103)와, 상기 제1인버터(101)의 출력신호와 상기 출력인에이블신호(poe2)를 두 입력으로 하는 낸드 게이트(104)와, 상기 제1노아 게이트(103)의 출력신호를 반전시켜 풀업 구동신호(dp2)를 발생하기 위한, 제1PMOS 트랜지스터(105-1)와 제1NMOS 트랜지스터(105-2)의 제1CMOS 트랜지스터로 구성된 제3인버터(105)와, 상기 낸드 게이트(104)의 출력신호를 반전시켜 풀다운 구동신호(dn2)를 발생하기 위한, 제2PMOS 트랜지스터(106-1)와 제2NMOS 트랜지스터(106-2)의 제2CMOS 트랜지스터로 구성된 제4인버터(106)와, 상기 제3 및 제4인버터(105, 106)로부터 출력되는 풀업 구동신호(dp2)와 풀다운 구동신호(dn2)에 따라 출력노드(dout2)를 구동시켜 주기위한 구동수단으로서 풀업용 제3PMOS 트랜지스터(107)와 풀다운용 제3NMOS 트랜지스터(108)로 이루어진다.
종래의 출력버퍼회로에서는 상기 구동수단인 풀업용 PMOS 트랜지스터(17)와NMOS 트랜지스터(18)는 출력인에이블신호(poe1)가 하이상태로 인에이블되었을 때 감지증폭기로부터 인가되는 입력신호(sj)에 의해 제4인버터(15), (16)로부터 출력되는 풀업 구동신호(dp1)와 풀다운 구동신호(dn1)에 의해서만 구동되었다.
그러나, 본 발명의 실시예에서는 상기 입력신호(Sj)가 천이된 후 상기 구동수단인 풀업용 제3PMOS 트랜지스터(107)와 풀다운용 제3NMOS 트랜지스터(108)는 출력인에이블신호(poe2)가 하이상태로 인에이블되었을 때에는 감지증폭기로부터 인가되는 입력신호(Sj)에 의해 상기 제3 및 제4인버터(105), (106)로부터 발생되는 풀업용 구동신호(dp2)와 풀다운용 구동신호(dn2)에 의해 구동되어 입력신호(Sj)에 따른 출력신호를 출력노드(dout2)를 통해 발생한다.
반면에, 상기 입력신호(Sj)가 천이된후 출력인에이블신호(poe2)가 하이상태로 인에이블되기전 즉, 로우상태로 디스에이블되어 있을 때에는 셀프펄스 발생기(300)로부터 발생되는 펄스신호(lh_con)와 (hl_con)에 의해 제어수단(200)이 풀업용 제3PMOS 트랜지스터(107)과 풀다운용 제3NMSO 트랜지스터(108)를 구동시켜 상기 출력노드(dout2)를 하이상태 또는 로우상태로 미리 구동되도록 한다.
상기 제어수단(200)은 출력인에이블신호(poe2)가 디스에이블상태에서 입력신호(Sj)가 로우상태에서 하이상태로 천이될 때 셀프펄스 발생수단(300)으로부터 발생되는 제1펄스신호(lh_con)에 의해 상기 출력버퍼수단(100)의 풀업용 제3PMOS 트랜지스터(107)를 구동시켜 출력노드(dout2)를 미리 하이상태로 구동하도록 하기 위한 제1수단과, 출력인에이블신호(poe2)가 디스에이블상태에서 입력신호(Sj)가 하이상태에서 로우상태로 천이될 때 셀프펄스 발생수단(300)으로부터 발생되는 제2펄스신호(hl_con)에 의해 상기 출력버퍼수단(100)의 풀다운용 제3NMOS 트랜지스터(108)를 구동시켜 출력노드(dout2)를 미리 로우상태로 구동하도록 하기 위한 제2수단을 구비한다.
상기 제어수단(200)의 제1수단은 셀프펄스 발생수단(300)으로부터 발생되는 제1펄스신호(lh_con)가 게이트에 인가되고, 상기 풀업용 제3PMOS 트랜지스터(107)의 게이트와 접지사이에 연결되는 제4NMOS 트랜지스터(201)로 이루어진다.
상기 제어수단(200)의 제2수단은 셀프펄스 발생수단(300)으로부터 발생되는 제2펄스신호(hl_con)를 반전시켜 주기위한 제5인버터(202)와, 상기 제5인버터(202)의 출력이 게이트에 인가되고, 상기 풀다운용 제3NMOS 트랜지스터(108)의 게이트와 전원전압사이에 연결되는 제4PMOS 트랜지스터(203)로 이루어진다.
도 3은 본 발명의 실시예에 따른 출력버퍼회로에 있어서, 셀프펄스 발생수단(300)의 상세도를 도시한 것이다.
도 3을 참조하면, 상기 셀프펄스 발생수단(300)은 감지증폭기로부터 인가되는 입력신호(Sj)를 입력하고, 상기 입력신호(Sj)가 로우상태에서 하이상태로 천이되는 것을 감지하여 제1펄스신호(lh_con)를 발생하는 제1발생수단과, 감지증폭기로부터 인가되는 입력신호(Sj)를 입력하고, 상기 입력신호(Sj)가 하이상태에서 로우상태로 천이되는 것을 감지하여 제2펄스신호(hl_con)를 발생하는 제2발생수단으로 이루어진다.
상기 셀프펄스 발생수단(300)의 제1발생수단은 감지증폭기로부터 인가되는 입력신호(Sj)를 반전시켜주기 위한 제6인버터(301)와, 상기 제6인버터(301)의 출력을 일정시간 딜레이시켜주기위한 제1딜레이수단(302)과, 상기 제6인버터(301)의 출력신호와 상기 제1딜레이수단(302)의 출력신호를 두 입력으로 하는 제2노아 게이트(304)와, 상기 제6인버터(301)의 출력신호와 상기 제2노아 게이트(304)의 출력신호를 두 입력으로 하는 제3노아 게이트(306)로 이루어져서, 상기 입력신호(Sj)가 로우상태에서 하이상태로 천이될 때 제1펄스신호(lh_con)를 발생한다.
상기 셀프펄스 발생수단(300)의 제2발생수단은 감지증폭기로부터 인가되는 입력신호(Sj)를 일정시간 딜레이시켜 주기위한 제2딜레이수단(303)과, 상기 입력신호(Sj)와 제2딜레이수단(303)의 출력신호를 두 입력으로 하는 제4노아 게이트(305)와, 상기 제4노아 게이트(305)의 출력신호와 상기 입력신호(Sj)를 두 입력으로 하는 제5노아 게이트(307)로 이루어져서, 상기 입력신호(Sj)가 하이상태에서 로우상태로 천이될 때 제2펄스신호(hl_con)를 발생한다.
상기한 바와같은 구성을 갖는 본 발명의 반도체 소자의 출력버퍼회로의 동작을 도 5를 참조하여 설명하면 다음과 같다.
먼저, 도 5에 도시된 바와같이 감지증폭기로부터 인가되는 입력신호(Sj)가 하이상태에서 로우상태로 천이된 후 또는 로우상태에서 하이상태로 천이된 후 출력인에이블신호(poe2)가 하이상태로 인에이블되면, 상기 출력버퍼수단(100)은 인에이블되어 감지증폭기로부터 인가되는 입력신호(sj)에 따른 출력신호를 출력노드(dout2)로 출력하게 된다.
한편, 감지증폭기로부터 인가되는 입력신호(Sj)가 하이상태에서 로우상태로 천이되거나 또는 로우상태에서 하이상태로 천이된 후 출력인에이블신호(poe2)가 하이상태로 인에이블되는 전에는, 상기 셀프펄스 발생수단(300)은 상기 입력신호(Sj)의 천이상태를 감지하여 제1펄스신호(lh_con) 또는 제2펄스신호(hl_con)를 발생한다.
예를 들어, 입력신호(Sj)가 로우상태에서 하이상태로 천이되면 셀프펄스 발생수단(300)은 7.5nsec 의 폭을 갖는 제1펄스신호(lh_con)를 상기 제어수단(200)으로 발생한다. 제어수단(200)은 제1펄스신호(lh_con)에 의해 NMOS 트랜지스터(201)가 턴온되어 풀업용 PMOS 트랜지스터(107)를 턴온시키게 된다.
따라서, 입력신호(Sj)가 로우상태에서 하이상태로 천이될 때, 종래에는 도 4에 도시된 바와같이 출력인에이블신호(poe1)가 하이상태로 인에이블된 다음에 구동수단인 풀업용 PMOS 트랜지스터(17)를 구동시켜주었다. 하지만, 본 발명에서는 도 5에 도시된 바와같이 출력인에이블신호(poe2)가 하이상태로 인에이블되기 전에 입력신호(Sj)의 천이상태를 셀프펄스 발생수단(300)을 통해 감지하여 펄스신호(ih_con)를 발생하여 줌으로써 입력신호의 천이가 검출되면 바로 풀업용 PMOS 트랜지스터(107)를 구동시켜 주었다.
따라서, 본 발명의 출력버퍼회로는 종래보다 빠르게 로우상태의 풀업 구동신호(dp2)를 발생하여 줌으로써 출력노드(dout2)를 종래보다 4.2ns 빠르게 하이상태로 구동시켜 줌을 알 수 있다.
이와는 달리, 입력신호(Sj)가 하이상태에서 로우상태로 천이되면 셀프펄스 발생수단(300)은 7.6nsec 의 폭을 갖는 제2펄스신호(hl_con)를 상기 제어수단(200)으로 발생한다. 제어수단(200)은 제2펄스신호(hl_con)에 의해 PMOS트랜지스터(203)가 턴온되어 풀다운용 NMOS 트랜지스터(108)를 턴온시키게 된다.
따라서, 입력신호(Sj)가 하이상태에서 로우상태로 천이될 때, 종래에는 도 4에 도시된 바와같이 출력인에이블신호(poe1)가 하이상태로 인에이블된 다음에 구동수단인 풀다운용 NMOS 트랜지스터(18)를 구동시켜주었지만, 본 발명에서는 도 5에 도시된 바와같이 출력인에이블신호(poe2)가 하이상태로 인에이블되기 전에 입력신호(Sj)의 천이상태를 셀프펄스 발생수단(300)을 통해 감지하여 펄스신호(hi_con)를 발생하여 줌으로써 입력신호의 천이가 검출되면 바로 풀다운 용 NMOS 트랜지스터(108)를 구동시켜 주었다.
그러므로, 본 발명의 출력버퍼회로는 종래보다 빠르게 하이상태의 풀다운 구동신호(dn2)를 발생하여 줌으로써 출력노드(dout2)를 종래보다 3.4ns 빠르게 하이상태로 구동시켜 줌을 알 수 있다.
상기한 바와같은 본 발명의 출력버퍼회로에 따르면, 감지증폭기로부터 인가되는 입력신호가 천이되면, 입력신호의 천이상태를 감지하여 출력인에이블신호가 인에이블되기 전에 미리 출력노드를 구동시켜 줌으로써 감지증폭기로부터의 입력신호와 출력인에이블신호의 미스매칭을 방지하기 위한 타임딜레이와 관계없이 억세스속도를 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 외부로부터 인가되는 입력 신호를 출력 인에이블 신호에 따라 출력 노드로 출력하는 출력 버퍼 회로에 있어서,
    풀업 구동부 및 풀다운 구동부를 포함하며, 상기 출력 인에이블 신호가 인에이블 상태로 되면 상기 입력 신호에 따라 상기 풀업 구동부 또는 상기 풀다운 구동부를 구동하여 상기 출력 노드를 통해 출력 신호를 출력하는 출력 버퍼 수단과,
    상기 입력 신호가 천이되면 펄스 신호를 생성하여 출력하는 펄스 발생 수단과,
    상기 펄스 발생 수단으로부터 펄스 신호가 수신되면 상기 풀업 구동부 또는 상기 풀다운 구동부를 구동하는 제어 수단을
    구비하는 것을 특징으로 하는 출력 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 펄스 발생 수단은 상기 입력 신호가 로우 상태에서 하이 상태로 천이하면 제1 펄스 신호를 생성하고, 상기 입력 신호가 하이 상태에서 로우 상태로 천이하면 제2 펄스 신호를 생성하는 것을 특징으로 하는 출력 버퍼 회로.
  3. 제 2 항에 있어서,
    상기 제어 수단은 상기 펄스 발생 수단으로부터 상기 제1 펄스 신호가 수신되면 상기 풀업 구동부를 구동하고, 상기 제2 펄스 신호가 수신되면 상기 풀다운 구동부를 구동하는 것을 특징으로 하는 출력 버퍼 회로.
  4. 제 3 항에 있어서, 상기 제어 수단은
    상기 제1 펄스 신호가 게이트에 입력되고, 상기 풀업 구동부의 입력 단자와 접지 단자 사이에 채널이 연결되는 NMOS 트랜지스터와,
    상기 제2 펄스 신호가 게이트에 입력되고, 상기 풀다운 구동부의 출력 단자와 전원 단자 사이에 채널이 연결되는 PMOS 트랜지스터를
    구비하는 것을 특징으로 하는 출력 버퍼 회로.
  5. 제 2 항에 있어서, 상기 펄스 발생 수단은
    상기 입력 신호를 수신하여, 상기 입력 신호가 로우 상태에서 하이 상태로 천이되면 상기 제1 펄스 신호를 생성하는 제1 펄스 발생부와,
    상기 입력 신호를 수신하여, 상기 입력 신호가 하이 상태에서 로우 상태로 천이되면 상기 제2 펄스 신호를 생성하는 제2 펄스 발생부를
    구비하는 것을 특징으로 하는 출력 버퍼 회로.
  6. 제 5 항에 있어서, 상기 제1 펄스 발생부는
    상기 수신된 입력 신호를 반전시키는 제1 인버터와,
    상기 인버터의 출력 신호를 일정 시간 지연시키는 제1 지연 소자와,
    상기 제1 인버터의 출력 신호와 상기 제1 지연소자의 출력 신호를 두 입력 신호로 하는 제1 노아 게이트와,
    상기 제1 인버터의 출력 신호와 상기 제1 노아 게이트의 출력 신호를 두 입력 신호로 하는 제2 노아 게이트를
    구비하는 것을 특징으로 하는 출력 버퍼 회로.
  7. 제 5 항에 있어서, 상기 제2 펄스 발생부는
    상기 입력 신호를 일정 시간 지연시키는 제2 지연 소자와,
    상기 입력 신호와 상기 제2 지연 소자의 출력 신호를 두 입력으로 하는 제3 노아 게이트와,
    상기 입력 신호와 상기 제3 노아 게이트의 출력 신호를 두 입력 신호로 하는 제4 노아 게이트를
    구비하는 것을 특징으로 하는 출력 버퍼 회로.
  8. 외부로부터 인가되는 입력 신호를 출력 인에이블 신호에 따라 출력 노드로 출력하는 출력 버퍼 회로에 있어서,
    풀업 구동부 및 풀다운 구동부를 포함하며, 상기 출력 인에이블 신호가 인에이블 상태로 되면 상기 입력 신호에 따라 상기 풀업 구동부 또는 상기 풀다운 구동부를 구동하여 상기 출력 노드를 통해 출력 신호를 출력하는 출력 버퍼 수단과,
    상기 입력 신호가 로우 상태에서 하이 상태로 천이하면 제1 펄스 신호를 생성하고, 상기 입력 신호가 하이 상태에서 로우 상태로 천이하면 제2 펄스 신호를 생성하는 펄스 발생 수단과,
    상기 펄스 발생 수단으로부터 상기 제1 펄스 신호가 수신되면 상기 풀업 구동부를 구동하고, 상기 제2 펄스 신호가 수신되면 상기 풀다운 구동부를 구동하는 제어 수단을
    구비하는 것을 특징으로 하는 출력 버퍼 회로.
KR1019990060816A 1999-12-23 1999-12-23 반도체 소자의 출력버퍼회로 KR100356796B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990060816A KR100356796B1 (ko) 1999-12-23 1999-12-23 반도체 소자의 출력버퍼회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990060816A KR100356796B1 (ko) 1999-12-23 1999-12-23 반도체 소자의 출력버퍼회로

Publications (2)

Publication Number Publication Date
KR20010063636A KR20010063636A (ko) 2001-07-09
KR100356796B1 true KR100356796B1 (ko) 2002-10-19

Family

ID=19628516

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990060816A KR100356796B1 (ko) 1999-12-23 1999-12-23 반도체 소자의 출력버퍼회로

Country Status (1)

Country Link
KR (1) KR100356796B1 (ko)

Also Published As

Publication number Publication date
KR20010063636A (ko) 2001-07-09

Similar Documents

Publication Publication Date Title
KR940008718B1 (ko) 직류 전류를 제거한 데이타 출력버퍼
KR0164807B1 (ko) 반도체 메모리 장치의 데이타 출력버퍼 제어회로
JP2868990B2 (ja) データ出力バッファー
JPH09121151A (ja) データ出力バッファ
US5835449A (en) Hyper page mode control circuit for a semiconductor memory device
US6486713B2 (en) Differential input buffer with auxiliary bias pulser circuit
JP2983157B2 (ja) データ出力バッファ
KR100276563B1 (ko) 출력버퍼회로
US6094376A (en) Data output buffer control circuit for a semiconductor memory device
KR100313603B1 (ko) 반도체 메모리의 센스앰프 제어회로
US6232797B1 (en) Integrated circuit devices having data buffer control circuitry therein that accounts for clock irregularities
KR100356796B1 (ko) 반도체 소자의 출력버퍼회로
KR100400710B1 (ko) 버퍼회로
KR100673699B1 (ko) 센스 증폭기 출력 제어 회로
KR100455736B1 (ko) 프리세트기능을 갖는 출력버퍼회로_
KR100260358B1 (ko) 반도체 메모리소자의 출력버퍼회로
KR100233331B1 (ko) 신호천이검출회로
JP3206737B2 (ja) ラッチ回路
KR100434966B1 (ko) 출력 드라이버
US6549471B1 (en) Adiabatic differential driver
KR100214546B1 (ko) 출력 버퍼회로
KR20010036452A (ko) 출력버퍼회로
KR100549931B1 (ko) 반도체 메모리 장치의 데이터 출력회로
KR100293826B1 (ko) 출력버퍼회로_
JP3569186B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee