JP2805466B2 - メモリのアドレス遷移検出回路 - Google Patents

メモリのアドレス遷移検出回路

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JP2805466B2
JP2805466B2 JP8173410A JP17341096A JP2805466B2 JP 2805466 B2 JP2805466 B2 JP 2805466B2 JP 8173410 A JP8173410 A JP 8173410A JP 17341096 A JP17341096 A JP 17341096A JP 2805466 B2 JP2805466 B2 JP 2805466B2
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、メモリのアドレス
遷移検出回路に係るもので、詳しくは、メモリに入力さ
れるアドレス信号のパルス幅の長短に拘わりなく、常に
一定なパルス幅を有したアドレス遷移検出信号を発生
し、メモリの誤動作を防止し得るメモリのアドレス遷移
検出回路に関するものである。
【0002】
【従来の技術】従来、メモリのアドレス遷移検出回路に
おいては、図3に示したように、外部から入力するチッ
プ選択信号CSb及びアドレス信号ADを否定論理和す
るNORゲート1と、該NORゲート1から出力する信
号をラッチし相互に異なる位相のラッチ信号LAS1、
LAS2をそれぞれ出力するラッチ2と、該ラッチ2か
ら出力する各ラッチ信号LAS1、LAS2を所定時間
遅延させ遅延信号DLS1、DLS2をそれぞれ出力す
る各信号遅延部3、4と、ラッチ2から出力するラッチ
信号LAS1、LAS2及び各信号遅延部3、4から出
力する遅延信号DLS1、DLS2によりアドレス遷移
検出信号ATDSを出力する信号出力部5と、を備えて
いた。
【0003】ラッチ2は、NORゲート1から出力され
た信号を反転するインバーター21と、該インバーター
21から出力する信号とラッチ信号LAS2とを否定論
理積するNANDゲート28と、NORゲート1から出
力する信号とNANDゲート28から出力する信号とを
否定論理積するNANDゲート29と、を備えていた。
また、信号遅延部3は、ラッチ2から出力されたラッチ
信号LAS1を順次反転する各インバーター31、32
を備え、信号遅延部4は、ラッチ2から出力されたラッ
チ信号LAS2を順次反転する各インバーター41、4
2を備えていた。
【0004】信号出力部5は、電源電圧Vccがソース
端子に印加され信号遅延部3の遅延信号DLS1ライン
にゲート端子が連結されたPMOSトランジスタMP1
と、該PMOSトランジスタMP1のドレイン端子にソ
ース端子が連結されゲート端子がラッチ2のラッチ信号
LAS1ラインに連結されドレイン端子がアドレス遷移
検出信号ATDSラインに連結されたPMOSトランジ
スタMP2と、ゲート端子がラッチ2のラッチ信号LA
S1ラインに連結されドレイン端子がPMOSトランジ
スタMP2のドレイン端子に連結されたNMOSトラン
ジスタMN1と、NMOSトランジスタMN1のソース
端子にドレイン端子が連結されゲート端子が信号遅延部
4の遅延信号DLS2ラインに連結されソース端子が接
地されたNMOSトランジスタMN2と、NMOSトラ
ンジスタMN2のゲート端子にゲート端子が連結されソ
ース端子に電源電圧Vccが印加されたPMOSトラン
ジスタMP3と、PMOSトランジスタMP3のドレイ
ン端子にソース端子が連結されゲート端子がラッチ2の
ラッチ信号LAS2ラインに連結されドレイン端子がア
ドレス遷移検出信号ATDSに連結されたPMOSトラ
ンジスタMP4と、ゲート端子がラッチ2のラッチ信号
LAS2ラインに連結されドレイン端子がPMOSトラ
ンジスタMP4のドレイン端子に連結されたNMOSト
ランジスタMN3と、NMOSトランジスタMN3のソ
ース端子にドレイン端子が連結されゲート端子がPMO
SトランジスタMP1のゲート端子に連結されソース端
子が接地されたNMOSトランジスタMN4と、を備え
ていた。
【0005】このように構成された従来メモリのアドレ
ス遷移検出回路の作用を説明すると次のようであった。
まず、初期状態でローレベルのチップ選択信号CSb及
びローレベルのアドレス信号ADが入力すると、それら
チップ選択信号CSb及びアドレス信号ADはNORゲ
ート1で否定論理和されハイレベルの信号が出力され
る。次いで、ラッチ2のインバーター21を経て反転さ
れたローレベルの信号がNANDゲート28の一方側端
子に印加され、他方側端子に印加するNANDゲート2
9からの出力信号レベルに拘わりなくハイレベルのラッ
チ信号LAS1がNANDゲート28から出力される。
次いで、NANDゲート29にはNORゲート1から出
力するハイレベルの信号が一方側入力端子に印加され、
他方側入力端子にはNANDゲート28から出力するハ
イレベルのラッチ信号LAS1が印加されて否定論理積
され、ローレベルのラッチ信号LAS2がNANDゲー
ト29から出力される。
【0006】そして、NANDゲート28から出力した
ハイレベルのラッチ信号LAS1は信号遅延部3の各イ
ンバーター31、32を順次通って、所定時間遅延され
たハイレベルの遅延信号DLS1となり、また、NAN
Dゲート29から出力したローレベルのラッチ信号LA
S2は信号遅延部4の各インバーター41、42を順次
通って、所定時間遅延されたローレベルの遅延信号DL
S2となる。次いで、信号出力部5のPMOSトランジ
スタMP1及びNMOSトランジスタMN4の各ゲート
端子にインバーター32から出力するハイレベル信号D
LS1が印加して、PMOSトランジスタMP1及びN
MOSトランジスタMN4がターンオフ及びターンオン
される。PMOSトランジスタMP2及びNMOSトラ
ンジスタMN1の各ゲート端子にはNANDゲート28
から出力するハイレベル信号LAS1が共通して印加さ
れてそれぞれターンオフ及びターンオンされる。また、
NMOSトランジスタMN2及びPMOSトランジスタ
MP3の各ゲート端子にはインバーター42から出力す
るローレベル信号DLS2が印加されてそれぞれターン
オフ及びターンオンされる。PMOSトランジスタMP
4及びNMOSトランジスタMN3の各ゲート端子には
NANDゲート29から出力するローレベル信号LAS
2が共通して印加されてそれぞれターンオン及びターン
オフされる。従って、信号検出部5からはアドレス遷移
検出信号ATDSラインを通ってハイレベルのアドレス
遷移検出信号ATDSが出力される。
【0007】その後、アドレス信号ADがローレベルか
らハイレベルに遷移し、該ハイレベルに遷移したアドレ
ス信号ADのパルス幅がメモリ内部の要求するアドレス
遷移検出信号のパルス幅よりも長い場合、該長いパルス
幅を有したハイレベルのアドレス信号ADがNORゲー
ト1の一方側入力端子に印加され、ローレベル状態のチ
ップ選択信号CSbが他方側入力端子に印加されると、
NORゲート1はアドレス信号ADとチップ選択信号C
Sbとを否定論理和しローレベルの信号を出力する。次
いで、NANDゲート29の一方側入力端子にNORゲ
ート1から出力するローレベル信号が印加され、他方側
端子にはNANDゲート28から出力するハイレベル信
号LAS1が印加されて否定論理積され、NANDゲー
ト29からハイレベルの信号LAS2が出力される。ま
た、NANDゲート28の一方側入力端子にはインバー
タ21から出力するハイレベル信号が印加され、他方側
入力端子にはNANDゲート29から出力するハイレベ
ル信号LAS2が印加されて否定論理積され、NAND
ゲート28からローレベルの信号LAS1が出力され
る。
【0008】次いで、PMOSトランジスタMP2及び
NMOSトランジスタMN1の各ゲート端子にはNAN
Dゲート28から出力するローレベル信号LAS1が共
通して印加されてそれぞれターンオン及びターンオフさ
れ、PMOSトランジスタMP4及びNMOSトランジ
スタMN3の各ゲート端子にはNANDゲート29から
出力するハイレベル信号LAS2が共通して印加されて
それぞれターンオフ及びターンオンされる。PMOSト
ランジスタMP1及びNMOSトランジスタMN4は、
各NANDゲート28、29から出力した各信号LAS
1、LAS2が各信号遅延部3、4を通って出力される
ときまで以前のスイッチング状態であるターンオフ及び
ターンオンの状態をそれぞれ維持し、また、各NMOS
トランジスタMN2及びPMOSトランジスタMP3
も、以前のスイッチング状態であるターンオフ及びター
ンオンの状態をそれぞれ維持する。従って、アドレス遷
移検出信号ATDSはハイレベルからローレベルに遷移
して出力される。
【0009】その後、NANDゲート28から出力する
ローレベル信号LAS1が各インバーター31、32を
順次通ってローレベル信号DLS1として出力され、N
ANDゲート29から出力するハイレベル信号LAS2
が各インバーター41、42を順次通ってハイレベル信
号DLS2として出力されると、PMOSトランジスタ
MP1及びNMOSトランジスタMN4の各ゲート端子
にはインバーター32から出力するローレベル信号DL
S1が共通して印加されてそれぞれターンオン及びター
ンオフされ、NMOSトランジスタMN2及びPMOS
トランジスタMP3の各ゲート端子にはインバーター4
2から出力するハイレベル信号DLS2が共通して印加
されてそれぞれターンオン及びターンオフされる。且
つ、PMOSトランジスタMP2及びNMOSトランジ
スタMN1は直前のスイッチング状態であるターンオン
及びターンオフ状態に維持され、また、PMOSトラン
ジスタMP4及びNMOSトランジスタMN3も直前の
スイッチング状態であるターンオフ及びターンオン状態
に維持される。従って、アドレス遷移検出信号ATDS
はローレベルからハイレベルに遷移して出力される。
【0010】その後、アドレス信号ADがハイレベルか
らローレベルに遷移してNORゲート1に入力され、ロ
ーレベルのチップ選択信号CSbが入力されと、NOR
ゲート1は入力されたアドレス信号ADとチップ選択信
号CSbとを否定論理和しハイレベルの信号を出力す
る。次いで、NANDゲート29の一方側入力端子には
NORゲート1から出力したハイレベル信号が印加さ
れ、他方側入力端子には記NANDゲート28から出力
するローレベル信号LAS1が印加されて否定論理積さ
れ、ハイレベルの信号LAS2が出力される。NAND
ゲート28の一方側入力端子にはNORゲート1から出
力してインバーター21で反転されたローレベル信号が
印加され、他方側入力端子にはNANDゲート29から
出力するローレベル信号LS2が印加されて否定論理積
され、ハイレベルの信号LAS1が出力される。次い
で、PMOSトランジスタMP2及びNMOSトランジ
スタMN1の各ゲート端子にはNANDゲート28から
出力するハイレベル信号LAS1が共通して印加されて
それぞれターンオフ及びターンオンされ、PMOSトラ
ンジスタMP4及びNMOSトランジスタMN3の各ゲ
ート端子にはNANDゲート29から出力するローレベ
ル信号LS2が共通して印加されてそれぞれターンオン
及びターンオフされる。また、各NANDゲート28、
29から出力した信号LAS1、LSA2が各信号遅延
部3、4を通って出力されるときまで、PMOSトラン
ジスタMP1及びNMOSトランジスタMN4は直前の
スイッチング状態であるターンオン及びターンオフ状態
にそれぞれ維持され、PMOSトランジスタMP4及び
NMOSトランジスタMN3もそれぞれターンオン及ぶ
ターンオフ状態に維持される。従って、アドレス遷移検
出信号ATDSはハイレベルからローレベルに遷移して
出力される。
【0011】その後、NANDゲート28から出力した
ハイレベル信号LAS1がインバーター31、33を順
次通って所定時間遅延されてハイレベル信号DLS1と
して出力され、NANDゲート29から出力したローレ
ベル信号LAS2が各インバーター41、42を順次通
って所定時間遅延されてローレベル信号DLS2として
出力されると、PMOSトランジスタMP1及びNMO
SトランジスタMN4の各ゲート端子にはインバーター
32から出力するハイレベル信号DLS1が印加されて
それぞれターンオフ及びターンオンされ、NMOSトラ
ンジスタMN2及びPMOSトランジスタMP3の各ゲ
ート端子にはインバーター42から出力するローレベル
信号DLS2が印加されてそれぞれターンオフ及びター
ンオンされる。また、PMOSトランジスタMP2及び
NMOSトランジスタMN1はそれぞれ直前のスイッチ
ング状態のターンオフ及びターンオン状態に維持され、
PMOSトランジスタMP4及びNMOSトランジスタ
MN3もそれぞれ直前のスイッチング状態のターンオン
及びターンオフ状態に維持される。従って、アドレス遷
移検出信号ATDSはローレベルからハイレベルに遷移
して出力される。
【0012】このように、アドレス信号ADがローレベ
ル状態からハイレベル状態に遷移するときは、信号遅延
部3の遅延時間によりアドレス遷移検出信号ATDSの
パルス幅が決定され、アドレス信号ADがハイ状態から
ロー状態に遷移されるときは前記信号遅延部4の遅延時
間によりアドレス遷移検出信号ATDSのパルス幅が決
定される。
【0013】更に、メモリの要求するアドレス遷移検出
信号ATDSのパルス幅よりも、長いパルス幅を有した
アドレス信号ADがアドレス遷移検出回路に印加される
と、該アドレス遷移検出回路は前述したように動作し
て、メモリの要求するアドレス遷移検出信号のパルス幅
よりも短いパルス幅を有したローレベルのアドレス遷移
検出信号ATDSを出力する。
【0014】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来メモリのアドレス遷移検出回路にお
いては、メモリの要求するアドレス遷移検出信号のパル
ス幅よりも短いパルス幅を有したアドレス信号が回路に
入力されると、入力されたアドレス信号の短いパルス幅
と同様なパルス幅を有したアドレス遷移検出信号が発生
してメモリ内に供給されるようになっているため、非正
常的なアドレス信号(短いパルス幅を含んだアドレス信
号)がメモリに入力するときは該メモリの動作が不安定
になるという不都合な点があった。
【0015】本発明は上記の点に着目してなされたもの
で、メモリに入力するアドレス信号のパルス幅の長短に
拘わりなく、常に一定なパルス幅を有したアドレス遷移
検出信号を出力し、メモリの誤動作を防止し得るメモリ
のアドレス遷移検出回路を提供することを目的とする。
【0016】
【課題を解決するための手段】このため本発明の請求項
1に記載の発明では、外部から入力するアドレス信号及
びチップ選択信号を否定論理和するNORゲートと、
記NORゲートから出力する信号を入力し、相互に異な
る信号レベルの第1レベル維持信号及び第2レベル維持
信号をそれぞれ出力するレベル維持手段と、前記レベル
維持手段から出力する第1及び第2レベル維持信号をラ
ッチして、相互に異なる位相の第1ラッチ信号及び第2
ラッチ信号を出力するラッチ手段と、前記ラッチ手段か
ら出力する第1ラッチ信号を所定時間遅延させた第1遅
延信号を出力する第1信号遅延手段と、前記ラッチ手段
から出力する第2ラッチ信号を所定時間遅延させた第2
遅延信号を出力する第2信号遅延手段と、前記第1信号
遅延手段から出力する第1遅延信号及び前記第2遅延手
段から出力する第2遅延信号と、前記ラッチ手段から出
力する第1ラッチ信号及び第2ラッチ信号とに基づい
て、アドレス遷移検出信号を出力する信号出力手段と、
を有するメモリのアドレス遷移検出回路であって前記
レベル維持手段は、前記NORゲートから出力する信号
を入力し、前記アドレス信号のパルス幅がメモリ内部の
要求するアドレス遷移検出信号のパルス幅よりも短い場
合に、前記ラッチ手段からフィードバックされた前記第
1及び第2ラッチ信号と、前記第1及び第2信号遅延手
段からフィードバックされた前記第1及び第2遅延信号
とに応じて前記NORゲートからの信号レベルを所定時
間の間維持し、相互に異なる信号レベルの第1レベル維
持信号及び第2レベル維持信号をそれぞれ前記ラッチ手
段に出力する構成としたことを特徴とする。
【0017】かかる構成によれば、メモリ内部の要求す
るアドレス遷移検出信号のパルス幅よりも短いパルス幅
を有するアドレス信号が本回路に入力されても、レベル
維持手段により、フィードバックされた各ラッチ信号及
び各遅延信号に応じて所定時間一定の信号レベルを維持
したレベル維持信号が生成され、該レベル維持信号を基
にして、信号出力手段から一定なパルス幅のアドレス遷
移検出信号が出力されるようになる。
【0018】また、請求項2に記載の発明では、請求項
1に記載の発明の具体的な構成として、前記レベル維持
手段は、前記NORゲートの出力ラインにそれぞれ入力
端子が連結された第1インバーター及び第2インバータ
ーと、該第2インバーターの出力端子に入力端子が連結
された第3インバーターと、ソース端子が電源電圧端子
に連結されゲート端子が前記第2信号遅延手段の第2遅
延信号の出力ラインに連結された第1PMOSトランジ
スタと、該第1PMOSトランジスタのドレイン端子に
ソース端子が連結されゲート端子が前記ラッチ手段の第
1ラッチ信号の出力ラインに連結されドレイン端子が前
記第1インバーターの出力端子に連結された第2PMO
Sトランジスタと、該第2PMOSトランジスタのドレ
イン端子及び前記第1レベル維持信号の出力ラインにド
レイン端子が連結されゲート端子が前記第2PMOSト
ランジスタのゲート端子に連結された第1NMOSトラ
ンジスタと、該第1NMOSトランジスタのソース端子
にドレイン端子が連結されゲート端子が前記第1PMO
Sトランジスタのゲート端子に連結されソース端子が接
地された第2NMOSトランジスタと、ソース端子が電
源電圧端子に連結されゲート端子が前記第1信号遅延手
段の第1遅延信号の出力ラインに連結された第3PMO
Sトランジスタと、該第3PMOSトランジスタのドレ
イン端子にソース端子が連結されゲート端子が前記ラッ
チ手段の第2ラッチ信号の出力ラインに連結されドレイ
ン端子が前記第3インバーターの出力端子に連結された
第4PMOSトランジスタと、該第4PMOSトランジ
スタのドレイン端子及び前記第2レベル維持信号の出力
ラインにドレイン端子が連結されゲート端子が前記第4
PMOSトランジスタのゲート端子に連結された第3N
MOSトランジスタと、該第3NMOSトランジスタの
ソース端子にドレイン端子が連結されゲート端子が前記
第3PMOSトランジスタP3のゲート端子に連結され
ソース端子が接地された第4NMOSトランジスタと、
を備えて構成されたことを特徴とする。
【0019】また、請求項3に記載の発明では、請求項
1または2に記載の発明の具体的な構成として、前記ラ
ッチ手段は、前記レベル維持手段から出力する第1レベ
ル維持信号と自己の第2ラッチ信号とを否定論理積し、
第1ラッチ信号を出力する第1NANDゲートと、該第
1NANDゲートから出力する第1ラッチ信号と前記レ
ベル維持手段から出力する第2レベル維持信号とを否定
論理積し、第2ラッチ信号を出力する第2NANDゲー
トと、を備えて構成されたことを特徴とする。
【0020】また、請求項4に記載の発明では、請求項
1〜3のいずれか1つに記載の発明の具体的な構成とし
て、前記信号出力手段は、ソース端子が電源電圧端子に
連結されゲート端子が前記ラッチ手段の第1ラッチ信号
の出力ラインに連結された第5PMOSトランジスタ
と、該第5PMOSトランジスタのドレイン端子にソー
ス端子が連結されゲート端子が前記第1信号遅延手段の
第1遅延信号の出力ラインに連結された第6PMOSト
ランジスタと、該第6PMOSトランジスタのドレイン
端子及び前記アドレス遷移検出信号の出力ラインにドレ
イン端子が連結されゲート端子が前記第5PMOSトラ
ンジスタのゲート端子に連結された第5NMOSトラン
ジスタと、該第5NMOSトランジスタのソース端子に
ドレイン端子が連結されゲート端子が前記第2信号遅延
手段の第2遅延信号の出力ラインに連結されソース端子
が接地された第6NMOSトランジスタと、ソース端子
が前記第5PMOSトランジスタのソース端子に連結さ
れゲート端子が前記ラッチ手段の第2ラッチ信号の出力
ラインに連結された第7PMOSトランジスタと、該第
7PMOSトランジスタのドレイン端子にソース端子が
連結されゲート端子が前記第6NMOSトランジスタの
ゲート端子に連結された第8PMOSトランジスタと、
該第8PMOSトランジスタのドレイン端子及び前記ア
ドレス遷移検出信号の出力ラインにドレイン端子が連結
されゲート端子が前記第7PMOSトランジスタのゲー
ト端子に連結された第7NMOSトランジスタと、該第
7NMOSトランジスタのソース端子にドレイン端子が
連結されゲート端子が前記第6PMOSトランジスタの
ゲート端子に連結されソース端子が接地された第8NM
OSトランジスタと、を備えて構成されたことを特徴と
する。
【0021】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図1は、本実施形態に係るメ
モリのアドレス遷移検出回路の構成を示す。図1におい
て、本回路は、アドレス信号AD及びチップ選択信号C
Sbを否定論理和するNORゲート10と、後述するよ
うにフィードバックされて入力する、第1及び第2ラッ
チ信号LS1、LS2と第1及び第2遅延信号DS1、
DS2とにより、NORゲート10から出力した信号の
レベルを所定時間の間維持させ、相互に異なるレベルの
第1及び第2レベル維持信号OT1、OT2をそれぞれ
出力するレベル維持手段としてのレベル維持部20と、
レベル維持部20から出力するレベル維持信号OT1、
OT2をラッチして、相互に異なる位相の前記第1及び
第2ラッチ信号LS1、LS2をそれぞれ出力するラッ
チ手段としてのラッチ30と、ラッチ30から出力する
第1ラッチ信号LS1を所定時間遅延させ、遅延された
前記第1遅延信号DS1を出力する第1信号遅延手段と
しての第1信号遅延部40と、ラッチ30から出力する
第2ラッチ信号LS2を所定時間遅延させ、遅延された
前記第2遅延信号DS2を出力する第2信号遅延手段と
しての第2信号遅延部50と、ラッチ30から出力する
第1及び第2ラッチ信号LS1、LS2と第1信号遅延
部40から出力する第1遅延信号DS1及び第2信号遅
延部50から出力する第2信号DS2とにより、アドレ
ス遷移検出信号AOUTを出力する信号出力手段として
の信号出力部60と、を備えて構成される。
【0022】レベル維持部20は、NORゲート10の
出力ラインにそれぞれ入力端子が連結された第1及び第
2インバーター25、26と、入力端子が第2インバー
ター26の出力端子に連結された第3インバーター27
と、ソース端子が電源電圧Vccに連結され、ゲート端
子が第2信号遅延部50の遅延信号DS2ラインに連結
された第1PMOSトランジスタP1と、ソース端子が
第1PMOSトランジスタP1のドレイン端子に連結さ
れ、ゲート端子がラッチ30のラッチ信号LS1ライン
に連結され、ドレイン端子がインバーター21の出力端
子に連結された第2PMOSトランジスタP2と、ドレ
イン端子が第2PMOSトランジスタP2のドレイン端
子及び第1レベル維持信号OT1ラインに連結され、ゲ
ート端子が第2PMOSトランジスタP2のゲート端子
に連結された第1NMOSトランジスタN1と、ドレイ
ン端子が第1NMOSトランジスタN1のソース端子に
連結され、ゲート端子が第1PMOSトランジスタP1
のゲート端子に連結され、ソース端子が接地された第2
NMOSトランジスタN2と、ソース端子が電源電圧V
ccに連結され、ゲート端子が第1信号遅延部40の第
1遅延信号DS1ラインに連結された第3PMOSトラ
ンジスタP3と、ソース端子が第3PMOSトランジス
タP3のドレイン端子に連結され、ゲート端子がラッチ
30の第2ラッチ信号LS2ラインに連結され、ドレイ
ン端子が第3インバーター27の出力端子に連結される
第4PMOSトランジスタP4と、ドレイン端子が第4
PMOSトランジスタP4のドレイン端子及び第2レベ
ル維持信号OT2ラインに連結され、ゲート端子が第4
PMOSトランジスタP4のゲート端子に連結された第
3NMOSトランジスタN3と、ドレイン端子が第3N
MOSトランジスタN3のソース端子に連結され、ゲー
ト端子が第3PMOSトランジスタP3のゲート端子に
連結され、ソース端子が接地された第4NMOSトラン
ジスタN4と、を備えている。
【0023】ラッチ30は、レベル維持部20から出力
する第1レベル維持信号OT1と自己の出力信号である
第2ラッチ信号LS2とを否定論理積して、第1ラッチ
信号LS1を出力する第1NANDゲート34と、第1
NANDゲート34から出力する第1ラッチ信号LS1
とレベル維持部20から出力する第2レベル維持信号O
T2とを否定論理積する第2NANDゲート35と、を
備えている。
【0024】信号出力部60は、ソース端子に電源電圧
Vccが印加され、ゲート端子がラッチ30の第1ラッ
チ信号LS1ラインに連結された第5PMOSトランジ
スタとしてのPMOSトランジスタP10と、ソース端
子がPMOSトランスタP10のドレイン端子に連結さ
れ、ゲート端子が第1信号遅延部40の第1遅延信号D
S1ラインに連結された第6PMOSトランジスタとし
てのPMOSトランジスタP11と、ドレイン端子がP
MOSトランジスタP11のドレイン端子及びアドレス
遷移検出信号AOUTラインに連結され、ゲート端子が
PMOSトランジスタP10のゲート端子に連結された
第5NMOSトランジスタとしてのNMOSトランジス
タN14と、ドレイン端子がNMOSトランジスタN1
4のソース端子に連結され、ゲート端子が第2信号遅延
部50の第2遅延信号DS2ラインに連結され、ソース
端子が接地された第6NMOSトランジスタとしてのN
MOSトランジスタN15と、ソース端子がPMOSト
ランジスタP10のソース端子に連結され、ゲート端子
がラッチ30の第2ラッチ信号LS2ラインに連結され
た第7PMOSトランジスタとしてのPMOSトランジ
スタP12と、ソース端子がPMOSトランジスタP1
2のドレイン端子に連結され、ゲート端子がNMOSト
ランジスタN15のゲート端子に連結された第8PMO
SトランジスタとしてのPMOSトランジスタP13
と、ドレイン端子がPMOSトランジスタP13のドレ
イン端子及びアドレス遷移検出信号AOUTラインに連
結され、ゲート端子がPMOSトランジスタP12のゲ
ート端子に連結された第7NMOSトランジスタとして
のNMOSトランジスタN16と、ドレイン端子がNM
OSトランジスタN16のソース端子に連結され、ゲー
ト端子がPMOSトランジスタP11のゲート端子に連
結され、ソース端子が接地された第8NMOSトランジ
スタとしてのNMOSトランジスタN17と、を備えて
いる。
【0025】次に、このように構成された本実施形態に
係るメモリのアドレス遷移検出回路の作用を説明する。
まず、図2の(A)に示すチップ選択信号CSb波形、
及び(B)に示すアドレス信号AD波形のように、時間
0 においてローレベル 'L' のチップ選択信号CSb
及びハイレベル 'H' のアドレス信号ADがNORゲー
ト10の入力端子にそれぞれ入力すると、NORゲート
10でそれら入力信号CSb、ADが否定倫理和され、
ローレベル信号が出力される。そして、図1に示したよ
うに、該ローレベル信号は、レベル維持部20のインバ
ーター25を経てハイレベルの信号OT1として出力さ
れ、また、各インバーター26、27を順次経てローレ
ベルの信号OT2として出力される。次いで、インバー
ター27から出力するローレベル信号OT2はラッチ3
0のNANDゲート35の一方側入力端子に印加され、
該NANDゲート35からは他方側入力端子に印加する
ラッチ信号LS1に拘わりなくハイレベル信号LS2が
出力される。NANDゲート34の一方側入力端子には
インバーター25から出力するハイレベル信号OT1が
印加され、他方側入力端子にはNANDゲート35から
出力するハイレベル信号LS2が印加されて否定論理積
され、ローレベル信号LS1が出力される。
【0026】次いで、第1信号遅延部40及び第2信号
遅延部50は、NANDゲート34、35から出力する
ローレベル信号LS1及びハイレベル信号LS2をそれ
ぞれ所定時間遅延させ、ローレベルの遅延信号DS1及
びハイレベルの遅延信号DS2をそれぞれ出力する。そ
して、信号出力部60のPMOSトランジスタP10及
びNMOSトランジスタN14の各ゲート端子には、N
ANDゲート34から出力するローレベル信号LS1が
共通して印加されてそれぞれターンオン及びターンオフ
される。PMOSトランジスタP11及びNMOSトラ
ンジスタN17の各ゲート端子には、第1信号遅延部4
0から出力するローレベル信号DS1が共通して印加さ
れてそれぞれターンオン及びターンオフされる。また、
NMOSトランジスタN15及びPMOSトランジスタ
P13の各ゲート端子には、第2信号遅延部50から出
力するハイレベル信号DS2が共通して印加されてそれ
ぞれターンオン及びターンオフされる。PMOSトラン
ジスタP12及びNMOSトランジスタN16の各ゲー
ト端子には、NANDゲート35から出力するハイレベ
ル信号LS2が共通して印加されてそれぞれターンオフ
及びターンオンされる。従って、信号出力部60は、図
2(C)の波形図のt0 に示したようなハイレベルのア
ドレス遷移検出信号AOUTを出力する。
【0027】その後、図2(B)のt1 に示したよう
に、アドレス信号ADがハイレベルからローレベルに遷
移して、NORゲート10の一方側入力端子に入力され
ると、NORゲート10では、他方側入力端子に印加し
たローレベルの信号CSbとアドレス信号ADとが否定
論理和されハイレベルの信号が出力される。そして、N
ORゲート10から出力するハイレベル信号はインバー
ター25を経てローレベル信号になり、また、各インバ
ーター26、27を順次通ってハイレベル信号になる。
【0028】この場合、PMOSトランジスタP1及び
NMOSトランジスタN2の各ゲート端子には、第2信
号遅延部50から出力したハイレベル信号DS2が共通
して印加されてそれぞれターンオフ及びターンオンされ
る。PMOSトランジスタP2及びNMOSトランジス
タN1の各ゲート端子には、NANDゲート34から出
力したローレベル信号LS1が共通して印加されてそれ
ぞれターンオン及びターンオフされる。従って、インバ
ーター25から出力するローレベル信号はそのままロー
レベル信号OT1として出力される。また、PMOSト
ランジスタP3及びNMOSトランジスタN4の各ゲー
ト端子には、第1信号遅延部40から出力するローレベ
ル信号DS1が共通して印加されてそれぞれターンオン
及びターンオフされ、PMOSトランジスタP4及びN
MOSトランジスタN3の各ゲート端子には、NAND
ゲート35から出力するハイレベル信号LS2が共通し
て印加されてそれぞれターンオフ及びターンオンされ
る。従って、インバーター27から出力するハイレベル
信号はそのままハイレベル信号OT2として出力され
る。
【0029】次いで、NANDゲート34の一方側入力
端子にはレベル維持部20から出力するローレベル信号
OT1が印加され、他方側入力端子にはNANDゲート
35から出力するハイレベル信号LS2が印加されて、
ハイレベル信号LS1が出力される。NANDゲート3
5の一方側入力端子にはレベル維持部20から出力する
ハイレベル信号OT2が印加され、他方側入力端子には
NANDゲート34から出力するハイレベル信号LS1
が印加されて否定論理積され、ローレベル信号LS2が
出力される。そして、信号出力部60のPMOSトラン
ジスタP10及びNMOSトランジスタN14の各ゲー
ト端子には、NANDゲート34から出力するハイレベ
ル信号LS1が共通して印加されてそれぞれターンオフ
及びターンオンされる。PMOSトランジスタP12及
びNMOSトランジスタN16の各ゲート端子には、N
ANDゲート35から出力するローレベル信号LS2が
印加されてそれぞれターンオン及びターンオフされる。
また、NANDゲート34、35から出力したハイレベ
ル信号LS1及びローレベル信号LS2が各第1及び第
2信号遅延部40、50をそれぞれ通って出力されるま
で、PMOSトランジスタP11及びNMOSトランジ
スタN17は直前のスイッチング状態のターンオン及び
ターンオフ状態に維持され、また、NMOSトランジス
タN15及びPMOSトランジスタP13も直前のスイ
ッチング状態のターンオン及びターンオフ状態に維持さ
れる。従って、図2(C)に示す信号出力部60は、t
1 において、ハイレベルに出力していたアドレス遷移検
出信号AOUTをローレベルに出力するようになる。
【0030】この場合に、PMOSトランジスタP2及
びNMOSトランジスタN1の各ゲート端子には、NA
NDゲート34から出力するハイレベル信号LS1が共
通して印加されてそれぞれターンオフ及びターンオンさ
れる。また、PMOSトランジスタP4及びNMOSト
ランジスタN3の各ゲート端子には、NANDゲート3
5から出力するローレベル信号LS2が共通して印加さ
れてそれぞれターンオン及びターンオフされる。且つ、
NANDゲート34、35から出力する各ハイレベル信
号LS1及びローレベル信号LS2が第1及び第2信号
遅延部40、50をそれぞれ通って出力されるまで、P
MOSトランジスタP1及びNMOSトランジスタN2
は直前のスイッチング状態のターンオフ及びターンオン
状態に維持され、また、PMOSトランジスタP3及び
NMOSトランジスタN4も直前のスイッチング状態の
ターンオン及びターンオフ状態に維持される。従って、
レベル維持部20は継続してローレベル信号OT1及び
ハイレベル信号OT2を出力する。次いで、NANDゲ
ート34、35は前述したのと同様に動作し、それぞれ
ハイレベル信号LS1及びローレベル信号LS2を出力
する。
【0031】その後、NANDゲート34、35からの
出力信号LS1、LS2が、それぞれ第1及び第2信号
遅延部40、50に印加されて所定時間遅延されると、
第1信号遅延部40から出力するハイレベル信号DS1
が、信号出力部60のPMOSトランジスタP11及び
NMOSトランジスタN17の各ゲート端子に印加され
てそれぞれターンオフ及びターンオンされ、第2信号遅
延部50から出力するローレベル信号DS2が、NMO
SトランジスタN15及びPMOSトランジスタP13
の各ゲート端子に共通して印加されてそれぞれターンオ
フ及びターンオンされる。且つ、PMOSトランジスタ
P10及びNMOSトランジスタN14は、直前のスイ
ッチング状態のターンオフ及びターンオン状態に維持さ
れ、また、PMOSトランジスタP12及びNMOSト
ランジスタN16も直前のスイッチング状態のターンオ
ン及びターンオフ状態に維持される。従って、図2
(C)に示す信号検出部60は、t2 において、ローレ
ベルに出力していたアドレス遷移検出信号AOUTをハ
イレベルに出力するようになる。
【0032】この場合に、PMOSトランジスタP1及
びNMOSトランジスタN2の各ゲート端子には、第2
信号遅延部50から出力するローレベル信号DS2が共
通して印加されてそれぞれターンオン及びターンオフさ
れ、また、PMOSトランジスタP3及びNMOSトラ
ンジスタN4の各ゲート端子には、第1信号遅延部40
から出力するハイレベル信号DS1が共通して印加され
てそれぞれターンオフ及びターンオンされる。且つ、P
MOSトランジスタP2及びNMOSトランジスタN1
は直前のスイッチング状態のターンオフ及びターンオン
状態に維持され、また、PMOSトランジスタP4及び
NMOSトランジスタN3も直前のスイッチング状態の
ターンオン及びターンオフ状態に維持される。従って、
レベル維持部20は継続してローレベル信号OT1及び
ハイレベル信号OT2をそれぞれ出力する。これによ
り、ラッチ30、第1及び第2信号遅延部40、50、
信号出力部60は、それぞれ前述したのと同様に動作す
る。結局、正常なアドレス信号ADがハイレベルからロ
ーレベルに遷移すると、図2(C)のt1 〜t2 の間に
示したようなメモリの要求する正常なパルス幅APWを
有した一つのローレベルのアドレス遷移検出信号AOU
Tが発生される。
【0033】その後、アドレス信号ADが、図2(B)
のt3 において、ローレベルからハイレベルに遷移して
NORゲート10の一方側入力端子に印加されると、N
ORゲート10は他方側入力端子に印加されるローレベ
ル信号CSbとハイレベルのアドレス信号ADとを否定
論理和して、ローレベル信号を出力する。該出力信号
は、インバーター25を経てハイレベル信号となり、ま
た、各インバーター26、27を順次通ってローレベル
信号となる。
【0034】この場合に、PMOSトランジスタP1及
びNMOSトランジスタN2は直前のスイッチング状態
のターンオン及びターンオフ状態を維持し、また、PM
OSトランジスタP2及びNMOSトランジスタN1も
直前のスイッチング状態のターンオフ及びターンオン状
態を維持する。このため、インバーター25から出力す
るハイレベル信号はそのままハイレベル信号OT1とし
て出力される。同時に、PMOSトランジスタP3及び
NMOSトランジスタN4は直前のスイッチング状態の
ターンオフ及びターンオン状態を維持し、また、PMO
SトランジスタP4及びNMOSトランジスタN3も直
前のスイッチング状態のターンオン及びターンオフ状態
をそれぞれ維持する。このため、インバーター27から
出力するローレベル信号はそのままローレベル信号OT
2として出力される。そして、NANDゲート35の一
方側入力端子にはレベル維持部20から出力するローレ
ベル信号OT2が印加され、他方側入力端子にはNAN
Dゲート34から出力するハイレベル信号LS1が印加
されて否定論理積され、ハイレベル信号LS2が出力さ
れる。また、NANDゲート34の一方側入力端子には
レベル維持部20から出力するハイレベル信号OT1が
印加され、他方側入力端子にはNANDゲート35から
出力するハイレベル信号LS2が印加されて否定論理積
され、ローレベル信号LS1が出力される。
【0035】次いで、PMOSトランジスタP10及び
NMOSトランジスタN14の各ゲート端子には、NA
NDゲート34から出力するローレベル信号LS1が共
通して印加されてそれぞれターンオン及びターンオフさ
れる。PMOSトランジスタP12及びNMOSトラン
ジスタN16の各ゲート端子には、NANDゲート35
から出力するハイレベル信号LS2が共通して印加され
てそれぞれターンオフ及びターンオンされる。且つ、P
MOSトランジスタP11及びNMOSトランジスタN
17は直前のスイッチング状態のターンオフ及びターン
オン状態を維持し、また、NMOSトランジスタN15
及びPMOSトランジスタP13も直前のスイッチング
状態のターンオフ及びターンオン状態を維持する。従っ
て、図2(C)に示す信号出力部60は、t3 におい
て、ハイレベルに出力していたアドレス遷移検出信号A
OUTをローレベルに出力するようになる。
【0036】その後、図2(B)に示したように、アド
レス信号ADが、t4 (ただし、t 3 〜t4 の間のパル
ス幅は前記APWよりも短いとする)において、ハイレ
ベルからローレベルに遷移してNORゲート10の一方
側入力端子に印加さると、NORゲート10は他方側入
力端子に印加されたローレベル信号CSbとアドレス信
号ADとを否定論理積し、ハイレベル信号を出力する。
NORゲート10から出力するハイレベル信号は、イン
バータ25を経てローレベル信号となり、あるいは、イ
ンバータ26,27を順次経てハイレベル信号となる。
この場合に、PMOSトランジスタP2及びNMOSト
ランジスタN1の各ゲート端子には、NANDゲート3
4から出力するローレベル信号LS1が共通して印加さ
れてそれぞれターンオン及びターンオフされる。また、
PMOSトランジスタP4及びNMOSトランジスタN
3の各ゲート端子には、NANDゲート35から出力す
るハイレベル信号LS2が共通して印加されてそれぞれ
ターンオフ及びターンオンされる。加えて、PMOSト
ランジスタP1,P3及びNMOSトランジスタN2,
N4は直前のスイッチング状態に維持される。従って、
PMOSトランジスタP1,P2がターンオンとなり第
1レベル維持信号OT1ラインに電源電圧Vccが印加
されるため、ハイレベル信号OT1が出力され、また、
NMOSトランジスタN3,N4がターンオンとなり第
2レベル維持信号OT2ラインが接地されるため、ロー
レベル信号OT2が出力される。そして、NANDゲー
ト35の一方側入力端子にはローレベル信号OT2が印
加され、他方側入力端子にはNANDゲート34から出
力するハイレベル信号LS1が印加されて否定論理積さ
れ、ハイレベル信号LS2が出力される。また、NAN
Dゲート34の一方側入力端子にはハイレベル信号OT
1が印加され、他方側入力端子にはNANDゲート35
から出力するハイレベル信号LS2が印加されて否定論
理積され、ローレベル信号LS1が出力される。このよ
うに、時間t4 では、t3 のときと同様の状態の、ロー
レベル信号LS1及びハイレベル信号LS2が出力され
て、ローレベルのアドレス遷移検出信号AOUTが出力
される。
【0037】次いで、図2の時間t5 では、t3 におい
てラッチ30から出力したローレベル信号LS1及びハ
イレベル信号LS2がそれぞれ第1及び第2信号遅延部
40,50で所定時間遅延され、ローレベル信号DS1
及びハイレベル信号DS2が出力される。このローレベ
ル信号DS1が、信号出力部60のPMOSトランジス
タP11及びNMOSトランジスタN17の各ゲート端
子に印加されてそれぞれターンオン及びターンオフさ
れ、ハイレベル信号DS2が、NMOSトランジスタN
15及びPMOSトランジスタP13の各ゲート端子に
印加されてそれぞれターンオン及びターンオフされる。
また、PMOSトランジスタP10,P12及びNMO
SトランジスタN14,N16は、直前のスイッチング
状態に維持される。これにより、ハイレベルのアドレス
遷移検出信号AOUTが出力される。また、この時、レ
ベル維持部20のPMOSトランジスタP1及びNMO
SトランジスタN2の各ゲート端子にハイレベル信号D
S2が印加されて、それぞれターンオフ及びターンオン
され、PMOSトランジスタP3及びNMOSトランジ
スタN4の各ゲート端子にはローレベル信号DS1が印
加されて、それぞれターンオン及びターンオフされる。
また、PMOSトランジスタP2,P4及びNMOSト
ランジスタN1,N3は、直前のスイッチング状態に維
持される。これにより、インバーター25から出力する
ローレベル信号はそのままローレベル信号OT1として
出力され、また、インバーター27から出力するハイレ
ベル信号はそのままハイレベル信号OT2として出力さ
れる。そして、NANDゲート34の一方側入力端子に
はローレベル信号OT1が印加され、他方側入力端子に
はNANDゲート35から出力するハイレベル信号LS
2が印加されて否定論理積され、ハイレベル信号LS1
が出力される。また、NANDゲート35の一方側入力
端子にはハイレベル信号OT2が印加され、他方側入力
端子にはNANDゲート34から出力するハイレベル信
号LS1が印加されて否定論理積され、ローレベル信号
LS2が出力される。このハイレベル信号LS1及びロ
ーレベル信号LS2がそれぞれ第1及び第2信号遅延部
40,50に印加されると共に、信号出力部60に印加
される。信号出力部60の各トランジスタは、上述した
1 のときと同様の状態となり、ローレベルのアドレス
遷移検出信号AOUTが出力される。このように時間t
5 では、図2(C)に示すように、アドレス遷移検出信
号AOUTがハイレベルからローレベルに瞬時に変化す
る。
【0038】次に、図2の時間t6 では、t5 において
第1及び第2信号遅延部40,50に印加されたハイレ
ベル信号LS1及びローレベル信号LS2が所定時間遅
延され、ハイレベル信号DS1及びローレベル信号DS
2が出力される。これにより信号出力部60の各トラン
ジスタは、上述したt2 のときと同様の状態となり、ハ
イレベルのアドレス遷移検出信号AOUTが出力され
る。また、この時レベル維持部20の各トランジスタ
も、上述したt2 のときと同様の状態となる。
【0039】その後、図2(B)に示したように、t7
においてアドレス信号ADが、ローレベルからハイレベ
ルに遷移してNORゲート10の一方側入力端子に入力
すると、上述したt3 の時と同様にして、NORゲート
10では入力したハイレベルのアドレス信号ADとロー
レベルの信号CSbとが論理和されローレベル信号が出
力される。該ローレベル信号は、インバーター25を経
て反転されハイレベル信号となり、あるいは、インバー
タ26、27を経て順次反転されローレベル信号とな
る。これらの信号はレベル維持手段20に入力されて、
レベル維持手段20からハイレベル信号OT1及びロー
レベル信号OT2が出力される。そして、NANDゲー
ト35にはローレベル信号OT2が印加されてハイレベ
ル信号LS2が出力され、また、NANDゲート34に
はハイレベル信号OT1が印加されてローレベル信号L
S1が出力される。次いで、PMOSトランジスタP1
0及びNMOSトランジスタN14はNANDゲート3
4から出力するローレベル信号LS1によりそれぞれタ
ーンオン及びターンオフされ、PMOSトランジスタP
12及びNMOSトランジスタN16はNANDゲート
35の出力ハイレベル信号LS2によりそれぞれターン
オフ及びターンオンされる。また、PMOSトランジス
タP11,P13及びNMOSトランジスタN15,N
17は直前のスイッチング状態を維持する。従って、信
号出力部60からはローレベルのアドレス遷移検出信号
AOUTが出力される。
【0040】その後、図2の時間t8 では、t7 におい
てNANDゲート34、35からそれぞれ出力されたロ
ーレベル信号LS1びハイレベル信号LS2が第1及び
第2信号遅延部40、50にそれぞれ印加され所定時間
遅延された後、それら第1及び第2信号遅延部40、5
0からローレベル信号DS1及びハイレベル信号DS2
が出力されると、PMOSトランジスタP11及びNM
OSトランジスタN17はそれぞれターンオン及びター
ンオフされ、NMOSトランジスタN15及びPMOS
トランジスタP13はそれぞれターンオン及びターンオ
フされる。また、PMOSトランジスタP10及びNM
OSトランジスタN14は直前のスイッチング状態のタ
ーンオン及びターンオフに維持され、PMOSトランジ
スタP12及びNMOSトランジスタN16も直前のタ
ーンオフ及びターンオン状態を維持される。従って、信
号出力部60はローレベルに出力していたアドレス遷移
検出信号AOUTをハイレベルに出力する。
【0041】このように、図2(B)に示したようなハ
イレベル及びローレベルの長短パルス幅を有するアドレ
ス信号ADがアドレス遷移検出回路に入力すると、該ア
ドレス遷移検出回路は図2(C)に示したように、アド
レス信号ADの遷移に応じて、一定なパルス幅APWを
有するローレベルのアドレス遷移検出信号AOUTを出
力するようになる。
【0042】
【発明の効果】以上説明したように、本発明に係るメモ
リのアドレス遷移検出回路においては、レベル維持手段
を備えることによって、長短パルス幅を有するアドレス
信号がメモリに入力する場合でも、メモリの要求する一
定なパルス幅のアドレス遷移検出信号を発生することが
できるため、メモリ回路の動作が安定に行われ、従来の
メモリ回路の誤動作を防止し得るという効果がある。
【図面の簡単な説明】
【図1】本発明の実施形態に係るメモリのアドレス遷移
検出回路図である。
【図2】同上実施形態に係るアドレス遷移検出回路の各
部入出力波形表示図である。
【図3】従来のメモリのアドレス遷移検出回路図であ
る。
【符号の説明】
10 NORゲート 20 レベル維持部 30 ラッチ 40 第1信号遅延部 50 第2信号遅延部 60 信号出力部 25、26、27 インバーター 34、35 NANDゲート P1〜P4,P10〜P13 PMOSトラン
ジスタ N1〜N4,N14〜N17 NMOSトラン
ジスタ AD アドレス信号 CSb チップ選択信号 OT1,OT2 レベル維持信号 LS1,LS2 ラッチ信号 DS1,DS2 遅延信号 AOUT アドレス遷移検出信号

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】外部から入力するアドレス信号及びチップ
    選択信号を否定論理和するNORゲートと、前記NORゲートから出力する信号を入力し、相互に異
    なる信号レベルの第1レベル維持信号及び第2レベル維
    持信号をそれぞれ出力するレベル維持手段と、 前記レベ
    ル維持手段から出力する第1及び第2レベル維持信号
    ラッチして、相互に異なる位相の第1ラッチ信号及び第
    2ラッチ信号を出力するラッチ手段と、前記 ラッチ手段から出力する第1ラッチ信号を所定時間
    遅延させた第1遅延信号を出力する第1信号遅延手段
    と、 前記ラッチ手段から出力する第2ラッチ信号を所定時間
    遅延させた第2遅延信号を出力する第2信号遅延手段
    と、 前記第1信号遅延手段から出力する第1遅延信号及び前
    記第2遅延手段から出力する第2遅延信号と、前記ラッ
    チ手段から出力する第1ラッチ信号及び第2ラッチ信号
    とに基づいて、アドレス遷移検出信号を出力する信号出
    力手段と、 を有するメモリのアドレス遷移検出回路であって前記レベル維持手段は、 前記NORゲートから出力する
    信号を入力し、前記アドレス信号のパルス幅がメモリ内
    部の要求するアドレス遷移検出信号のパルス幅よりも短
    い場合に、前記ラッチ手段からフィードバックされた前
    記第1及び第2ラッチ信号と、前記第1及び第2信号遅
    延手段からフィードバックされた前記第1及び第2遅延
    信号とに応じて前記NORゲートからの信号レベルを所
    定時間の間維持し、相互に異なる信号レベルの第1レベ
    ル維持信号及び第2レベル維持信号をそれぞれ前記ラッ
    チ手段に出力する構成としたことを特徴とするメモリの
    アドレス遷移検出回路。
  2. 【請求項2】前記レベル維持手段は、前記NORゲート
    の出力ラインにそれぞれ入力端子が連結された第1イン
    バーター及び第2インバーターと、該第2インバーター
    の出力端子に入力端子が連結された第3インバーター
    と、ソース端子が電源電圧端子に連結されゲート端子が
    前記第2信号遅延手段の第2遅延信号の出力ラインに連
    結された第1PMOSトランジスタと、該第1PMOS
    トランジスタのドレイン端子にソース端子が連結されゲ
    ート端子が前記ラッチ手段の第1ラッチ信号の出力ライ
    ンに連結されドレイン端子が前記第1インバーターの出
    力端子に連結された第2PMOSトランジスタと、該第
    2PMOSトランジスタのドレイン端子及び前記第1レ
    ベル維持信号の出力ラインにドレイン端子が連結されゲ
    ート端子が前記第2PMOSトランジスタのゲート端子
    に連結された第1NMOSトランジスタと、該第1NM
    OSトランジスタのソース端子にドレイン端子が連結さ
    れゲート端子が前記第1PMOSトランジスタのゲート
    端子に連結されソース端子が接地された第2NMOSト
    ランジスタと、ソース端子が電源電圧端子に連結されゲ
    ート端子が前記第1信号遅延手段の第1遅延信号の出力
    ラインに連結された第3PMOSトランジスタと、該第
    3PMOSトランジスタのドレイン端子にソース端子が
    連結されゲート端子が前記ラッチ手段の第2ラッチ信号
    の出力ラインに連結されドレイン端子が前記第3インバ
    ーターの出力端子に連結された第4PMOSトランジス
    タと、該第4PMOSトランジスタのドレイン端子及び
    前記第2レベル維持信号の出力ラインにドレイン端子が
    連結されゲート端子が前記第4PMOSトランジスタの
    ゲート端子に連結された第3NMOSトランジスタと、
    該第3NMOSトランジスタのソース端子にドレイン端
    子が連結されゲート端子が前記第3PMOSトランジス
    タP3のゲート端子に連結されソース端子が接地された
    第4NMOSトランジスタと、を備えて構成されたこと
    を特徴とする請求項1に記載のメモリのアドレス遷移検
    出回路。
  3. 【請求項3】前記ラッチ手段は、前記レベル維持手段か
    ら出力する第1レベル維持信号と自己の第2ラッチ信号
    とを否定論理積し、第1ラッチ信号を出力する第1NA
    NDゲートと、該第1NANDゲートから出力する第1
    ラッチ信号と前記レベル維持手段から出力する第2レベ
    ル維持信号とを否定論理積し、第2ラッチ信号を出力す
    る第2NANDゲートと、を備えて構成されたことを特
    徴とする請求項1または2に記載のメモリのアドレス遷
    移検出回路。
  4. 【請求項4】前記信号出力手段は、ソース端子が電源電
    圧端子に連結されゲート端子が前記ラッチ手段の第1ラ
    ッチ信号の出力ラインに連結された第5PMOSトラン
    ジスタと、該第5PMOSトランジスタのドレイン端子
    にソース端子が連結されゲート端子が前記第1信号遅延
    手段の第1遅延信号の出力ラインに連結された第6PM
    OSトランジスタと、該第6PMOSトランジスタのド
    レイン端子及び前記アドレス遷移検出信号の出力ライン
    にドレイン端子が連結されゲート端子が前記第5PMO
    Sトランジスタのゲート端子に連結された第5NMOS
    トランジスタと、該第5NMOSトランジスタのソース
    端子にドレイン端子が連結されゲート端子が前記第2信
    号遅延手段の第2遅延信号の出力ラインに連結されソー
    ス端子が接地された第6NMOSトランジスタと、ソー
    ス端子が前記第5PMOSトランジスタのソース端子に
    連結されゲート端子が前記ラッチ手段の第2ラッチ信号
    の出力ラインに連結された第7PMOSトランジスタ
    と、該第7PMOSトランジスタのドレイン端子にソー
    ス端子が連結されゲート端子が前記第6NMOSトラン
    ジスタのゲート端子に連結された第8PMOSトランジ
    スタと、該第8PMOSトランジスタのドレイン端子及
    び前記アドレス遷移検出信号の出力ラインにドレイン端
    子が連結されゲート端子が前記第7PMOSトランジス
    タのゲート端子に連結された第7NMOSトランジスタ
    と、該第7NMOSトランジスタのソース端子にドレイ
    ン端子が連結されゲート端子が前記第6PMOSトラン
    ジスタのゲート端子に連結されソース端子が接地された
    第8NMOSトランジスタと、を備えて構成されたこと
    を特徴とする請求項1〜3のいずれか1つに記載のメモ
    リのアドレス遷移検出回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2314709B (en) * 1996-06-24 2000-06-28 Hyundai Electronics Ind Skew logic circuit device
JP3729600B2 (ja) * 1997-05-16 2005-12-21 株式会社ルネサステクノロジ 遅延制御回路
KR100273218B1 (ko) * 1997-06-19 2000-12-15 김영환 어드레스천이검출회로
JPH1116357A (ja) * 1997-06-23 1999-01-22 Toshiba Microelectron Corp 半導体装置
KR100494646B1 (ko) * 1997-12-11 2005-09-08 주식회사 하이닉스반도체 반도체 메모리 소자의 어드레스 천이 검출기
US5995444A (en) * 1997-12-30 1999-11-30 Stmicroelectronics, Inc. Edge transition detection control of a memory device
KR100278988B1 (ko) * 1998-02-25 2001-02-01 김영환 어드레스 천이 검출회로
ITMI20022314A1 (it) * 2002-10-31 2004-05-01 Simicroelectronics S R L Circuito di rilevamento di una transazione logica con
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4355283A (en) * 1980-11-28 1982-10-19 Rca Corporation Circuit and method for duty cycle control
US5124584A (en) * 1990-10-22 1992-06-23 Sgs-Thomson Microelectronics, Inc. Address buffer circuit with transition-based latching
JP2991479B2 (ja) * 1990-11-16 1999-12-20 富士通株式会社 半導体集積回路及び半導体記憶装置
KR0186093B1 (ko) * 1995-10-12 1999-05-15 문정환 메모리의 어드레스 천이 검출회로

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