JPH10125074A - ライト制御回路 - Google Patents

ライト制御回路

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JPH10125074A
JPH10125074A JP9196029A JP19602997A JPH10125074A JP H10125074 A JPH10125074 A JP H10125074A JP 9196029 A JP9196029 A JP 9196029A JP 19602997 A JP19602997 A JP 19602997A JP H10125074 A JPH10125074 A JP H10125074A
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パク ジョン−ホーン
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  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】 【課題】入力制御信号及び入力ライトイネーブル信号が
トグルされる順序に拘わらず、同じ遅延量でライト制御
信号を発生させてデータの記録動作制御を容易に行うこ
とのできるライト制御回路を提供する。 【解決手段】入力制御信号ＣＳＢに従い制御信号ＣＳを
出力する第１バッファー１０と、その制御信号ＣＳ及び
入力ライトイネーブル信号ＷＥＢを受けてライトイネー
ブル信号ＷＥを出力する第２バッファー２０と、入力制
御信号ＣＳＢ及び入力ライトイネーブル信号ＷＥＢの入
力状態を検出してタイミング制御信号を出力するライト
制御部５０と、制御信号ＣＳとライトイネーブル信号Ｗ
Ｅの論理演算結果をタイミング制御信号に応じて遅延し
た信号を基にライト制御信号ＷＣＢを発生するライト制
御信号発生部６０と、ライト制御信号ＷＣＢにより入力
データをデータラインＤＬ，ＤＬＢに出力する出力部４
０とから構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリのデ
ータの書き込みを制御するライト制御回路に関し、特
に、ライトサイクルにおいて本回路に入力される入力制
御信号及び入力ライトイネーブル信号それぞれを基に同
様なパラメーター制御が行われるようにして、容易にデ
ータの記録動作の制御を行い得るライト制御回路に関す
る。
【０００２】
【従来の技術】従来のライト制御回路においては、例え
ば、図４に示すように、入力制御信号ＣＳＢを論理演算
及び遅延して制御信号ＣＳを出力する第１バッファー１
０と、反転された制御信号ＣＳと入力ライトイネーブル
信号ＷＥＢとを論理演算及び遅延してライトイネーブル
信号ＷＥを出力する第２バッファー２０と、制御信号Ｃ
Ｓとライトイネーブル信号ＷＥとを論理演算及び遅延し
てライト制御信号ＷＣＢを発生するライト制御信号発生
部３０と、該ライト制御信号発生部３０から出力された
ライト制御信号ＷＣＢに従い入力データをデータライン
ＤＬ，ＤＬＢにそれぞれ出力する出力部４０と、から構
成されていた。
【０００３】第１バッファー１０は、一方の入力端子が
接地され、他方の入力端子に印加される入力制御信号Ｃ
ＳＢとの否定論理和を演算するＮＯＲゲート１１と、該
ＮＯＲゲート１１の出力を順次遅延させて制御信号ＣＳ
を出力するインバーター１２，１３と、を備えていた。
第２バッファー２０は、インバーターＩ１で反転された
制御信号ＣＳと入力ライトイネーブル信号ＷＥＢとの否
定論理和を演算するＮＯＲゲート２１と、該ＮＯＲゲー
ト２１の出力を順次遅延させてライトイネーブル信号Ｗ
Ｅを出力するインバーター２２，２３と、を備えてい
た。
【０００４】ライト制御信号発生部３０は、第１、第２
バッファー１０，２０からそれぞれ出力された制御信号
ＣＳ及びライトイネーブル信号ＷＥをそれぞれ反転する
インバーター３１，３２と、それらインバーター３１，
３２の各出力の否定論理和を演算するＮＯＲゲート３３
と、該ＮＯＲゲート３３の出力をインバーター３４’，
３４”により遅延する遅延部３４と、該遅延部３４の出
力とＮＯＲゲート３３の出力との否定論理積を演算する
ＮＡＮＤゲート３５と、該ＮＡＮＤゲート３５の出力を
順次遅延してライト制御信号ＷＣＢを出力するインバー
ター３６，３７と、を備えていた。
【０００５】出力部４０は、一方の入力端子に入力デー
タが印加され、他方の入力端子にライト制御信号発生部
３０からのライト制御信号ＷＣＢが印加されて否定論理
和を演算するＮＯＲゲート４１と、一方の入力端子にイ
ンバーターＩ２で反転された入力データが印加され、他
方の入力端子にライト制御信号ＷＣＢが印加されて否定
論理和するＮＯＲゲート４２と、それらＮＯＲゲート４
１，４２の出力をそれぞれ反転するインバーター４３，
４４と、を備えていた。
【０００６】このように構成された従来のライト制御回
路の動作を説明する。まず、入力ライトイネーブル信号
ＷＥＢがハイレベルからローレベルにトグルされた状態
で、入力制御信号ＣＳＢがハイレベルからローレベルに
トグルされる場合を図５を用いて説明する。入力ライト
イネーブル信号ＷＥＢがローレベルに保持された状態
で、図５（Ａ）のような入力制御信号ＣＳＢが第１バッ
ファー１０に入力すると、該入力制御信号ＣＳＢは、Ｎ
ＯＲゲート１１及びインバーター１２，１３をそれぞれ
通って、図５（Ｂ）に示したような制御信号ＣＳとな
る。その制御信号ＣＳはライト制御信号発生器３０に入
力すると共に、インバーターＩ１を通って、図５（Ｃ）
のＮ１に示すように反転されて第２入力バッファー２０
に入力する。
【０００７】次いで、第２入力バッファー２０のＮＯＲ
ゲート２１は、ローレベルの入力ライトイネーブル信号
ＷＥＢとインバーターＩ１からの出力との否定論理和を
演算する。例えば、インバーターＩ１の出力がローレベ
ルのときには、ＮＯＲゲート２１からハイレベルの信号
が出力され、インバーター２２，２３を介して第２バッ
ファー２０から図５（Ｅ）に示すようなハイレベルのラ
イトイネーブル信号ＷＥが出力される。
【０００８】そして、ライト制御信号発生部３０のイン
バーター３１，３２は制御信号ＣＳ及びライトイネーブ
ル信号ＷＥとを受けてそれぞれ反転し（図５（Ｄ）のノ
ードＮ２及び図５（Ｆ）のノードＮ３）、該反転された
各信号はＮＯＲゲート３３で否定論理和された後（図５
（Ｇ）のノードＮ４）、遅延部３４のインバーター３
４’，３４”で順次遅延される（図５（Ｈ）のノードＮ
５）。更に、ＮＡＮＤゲート３５は、ＮＯＲゲート３３
の出力と遅延部３４の出力との否定論理積を演算して
（図５（Ｉ）のノードＮ６）、その演算結果をインバー
ター３６，３７を介してライト制御信号ＷＣＢとして出
力する（図５（Ｊ））。
【０００９】従って、出力部４０は、ＮＯＲゲート４１
において一方の入力端子に印加された入力データと他方
の入力端子に印加されたライト制御信号ＷＣＢとの否定
論理和を演算してインバーター４３を介してデータライ
ンＤＬに出力し、また、ＮＯＲゲート４２において一方
の入力端子にインバーターＩ２を介して印加された入力
データと他方の入力端子に印加されたライト制御信号Ｗ
ＣＢとの否定論理和を演算してインバーター４４を介し
てデータラインＤＬＢに出力する。各データラインＤ
Ｌ，ＤＬＢ上の信号は、図５（Ｋ）に示すように、ライ
ト制御信号ＷＣＢがハイレベルの間には入力データに拘
らずハイレベルとなり、ライト制御信号ＷＣＢがローレ
ベルの間には入力データに応じたレベルとなる。そし
て、このような出力データが図示されないメモリセルに
記録される。
【００１０】一方、入力制御信号ＣＳＢがハイレベルか
らローレベルにトグルされた状態で、入力ライトイネー
ブル信号ＷＥＢがハイレベルからローレベルにトグルさ
れる場合を図６を用いて説明する。この場合、ローレベ
ルの入力制御信号ＣＳＢにより、図６（Ｂ）に示すよう
に、第１バッファー１０からハイレベルの制御信号ＣＳ
が出力され、図６（Ｃ）に示すように、インバーターＩ
１からローレベルの信号が出力される。
【００１１】まず、入力制御信号ＣＳＢがローレベルに
保持された状態で、図６（Ａ）に示すような入力ライト
イネーブル信号ＷＥＢが第２バッファー２０に入力する
と、ＮＯＲゲート２１はインバーターＩ１の出力と入力
ライトイネーブル信号ＷＥＢとの否定論理和を演算して
インバーター２２，２３を介して出力する。この第２バ
ッファーから出力されるライトイネーブル信号ＷＥは、
図６（Ｅ）に示すようになる。
【００１２】次いで、ライト制御信号発生器３０に入力
された制御信号ＣＳとライトイネーブル信号ＷＥとは、
それぞれインバーター３１，３２で反転され（図６
（Ｄ）のノードＮ２及び図６（Ｆ）のノードＮ３）、Ｎ
ＯＲゲート３３で否定論理和され（図６（Ｇ）のノード
Ｎ４）、遅延部３４で遅延される（図６（Ｈ）のノード
Ｎ５）。そして、ＮＡＮＤゲート３５は、ＮＯＲゲート
３３の出力と遅延部３４の出力との否定論理積を演算し
て、図６（Ｉ）のノードＮ６に示すような信号を出力
し、該ＮＡＮＤゲート３５の出力はインバーター３６，
３７で順次遅延されて、図６（Ｊ）に示すようなライト
制御信号ＷＣＢとして出力される。
【００１３】従って、出力部４０は、ライト制御信号Ｗ
ＣＢに従い入力データをＮＯＲゲート４１，４２及びイ
ンバーター４３，４４をそれぞれ介して出力する。各信
号波形は、図６（Ｋ）に示すように、ライト制御信号Ｗ
ＣＢがハイレベルの間には、入力データに拘らずにハイ
レベルの信号を出力して、データラインＤＬ，ＤＬＢの
全てがハイレベルとなり、また、ライト制御信号ＷＣＢ
がローレベルの間には、入力データに応じた信号を出力
して、データラインＤＬ，ＤＬＢをハイレベル及びロー
レベルとなる。そして、この出力データがメモリセルに
記録される。
【００１４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のライト制御回路においては、入力ライトイネ
ーブル信号ＷＥＢが先にハイレベルからローレベルにト
グルされて入力制御信号ＣＳＢが後でローレベルにトグ
ルされる場合に発生するライト制御信号ＷＣＢは、入力
制御信号ＣＳＢが先にハイレベルからローレベルにトグ
ルされて入力ライトイネーブル信号ＷＥＢが後でローレ
ベルにトグルされる場合に発生するライト制御信号ＷＣ
Ｂよりも、第１バッファー１０の遅延素子（インバータ
ー１２，１３）及びインバーターＩ１だけ遅延されて発
生する。よって、ライトサイクルにおいて、入力制御信
号ＣＳＢ及び入力ライトイネーブルＷＥＢに基づくパラ
メーター制御が同様には行われないため、データの記録
動作制御が難しいという問題があった。
【００１５】本発明は上記問題点に着目してなされたも
ので、入力制御信号及び入力ライトイネーブル信号がハ
イレベルからローレベルにトグルされる順序に拘わら
ず、同じ遅延量でライト制御信号を発生させて、データ
の記録動作制御を容易に行うことのできるライト制御回
路を提供することを目的とする。
【００１６】
【課題を解決するための手段】このため本発明のうちの
請求項１に記載の発明は、入力制御信号を遅延させた制
御信号を出力する第１バッファーと、該第１バッファー
からの制御信号及び入力ライトイネーブル信号を基に論
理演算を行い該演算結果を遅延させたライトイネーブル
信号を出力する第２バッファーと、前記第１バッファー
からの制御信号及び前記第２バッファーからのライトイ
ネーブル信号を基に生成されたライト制御信号に応じて
入力データをデータライン上に出力する出力手段と、を
備えて構成されるライト制御回路において、前記入力制
御信号及び前記入力ライトイネーブル信号の入力状態を
検出して、前記ライト制御信号の出力時期を制御するタ
イミング制御信号を出力するライト制御手段と、前記制
御信号及び前記ライトイネーブル信号を論理演算して所
定の時間遅延させて前記ライト制御信号を発生すると共
に、前記ライト制御手段からのタイミング制御信号に応
じて前記遅延させる時間を制御するライト制御信号発生
手段と、を備えて構成される。
【００１７】かかる構成によれば、制御信号及びライト
イネーブル信号のそれぞれ有する遅延量の差の影響がタ
イミング制御信号に応じて制御されてライト制御信号が
発生するようになる。請求項２に記載の発明では、請求
項１に記載の発明において、前記ライト制御手段が、ソ
ース端子が接地され、前記入力ライトイネーブル信号が
ゲート端子に印加される第１ＮＭＯＳトランジスタと、
前記入力ライトイネーブル信号を反転する第１インバー
ターと、該第１インバーターの出力信号がゲート端子に
印加され、電源電圧がソース端子に印加される第１ＰＭ
ＯＳトランジスタと、該第１ＰＭＯＳトランジスタのド
レイン端子がソース端子に接続され、前記入力制御信号
がゲート端子に印加される第２ＰＭＯＳトランジスタ
と、前記第１ＮＭＯＳトランジスタのドレイン端子がソ
ース端子に接続され、前記入力制御信号がゲート端子に
印加される第２ＮＭＯＳトランジスタと、前記第２ＰＭ
ＯＳトランジスタのドレイン端子及び前記第２ＮＭＯＳ
トランジスタのドレイン端子の接続点からの信号をラッ
チするラッチ部と、を備えるものとする。
【００１８】かかる構成によれば、入力ライトイネーブ
ル信号の入力状態に応じて第１ＮＭＯＳトランジスタ及
び第１ＰＭＯＳトランジスタがスイッチ動作してターン
オンすると、入力制御信号に応じた信号が第２ＮＭＯＳ
トランジスタ及び第２ＰＭＯＳトランジスタの接続点か
らラッチ部に送られ、ラッチされた信号がタイミング制
御信号として出力されるようになる。
【００１９】請求項３に記載の発明では、請求項１また
は２に記載の発明において、前記ライト制御信号発生手
段が、前記第１バッファーからの制御信号を反転する第
２インバーターと、前記第２バッファーからのライトイ
ネーブル信号を反転する第３インバーターと、前記第
２、３インバーターの各出力の否定論理和を演算する第
１ＮＯＲゲートと、該第１ＮＯＲゲートの出力を所定の
時間遅延する第１遅延部と、該第１遅延部からの出力を
所定の時間遅延する第２遅延部と、前記第１、２遅延部
の各出力端子にそれぞれ接続され、前記ライト制御手段
からのタイミング制御信号に応じて相補的にターンオン
する第１及び第２伝送ゲートと、該第１、２伝送ゲート
の一方からの出力と前記第１ＮＯＲゲートからの出力と
の否定論理積を演算する第１ＮＡＮＤゲートと、該第１
ＮＡＮＤゲートの出力を遅延する第３遅延部と、を備え
るものとする。
【００２０】かかる構成によれば、第２、３インバータ
でそれぞれ反転された制御信号及びライトイネーブル信
号が第１ＮＯＲゲートで否定論理和されて第１、２遅延
部で順次所定の時間遅延される。各第１、２遅延部の出
力は、タイミング制御信号に応じてスイッチ動作する伝
送ゲートを介して選択的に第１ＮＡＮＤゲートに送られ
第１ＮＯＲゲートからの出力との否定論理積が演算され
る。その演算結果がは第３遅延部により遅延されライト
制御信号として出力される。
【００２１】請求項４に記載の発明では、前記ライト制
御手段の具体的な構成として、前記入力制御信号が前記
入力ライトイネーブル信号よりも先にハイレベルからロ
ーレベルにトグルされるとき、ハイレベルの前記タイミ
ング制御信号を出力し、前記入力制御信号が前記入力ラ
イトイネーブル信号よりも後にトグルされるとき、ロー
レベルの前記タイミング制御信号を出力するものとす
る。
【００２２】請求項５に記載の発明では、前記ライト制
御信号発生手段の具体的な構成として、前記ライト制御
手段からハイレベルのタイミング制御信号が入力される
とき、前記第２遅延部からの出力を選択して前記ライト
制御信号を発生し、前記ライト制御手段からローレベル
のタイミング制御信号が入力されるとき、前記第１遅延
部の出力を選択して前記ライト制御信号を発生するもの
とする。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本実施の形態に係るライ
ト制御回路の構成を示す図である。ただし、従来のライ
ト制御回路の構成と同一の部分には同じ符号を付して説
明を省略する。
【００２４】図１において、本ライト制御回路は、従来
の回路の構成と同様に、第１バッファー１０、第２バッ
ファー２０、及び出力手段としての出力部４０を備え、
加えて、入力制御信号ＣＳＢ及び入力ライトイネーブル
信号ＷＥＢの状態を検出してライト制御信号ＷＣＢの出
力時期を制御するためのタイミング制御信号を出力する
ライト制御手段としてのライト制御部５０と、第１及び
第２バッファー１０，２０からそれぞれ出力される制御
信号ＣＳ及びライトイネーブル信号ＷＥを論理演算して
遅延させ、ライト制御部５０からのタイミング制御信号
に従って所定の遅延信号を選択してライト制御信号ＷＣ
Ｂを発生するライト制御信号発生手段としてのライト制
御信号発生部６０と、を備えて構成される。
【００２５】ライト制御部５０は、電源電圧Ｖｃｃが印
加される電源端子と接地端子との間に、ＰＭＯＳトラン
ジスタ５１、５２及びＮＭＯＳトランジスタ５３、５４
が直列に連結される。第２ＰＭＯＳトランジスタとして
のＰＭＯＳトランジスタ５２及び第２ＮＭＯＳトランジ
スタとしてのＮＭＯＳトランジスタ５３の各ゲート端子
には入力制御信号ＣＳＢが共通に入力される。また、第
１ＮＭＯＳトランジスタとしてのＮＭＯＳトランジスタ
５４のゲート端子には入力ライトイネーブル信号ＷＥＢ
が入力され、第１ＰＭＯＳトランジスタとしてのＰＭＯ
Ｓトランジスタ５１のゲート端子はに第１インバーター
であるインバーターＩ３を通って反転された入力ライト
イネーブル信号ＷＥＢが入力される。ＰＭＯＳトランジ
スタ５２とＮＭＯＳトランジスタ５３の接続点には、イ
ンバーターＩ４，Ｉ５からなるラッチ部５５及びインバ
ーター５６が接続され、インバーター５６からタイミン
グ制御信号が出力される。
【００２６】ライト制御信号発生部６０は、第１バッフ
ァー１０からの制御信号ＣＳ及び第２バッファー２０か
らのライトイネーブル信号ＷＥをそれぞれ反転する第
２、３インバーターとしてのインバーター６１，６２
と、各インバーター６１、６２の出力の否定論理和を演
算する第１ＮＯＲゲートとしてのＮＯＲゲート６３と、
ＮＯＲゲート６３の出力をインバーター６４’，６４”
により順次遅延する第１遅延部６４と、第１遅延部６４
の出力をインバーター６５’，６５”により順次遅延す
る第２遅延部６５と、第１、２遅延部６４，６５の各出
力端子に接続し、ライト制御部５０からのタイミング制
御信号に基づいて相補的にターンオンされる第１、２伝
送ゲートとしての伝送ゲートＴ１，Ｔ２と、ＮＯＲゲー
ト６３の出力と伝送ゲートＴ１または伝送ゲートＴ２の
出力との否定論理積を演算する第１ＮＡＮＤゲートとし
てのＮＡＮＤゲート６６と、ＮＡＮＤゲート６６の出力
を順次遅延する第３遅延部としてのインバーター６７，
６８と、を備える。
【００２７】このように構成された本実施の形態の動作
について説明する。まず、入力ライトイネーブル信号Ｗ
ＥＢが先にハイレベルからローレベルにトグルされて、
入力制御信号ＣＳＢが後にハイレベルからローレベルに
トグルされる場合を説明する。この場合、ライト制御部
５０のＮＭＯＳトランジスタ５３，５４は、入力ライト
イネーブル信号ＷＥＢがハイレベルからローレベルにト
グルされる以前は、互いにハイレベルの入力ライトイネ
ーブル信号ＷＥＢ及び入力制御信号ＣＳＢによりターン
オンされ、ノードＮ８はローレベルを維持する。
【００２８】そして、入力ライトイネーブル信号ＷＥＢ
が、図２（Ａ）に示すように、ハイレベルからローレベ
ルにトグルされると、ライト制御部５０のＮＭＯＳトラ
ンジスタ５４はターンオフされてＰＭＯＳトランジスタ
５２及びＮＭＯＳトランジスタ５３の接続点からの出力
が遮断されるが、上記ノードＮ８のローレベル出力がラ
ッチ部５５によりラッチされるため、ノードＮ１０から
出力されるタイミング制御信号は、図２（Ｎ）に示すよ
うにローレベルを維持する。
【００２９】次に、図２（Ｂ）に示すように、入力制御
信号ＣＳＢがハイレベルからローレベルにトグルされる
と、第１バッファー１０は、図２（Ｃ）に示すように、
ハイレベルの制御信号ＣＳを出力し、第２バッファー２
０は、図２（Ｆ）に示すように、ハイレベルのライトイ
ネーブル信号ＷＥを出力する。そして、ライト制御信号
発生部６０のインバーター６１，６２は、制御信号ＣＳ
及びライトイネーブル信号ＷＥをそれぞれ反転し（図２
（Ｅ）のノードＮ２及び図２（Ｇ）のノードＮ３）、そ
れら反転された信号がＮＯＲゲート６３で否定論理和さ
れた後に（図２（Ｈ）のノードＮ４）、第１遅延部６４
のインバーター６４’，６４”及び、第２遅延部６５の
インバーター６５’，６５”により順次遅延される（図
２（Ｉ）のノードＮ５及び図２（Ｊ）のノードＮ６）。
【００３０】この時、ライト制御部５０からのタイミン
グ制御信号、即ち、ノードＮ１０のローレベルの信号に
基づいて、伝送ゲートＴ１がターンオンされ、伝送ゲー
トＴ２がターンオフされるため、第１遅延部６４からの
出力が伝送ゲートＴ１を通ってＮＡＮＤゲート６６に入
力される。ＮＡＮＤゲート６６は、ＮＯＲゲート６３の
出力と第１遅延部６４の出力との否定論理積を演算し
て、図２（Ｑ）のノードＮ１３に示すような信号を出力
する。これにより、ライト制御信号発生部６０からは、
図２（Ｒ）に示すようなローレベルのライト制御信号Ｗ
ＣＢが発生する。
【００３１】従って、出力部４０は、ライト制御信号Ｗ
ＣＢがハイレベルの間には、入力データに拘らずハイレ
ベルの信号を出力して、図２（Ｓ）に示すように、デー
タラインＤＬ，ＤＬＢの全てをハイレベルにさせ、ライ
ト制御信号ＷＣＢがローレベルの間には、入力データに
従った信号を出力してデータラインＤＬ，ＤＬＢをそれ
ぞれハイレベル及びローレベルにさせて、データが図示
されないメモリセルに記録されるようにする。
【００３２】一方、入力制御信号ＣＳＢが先にハイレベ
ルからローレベルにトグルされ、入力ライトイネーブル
信号ＷＥＢが後にハイレベルからローレベルにトグルさ
れる場合を図３を用いて説明する。この場合、ライト制
御部５０のＮＭＯＳトランジスタ５３，５４は、入力制
御信号ＣＳＢがローレベルにトグルされる以前は、ハイ
レベルの入力ライトイネーブル信号ＷＥＢ及び入力制御
信号ＣＳＢによりターンオンされて、ノードＮ８がロー
レベルを維持する。そして、入力制御信号ＣＳＢが、図
３（Ａ）に示すように、ハイレベルからローレベルにト
グルされる瞬間、ライト制御部５０のＰＭＯＳトランジ
スタ５２がターンオンされ、ＮＭＯＳトランジスタ５３
がターンオフされてノードＮ８はハイレベルとなる。
【００３３】そして、図３（Ｂ）に示すように、入力ラ
イトイネーブル信号ＷＥＢがハイレベルからローレベル
にトグルされると、ＰＭＯＳトランジスタ５１がターン
オフされて、ＰＭＯＳトランジスタ５２及びＮＭＯＳト
ランジスタ５３の接続点からの出力は遮断されるが、上
記ノードＮ８のハイレベル出力がラッチ部５５によりラ
ッチされるため、ノードＮ１０から出力されるタイミン
グ制御信号は、図３（Ｎ）に示すように、ハイレベルを
継続して維持する。
【００３４】このとき、第１バッファー１０は、図３
（Ｃ）に示すように、ハイレベルの制御信号ＣＳを出力
し、第２バッファー２０は、図３（Ｆ）に示すように、
ハイレベルのライトイネーブル信号ＷＥを出力する。次
いで、ライト制御信号発生部６０のインバーター６１，
６２は、制御信号ＣＳ及びライトイネーブル信号ＷＥを
それぞれ反転し（図３（Ｅ）のノードＮ２及び図３
（Ｇ）のノードＮ３）、それらの反転された信号がＮＯ
Ｒゲート６３で否定論理和された後に（図３（Ｈ）のノ
ードＮ４）、第１、第２遅延部６４，６５のインバータ
ー６４’，６４”及びインバーター６５’，６５”によ
り順次遅延される（図３（Ｉ）のノードＮ５及び図３
（Ｊ）のノードＮ６）。
【００３５】この時、ライト制御部５０からのタイミン
グ制御信号、即ち、ノードＮ１０のハイレベルの信号に
基づいて、伝送ゲートＴ１がターンオフされ、伝送ゲー
トＴ２がターンオンされるため、第２遅延部６５の出力
が伝送ゲートＴ２を通ってＮＡＮＤゲート６６に入力す
る。ＮＡＮＤゲート６６は、ＮＯＲゲート６３の出力と
第２遅延部６５の出力との否定論理積を演算して、図３
（Ｑ）のノードＮ１３に示すような信号を出力し、ライ
ト制御信号発生部６０からは、図３（Ｒ）に示すよう
に、ローレベルのライト制御信号ＷＣＢが発生する。従
って、出力部４０は、上記ライト制御信号ＷＣＢに応じ
て入力データを出力し、図示されないメモリセルにデー
タが記録される。
【００３６】上述したように本実施の形態によれば、入
力ライトイネーブル信号ＷＥＢが先にローレベルにトグ
ルされ、入力制御信号ＣＳＢが後にローレベルにトグル
される場合には、第１バッファー１０での遅延分を考慮
して、ライト制御信号発生部６０での遅延量の少ない第
１遅延部６４の出力を選択してライト制御信号ＷＣＢを
発生させ、入力制御信号ＣＳＢが先にローレベルにトグ
ルされ、入力ライトイネーブル信号ＷＥＢが後にローレ
ベルにトグルされる場合には、ライト制御信号発生部６
０での遅延量の多い第２遅延部６５の出力を選択してラ
イト制御信号ＷＣＢを発生させることにより、いずれの
場合にも同様なライト制御信号を得ることができるた
め、データの記録動作制御を容易に行うことが可能であ
る。
【００３７】
【発明の効果】以上説明したように請求項１〜５のいず
れか１つに記載の発明は、入力制御信号及び入力ライト
イネーブル信号の入力状態を基にライト制御手段で生成
されたタイミング制御信号に応じてライト制御信号発生
手段でライト制御信号を発生するようにしたことによっ
て、制御信号及びライトイネーブル信号のそれぞれ有す
る遅延量の差の影響が制御されたライト制御信号に従っ
てデータが出力されるようになるため、データの記録動
作制御を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るライト制御回路の構成
を示す図である。
【図２】同上実施形態において、入力制御信号が後にロ
ーレベルにトグルされる場合の各部の波形を示した例示
図である。
【図３】同上実施形態において、入力ライトイネーブル
信号が後にローレベルにトグルされる場合の各部の波形
を示した例示図である。
【図４】従来のライト制御回路の構成を示す図である。
【図５】従来の回路において、入力制御信号が後にロー
レベルにトグルされる場合の各部の波形を示した例示図
である。
【図６】従来の回路において、入力ライトイネーブル信
号が後にローレベルにトグルされる場合の各部の波形を
示した例示図である。
【符号の説明】
10 第１バッファー 20 第２バッファー 11,21,41,42,63 ＮＯＲゲート 66 ＮＡＮＤゲート 12,13,22,23,43,44,56,61,62,67,68,I1 〜I6 イン
バーター 40 出力部 50 ライト制御部 55 ラッチ部 64 第１遅延部 65 第２遅延部 60 ライト制御信号発生部 T1,T2 伝送ゲートCSB 入力制御信号 WEB 入力ライトイネーブル信号 CS 制御信号 WE ライトイネーブル信号 WCB ライト制御信号

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】入力制御信号を遅延させた制御信号を出力
    する第１バッファーと、該第１バッファーからの制御信
    号及び入力ライトイネーブル信号を基に論理演算を行い
    該演算結果を遅延させたライトイネーブル信号を出力す
    る第２バッファーと、前記第１バッファーからの制御信
    号及び前記第２バッファーからのライトイネーブル信号
    を基に生成されたライト制御信号に応じて入力データを
    データライン上に出力する出力手段と、を備えて構成さ
    れるライト制御回路において、 前記入力制御信号及び前記入力ライトイネーブル信号の
    入力状態を検出して、前記ライト制御信号の出力時期を
    制御するタイミング制御信号を出力するライト制御手段
    と、 前記制御信号及び前記ライトイネーブル信号を論理演算
    して所定の時間遅延させて前記ライト制御信号を発生す
    ると共に、前記ライト制御手段からのタイミング制御信
    号に応じて前記遅延させる時間を制御するライト制御信
    号発生手段と、を備えて構成されたことを特徴とするラ
    イト制御回路。
  2. 【請求項２】前記ライト制御手段が、ソース端子が接地
    され、前記入力ライトイネーブル信号がゲート端子に印
    加される第１ＮＭＯＳトランジスタと、前記入力ライト
    イネーブル信号を反転する第１インバーターと、該第１
    インバーターの出力信号がゲート端子に印加され、電源
    電圧がソース端子に印加される第１ＰＭＯＳトランジス
    タと、該第１ＰＭＯＳトランジスタのドレイン端子がソ
    ース端子に接続され、前記入力制御信号がゲート端子に
    印加される第２ＰＭＯＳトランジスタと、前記第１ＮＭ
    ＯＳトランジスタのドレイン端子がソース端子に接続さ
    れ、前記入力制御信号がゲート端子に印加される第２Ｎ
    ＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタ
    のドレイン端子及び前記第２ＮＭＯＳトランジスタのド
    レイン端子の接続点からの信号をラッチするラッチ部
    と、を備えたことを特徴とする請求項１記載のライト制
    御回路。
  3. 【請求項３】前記ライト制御信号発生手段が、前記第１
    バッファーからの制御信号を反転する第２インバーター
    と、前記第２バッファーからのライトイネーブル信号を
    反転する第３インバーターと、前記第２、３インバータ
    ーの各出力の否定論理和を演算する第１ＮＯＲゲート
    と、該第１ＮＯＲゲートの出力を所定の時間遅延する第
    １遅延部と、該第１遅延部からの出力を所定の時間遅延
    する第２遅延部と、前記第１、２遅延部の各出力端子に
    それぞれ接続され、前記ライト制御手段からのタイミン
    グ制御信号に応じて相補的にターンオンする第１、及び
    第２伝送ゲートと、該第１、２伝送ゲートの一方からの
    出力と前記第１ＮＯＲゲートからの出力との否定論理積
    を演算する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲー
    トの出力を遅延する第３遅延部と、を備えたことを特徴
    とする請求項１または２記載のライト制御回路。
  4. 【請求項４】前記ライト制御手段は、前記入力制御信号
    が前記入力ライトイネーブル信号よりも先にハイレベル
    からローレベルにトグルされるとき、ハイレベルの前記
    タイミング制御信号を出力し、前記入力制御信号が前記
    入力ライトイネーブル信号よりも後にトグルされると
    き、ローレベルの前記タイミング制御信号を出力するこ
    とを特徴とする請求項２記載のライト制御回路。
  5. 【請求項５】前記ライト制御信号発生手段は、前記ライ
    ト制御手段からハイレベルのタイミング制御信号が入力
    されるとき、前記第２遅延部からの出力を選択して前記
    ライト制御信号を発生し、前記ライト制御手段からロー
    レベルのタイミング制御信号が入力されるとき、前記第
    １遅延部の出力を選択して前記ライト制御信号を発生す
    ることを特徴とする請求項３及び４記載のライト制御回
    路。
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