JP2000306386A - データ入力バッファ回路 - Google Patents
データ入力バッファ回路Info
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Abstract
(57)【要約】
【課題】データ入力バッファ回路において、電力の消耗
を減少させ、不必要なデータが書込まれることを防止す
る。 【解決手段】書込制御信号WECS及び第１データ信号DIN1
1を否定論理和するNORゲートNOR101とデータ制御信号DI
NT11を出力するインバータINV101とデータ制御信号DINT
11を遷移状態に維持し入力データ信号DATAIN11を出力す
るデータ維持部111とデータ遷移検出信号DTD11を出力す
るデータ遷移検出部121とを備えたｎ個の基本データ入
力バッファ回路101〜10nと、ｎ個のデータ遷移検出信号
DTD11〜DTD1nを合成するデータ遷移検出信号合成部300
と、伝送制御信号DTDSUMDを出力する遅延部DE101と、か
らなる。かかる構成により、電力の消耗を減少でき、不
要なデータが書込まれることを防止できる。
を減少させ、不必要なデータが書込まれることを防止す
る。 【解決手段】書込制御信号WECS及び第１データ信号DIN1
1を否定論理和するNORゲートNOR101とデータ制御信号DI
NT11を出力するインバータINV101とデータ制御信号DINT
11を遷移状態に維持し入力データ信号DATAIN11を出力す
るデータ維持部111とデータ遷移検出信号DTD11を出力す
るデータ遷移検出部121とを備えたｎ個の基本データ入
力バッファ回路101〜10nと、ｎ個のデータ遷移検出信号
DTD11〜DTD1nを合成するデータ遷移検出信号合成部300
と、伝送制御信号DTDSUMDを出力する遅延部DE101と、か
らなる。かかる構成により、電力の消耗を減少でき、不
要なデータが書込まれることを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
が書込動作を行うとき制御信号を一時的に保持するデー
タ入力バッファ回路に関するもので、詳しくは、データ
信号が書込イネーブル区間において遷移された状態を書
込ディスエーブル区間においても維持して、書込ディス
エーブル区間におけるデータ信号の遷移により発生する
電力の消耗を減少させることができ、充分なデータホー
ルド時間tDHのマージンを確保し正確なデータの読込み
及び書込みができるデータ入力バッファ回路に関するも
のである。
が書込動作を行うとき制御信号を一時的に保持するデー
タ入力バッファ回路に関するもので、詳しくは、データ
信号が書込イネーブル区間において遷移された状態を書
込ディスエーブル区間においても維持して、書込ディス
エーブル区間におけるデータ信号の遷移により発生する
電力の消耗を減少させることができ、充分なデータホー
ルド時間tDHのマージンを確保し正確なデータの読込み
及び書込みができるデータ入力バッファ回路に関するも
のである。
【０００２】
【従来の技術】従来のデータ入力バッファ回路は、図８
に示したように、書込イネーブル信号WE及びチップ選択
信号CSが合成された書込制御信号WECSと外部の第１デー
タパッドに入力された第１データ信号DIN1とを否定論理
和する第１ＮＯＲゲートNOR1と、該第１ＮＯＲゲートNO
R1からの出力信号を反転させて第１データ制御信号DINT
1を出力する第１インバータINV1と、前記第１データ制
御信号DINT1を所定時間Td1だけ遅延させて第１入力デー
タ信号DATAIN1を出力する第１遅延部DE1と、前記第１デ
ータ制御信号DINT1の遷移を検出して第１データ遷移検
出信号DTD1を出力する第１データ遷移検出部２１と、を
備えた第１基本データ入力バッファ回路１１と；該第１
基本データ入力バッファ回路１１と同様に構成され第２
〜第ｎデータ信号DIN2〜DINnがそれぞれ入力された第２
〜第ｎ基本データ入力バッファ回路１２〜１ｎと；上記
の第１〜第ｎ基本データ入力バッファ回路１１〜１ｎに
おける第１〜第ｎデータ遷移検出部２１〜２ｎから出力
された第１〜第ｎデータ遷移検出信号DTD1〜DTDnを合成
するデータ遷移検出信号合成部３０と；を包含して構成
されていた。なお、前記基本データ入力バッファ回路１
１〜１ｎの個数は、チップの入出力ピンの個数ｎによっ
て決定される。
に示したように、書込イネーブル信号WE及びチップ選択
信号CSが合成された書込制御信号WECSと外部の第１デー
タパッドに入力された第１データ信号DIN1とを否定論理
和する第１ＮＯＲゲートNOR1と、該第１ＮＯＲゲートNO
R1からの出力信号を反転させて第１データ制御信号DINT
1を出力する第１インバータINV1と、前記第１データ制
御信号DINT1を所定時間Td1だけ遅延させて第１入力デー
タ信号DATAIN1を出力する第１遅延部DE1と、前記第１デ
ータ制御信号DINT1の遷移を検出して第１データ遷移検
出信号DTD1を出力する第１データ遷移検出部２１と、を
備えた第１基本データ入力バッファ回路１１と；該第１
基本データ入力バッファ回路１１と同様に構成され第２
〜第ｎデータ信号DIN2〜DINnがそれぞれ入力された第２
〜第ｎ基本データ入力バッファ回路１２〜１ｎと；上記
の第１〜第ｎ基本データ入力バッファ回路１１〜１ｎに
おける第１〜第ｎデータ遷移検出部２１〜２ｎから出力
された第１〜第ｎデータ遷移検出信号DTD1〜DTDnを合成
するデータ遷移検出信号合成部３０と；を包含して構成
されていた。なお、前記基本データ入力バッファ回路１
１〜１ｎの個数は、チップの入出力ピンの個数ｎによっ
て決定される。
【０００３】そして、前記第１データ遷移検出部２１
は、図９に示したように、前記第１データ制御信号DINT
1を反転させる第２インバータINV２と、該第２インバー
タINV２からの出力信号を所定時間遅延させる第２遅延
部DE２と、該第２遅延部DE２からの出力信号を反転させ
る第３インバータINV３と、前記第２遅延部DE２からの
出力信号とその信号を前記第３インバータINV３により
反転させた信号とにより制御されており前記第１データ
制御信号DINT1又はその信号を反転させた信号をそれぞ
れ選択して伝送する第１伝送ゲートTG１及び第２伝送ゲ
ートTG２と、上記の第１伝送ゲートTG１及び第２伝送ゲ
ートTG2からの出力信号を反転させる第４インバータINV
４と、ソースに接地電圧VSSが接続されてゲートに前記
第４インバータINV4からの出力信号が印加されてドレイ
ンから前記第１データ遷移検出信号DTD１が出力する第
１ＮＭＯＳトランジスタNM1と、を包含して構成されて
いた。なお、図８に示した前記第２〜第ｎ基本データ入
力バッファ回路１２〜１ｎにおいても、第２〜第ｎデー
タ遷移検出部２２〜２ｎは、前記第１データ遷移検出部
２１と同様に構成されている。
は、図９に示したように、前記第１データ制御信号DINT
1を反転させる第２インバータINV２と、該第２インバー
タINV２からの出力信号を所定時間遅延させる第２遅延
部DE２と、該第２遅延部DE２からの出力信号を反転させ
る第３インバータINV３と、前記第２遅延部DE２からの
出力信号とその信号を前記第３インバータINV３により
反転させた信号とにより制御されており前記第１データ
制御信号DINT1又はその信号を反転させた信号をそれぞ
れ選択して伝送する第１伝送ゲートTG１及び第２伝送ゲ
ートTG２と、上記の第１伝送ゲートTG１及び第２伝送ゲ
ートTG2からの出力信号を反転させる第４インバータINV
４と、ソースに接地電圧VSSが接続されてゲートに前記
第４インバータINV4からの出力信号が印加されてドレイ
ンから前記第１データ遷移検出信号DTD１が出力する第
１ＮＭＯＳトランジスタNM1と、を包含して構成されて
いた。なお、図８に示した前記第２〜第ｎ基本データ入
力バッファ回路１２〜１ｎにおいても、第２〜第ｎデー
タ遷移検出部２２〜２ｎは、前記第１データ遷移検出部
２１と同様に構成されている。
【０００４】また、前記データ遷移検出信号合成部３０
は、図１０に示したように、電源電圧VCCと接地電圧VSS
の間に直列に接続されており共通に接続されたドレイン
に前記第１〜第ｎ検出信号DTD1〜DTDnが印加された第１
ＰＭＯＳトランジスタPM１及び第２ＮＭＯＳトランジス
タNM2と、該第１ＰＭＯＳトランジスタPM1と並列に接続
された第２〜第４ＰＭＯＳトランジスタPM2〜PM4と、チ
ップ選択信号CSを反転させ前記第２ＮＭＯＳトランジス
タNM2及び第３ＰＭＯＳトランジスタPM3のそれぞれのゲ
ートにその反転させた信号を印加する第５インバータIN
V5と、前記第１〜第４ＰＭＯＳトランジスタPM1〜PM4及
び第２ＮＭＯＳトランジスタNM2の共通に接続されたド
レインの電圧を反転させて前記第４ＰＭＯＳトランジス
タPM4のゲートに印加する第６インバータINV6と、該第
６インバータINV6からの出力を反転させる第７インバー
タINV7と、該第７インバータINV7からの出力を所定時間
遅延させる第３遅延部DE3と、該第３遅延部DE3からの出
力と前記第７インバータINV7からの出力とを否定論理和
する第２ＮＯＲゲートNOR2と、該第２ＮＯＲゲートNOR2
からの出力と前記チップ選択信号CSとを否定論理積して
前記第１ＰＭＯＳトランジスタPM１及び第２ＰＭＯＳト
ランジスタPM2のそれぞれのゲートに出力する第１ＮＡ
ＮＤゲートND1と、前記第１〜第４ＰＭＯＳトランジス
タPM1〜PM4及び第2ＮＭＯＳトランジスタNM2の共通に接
続されたドレインの電圧を反転させてデータ遷移検出信
号の合成信号DTDSUMを出力する第８インバータINV8と、
を包含して構成されていた。
は、図１０に示したように、電源電圧VCCと接地電圧VSS
の間に直列に接続されており共通に接続されたドレイン
に前記第１〜第ｎ検出信号DTD1〜DTDnが印加された第１
ＰＭＯＳトランジスタPM１及び第２ＮＭＯＳトランジス
タNM2と、該第１ＰＭＯＳトランジスタPM1と並列に接続
された第２〜第４ＰＭＯＳトランジスタPM2〜PM4と、チ
ップ選択信号CSを反転させ前記第２ＮＭＯＳトランジス
タNM2及び第３ＰＭＯＳトランジスタPM3のそれぞれのゲ
ートにその反転させた信号を印加する第５インバータIN
V5と、前記第１〜第４ＰＭＯＳトランジスタPM1〜PM4及
び第２ＮＭＯＳトランジスタNM2の共通に接続されたド
レインの電圧を反転させて前記第４ＰＭＯＳトランジス
タPM4のゲートに印加する第６インバータINV6と、該第
６インバータINV6からの出力を反転させる第７インバー
タINV7と、該第７インバータINV7からの出力を所定時間
遅延させる第３遅延部DE3と、該第３遅延部DE3からの出
力と前記第７インバータINV7からの出力とを否定論理和
する第２ＮＯＲゲートNOR2と、該第２ＮＯＲゲートNOR2
からの出力と前記チップ選択信号CSとを否定論理積して
前記第１ＰＭＯＳトランジスタPM１及び第２ＰＭＯＳト
ランジスタPM2のそれぞれのゲートに出力する第１ＮＡ
ＮＤゲートND1と、前記第１〜第４ＰＭＯＳトランジス
タPM1〜PM4及び第2ＮＭＯＳトランジスタNM2の共通に接
続されたドレインの電圧を反転させてデータ遷移検出信
号の合成信号DTDSUMを出力する第８インバータINV8と、
を包含して構成されていた。
【０００５】このように構成された従来のデータ入力バ
ッファ回路の動作について、図１１を用いて以下に説明
する。まず、図８に示したように、書込イネーブル信号
WE（図11（Ａ）参照）及びチップ選択信号CS（図11
（Ｂ）参照）を合成して生成された書込制御信号WECS
（図11（Ｃ）参照）と、外部の第１データパッドに入力
された第１データ信号DIN1（図11（Ｄ）参照）とが合成
され第１データ制御信号DINT1（図11（Ｅ）参照）を生
成し、該第１データ制御信号DINT1は、第１遅延部DE1に
より所定時間Td1だけ遅延されて第１入力データ信号DAT
AIN1（図11（Ｈ）参照）として出力する。
ッファ回路の動作について、図１１を用いて以下に説明
する。まず、図８に示したように、書込イネーブル信号
WE（図11（Ａ）参照）及びチップ選択信号CS（図11
（Ｂ）参照）を合成して生成された書込制御信号WECS
（図11（Ｃ）参照）と、外部の第１データパッドに入力
された第１データ信号DIN1（図11（Ｄ）参照）とが合成
され第１データ制御信号DINT1（図11（Ｅ）参照）を生
成し、該第１データ制御信号DINT1は、第１遅延部DE1に
より所定時間Td1だけ遅延されて第１入力データ信号DAT
AIN1（図11（Ｈ）参照）として出力する。
【０００６】また、図９に示した前記第１データ遷移検
出部21は、前記第１データ制御信号DINT1の遷移を検出
して第１データ遷移検出信号DTD1（図11（Ｆ）参照）を
出力し、同様に、第２〜第ｎ基本データ入力バッファ12
〜1nにおける第２〜第ｎデータ遷移検出部22〜2n（図示
省略）が第２〜第nデータ遷移検出信号DTD2〜DTDnを出
力すると、図１０に示したデータ遷移検出信号合成部30
は、前記第１〜第ｎデータ遷移検出信号DTD1〜DTDnを合
成してデータ遷移検出信号の合成信号DTDSUM（図11
（Ｇ）参照）を出力する。このように出力されたデータ
遷移検信号の出合成信号DTDSUMは、半導体メモリ装置が
書込動作を行うときの制御信号として使用される。
出部21は、前記第１データ制御信号DINT1の遷移を検出
して第１データ遷移検出信号DTD1（図11（Ｆ）参照）を
出力し、同様に、第２〜第ｎ基本データ入力バッファ12
〜1nにおける第２〜第ｎデータ遷移検出部22〜2n（図示
省略）が第２〜第nデータ遷移検出信号DTD2〜DTDnを出
力すると、図１０に示したデータ遷移検出信号合成部30
は、前記第１〜第ｎデータ遷移検出信号DTD1〜DTDnを合
成してデータ遷移検出信号の合成信号DTDSUM（図11
（Ｇ）参照）を出力する。このように出力されたデータ
遷移検信号の出合成信号DTDSUMは、半導体メモリ装置が
書込動作を行うときの制御信号として使用される。
【０００７】
【発明が解決しようとする課題】しかし、このような従
来のデータ入力バッファ回路においては、図１１（Ｃ）
に示した前記書込制御信号WECSがイネーブルされるとき
だけでなくディスエーブルされローレベルからハイレベ
ルに遷移するときにも電流経路が生成されるため、電力
の消耗量が多くなるという問題点があった。また、図１
１（Ｈ）に示したように、第１遅延部DE1によりデータ
制御信号DINT1を所定時間Td1だけ遅延させる際、書込デ
ィスエーブル区間において入力データ信号DATAIN1が遷
移されて不必要なデータが書込まれるおそれがあるた
め、その第１遅延部DE1の工程マージンを確保するため
に多数のインバータを使用しなければならないという問
題点があった。
来のデータ入力バッファ回路においては、図１１（Ｃ）
に示した前記書込制御信号WECSがイネーブルされるとき
だけでなくディスエーブルされローレベルからハイレベ
ルに遷移するときにも電流経路が生成されるため、電力
の消耗量が多くなるという問題点があった。また、図１
１（Ｈ）に示したように、第１遅延部DE1によりデータ
制御信号DINT1を所定時間Td1だけ遅延させる際、書込デ
ィスエーブル区間において入力データ信号DATAIN1が遷
移されて不必要なデータが書込まれるおそれがあるた
め、その第１遅延部DE1の工程マージンを確保するため
に多数のインバータを使用しなければならないという問
題点があった。
【０００８】そこで、本発明は、このような従来の問題
点に鑑みてなされたもので、書込制御信号WECSがディス
エーブルされるときには、ローレベルからハイレベルに
遷移しても電流経路が生成されないようにすることによ
り、電力の消耗を減少させることができ、遅延素子を増
加せずに充分なデータホールド時間tDHを確保して不必
要なデータが書込まれることを防止することができるデ
ータ入力バッファ回路を提供することを目的とする。
点に鑑みてなされたもので、書込制御信号WECSがディス
エーブルされるときには、ローレベルからハイレベルに
遷移しても電流経路が生成されないようにすることによ
り、電力の消耗を減少させることができ、遅延素子を増
加せずに充分なデータホールド時間tDHを確保して不必
要なデータが書込まれることを防止することができるデ
ータ入力バッファ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】このような目的を達成す
るため、本発明によるデータ入力バッファ回路は、書込
イネーブル信号WE及びチップ選択信号CSを合成した書込
制御信号WECSと外部の第１データパッドに入力された第
１データ信号DIN11とを否定論理和する第１ＮＯＲゲー
トと、該第１ＮＯＲゲートからの出力信号を反転させて
第１データ制御信号DINT11を出力する第１インバータ
と、前記第１データ制御信号DINT11の遷移を検出して第
１データ遷移検出信号DTD11を出力する第１データ遷移
検出部と、を備えた第１基本データ入力バッファ回路
と；該第１基本データ入力バッファ回路と同様に構成さ
れ第２〜第ｎデータ信号DIN12〜DIN1nがそれぞれ入力さ
れて第２〜第ｎデータ制御信号DINT12〜DINT1nを出力す
る第２〜第ｎ基本データ入力バッファ回路と；上記の第
１〜第ｎ基本データ入力バッファ回路の各第１〜第ｎデ
ータ遷移検出部からそれぞれ出力された第１〜第ｎデー
タ遷移検出信号DTD11〜DTD1nを合成するデータ遷移検出
信号合成部と；を備えたデータ入力バッファ回路におい
て、前記第１〜第ｎデータ制御信号DINT11〜DINT1nを前
記書込制御信号WECSのイネーブル区間で遷移された状態
に維持する第１〜第ｎデータ維持部と；前記データ遷移
検出信号合成部からの出力信号を所定時間だけ遅延させ
て第１伝送制御信号DTDSUMDを出力する第１遅延部と、
を包含して構成する。
るため、本発明によるデータ入力バッファ回路は、書込
イネーブル信号WE及びチップ選択信号CSを合成した書込
制御信号WECSと外部の第１データパッドに入力された第
１データ信号DIN11とを否定論理和する第１ＮＯＲゲー
トと、該第１ＮＯＲゲートからの出力信号を反転させて
第１データ制御信号DINT11を出力する第１インバータ
と、前記第１データ制御信号DINT11の遷移を検出して第
１データ遷移検出信号DTD11を出力する第１データ遷移
検出部と、を備えた第１基本データ入力バッファ回路
と；該第１基本データ入力バッファ回路と同様に構成さ
れ第２〜第ｎデータ信号DIN12〜DIN1nがそれぞれ入力さ
れて第２〜第ｎデータ制御信号DINT12〜DINT1nを出力す
る第２〜第ｎ基本データ入力バッファ回路と；上記の第
１〜第ｎ基本データ入力バッファ回路の各第１〜第ｎデ
ータ遷移検出部からそれぞれ出力された第１〜第ｎデー
タ遷移検出信号DTD11〜DTD1nを合成するデータ遷移検出
信号合成部と；を備えたデータ入力バッファ回路におい
て、前記第１〜第ｎデータ制御信号DINT11〜DINT1nを前
記書込制御信号WECSのイネーブル区間で遷移された状態
に維持する第１〜第ｎデータ維持部と；前記データ遷移
検出信号合成部からの出力信号を所定時間だけ遅延させ
て第１伝送制御信号DTDSUMDを出力する第１遅延部と、
を包含して構成する。
【００１０】そして、本発明の特徴的な構成要素の一つ
である上記の第１〜第ｎデータ維持部は、第１伝送制御
信号DTDSUMDとその信号を反転させた信号とにより制御
され前記データ制御信号DINT11を選択して伝送する第１
伝送ゲートと、該第１伝送ゲートから伝送された信号を
ラッチする第１ラッチ部と、第２伝送制御信号WDSPとそ
の信号を反転させた信号とにより制御され前記第１ラッ
チ部によりラッチされた信号を選択して伝送する第２伝
送ゲートと、該第２伝送ゲートから伝送された信号をラ
ッチする第２ラッチ部と、該第２ラッチ部によりラッチ
された信号を順次反転させて入力データ信号DATAIN1nと
して出力する第４インバーター及び第５インバータと、
を包含して構成される。
である上記の第１〜第ｎデータ維持部は、第１伝送制御
信号DTDSUMDとその信号を反転させた信号とにより制御
され前記データ制御信号DINT11を選択して伝送する第１
伝送ゲートと、該第１伝送ゲートから伝送された信号を
ラッチする第１ラッチ部と、第２伝送制御信号WDSPとそ
の信号を反転させた信号とにより制御され前記第１ラッ
チ部によりラッチされた信号を選択して伝送する第２伝
送ゲートと、該第２伝送ゲートから伝送された信号をラ
ッチする第２ラッチ部と、該第２ラッチ部によりラッチ
された信号を順次反転させて入力データ信号DATAIN1nと
して出力する第４インバーター及び第５インバータと、
を包含して構成される。
【００１１】このとき、前記送制御信号WDSPは、制御信
号発生部から出力される短いパルス信号であるものとす
る。
号発生部から出力される短いパルス信号であるものとす
る。
【００１２】また、本発明のもう一つの特徴的な構成要
素である上記の前記第２伝送制御信号発生部は、書込イ
ネーブル信号WE及びチップ選択信号CSを否定論理積する
第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートからの出
力信号を遅延させる第４遅延部と、前記第２ＮＡＮＤゲ
ートからの出力信号と前記第４遅延部からの出力信号と
を否定論理積して前記第２伝送制御信号WDSPを出力する
第３ＮＡＮＤゲートと、を包含して構成される。
素である上記の前記第２伝送制御信号発生部は、書込イ
ネーブル信号WE及びチップ選択信号CSを否定論理積する
第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートからの出
力信号を遅延させる第４遅延部と、前記第２ＮＡＮＤゲ
ートからの出力信号と前記第４遅延部からの出力信号と
を否定論理積して前記第２伝送制御信号WDSPを出力する
第３ＮＡＮＤゲートと、を包含して構成される。
【００１３】また、前記第１〜第ｎ基本データ入力バッ
ファ回路の数は、チップの入出力ピンの個数に従って決
定されるものとする。
ファ回路の数は、チップの入出力ピンの個数に従って決
定されるものとする。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて詳細に説明する。本発明によるデータ入
力バッファ回路は、図１に示したように、書込イネーブ
ル信号WE及びチップ選択信号CSが合成された書込制御信
号WECSと外部の第１データパッドに入力された第１デー
タ信号DIN11とを否定論理和する第１ＮＯＲゲートNOR10
1と、該第１ＮＯＲゲートNOR101からの出力信号を反転
させて第１データ制御信号DINT11を出力する第１インバ
ータINV101と、前記第１データ制御信号DINT11を前記書
込制御信号WECSのイネーブル区間で遷移された状態に維
持し第１入力データ信号DATAIN11として出力する第１デ
ータ維持部111と、前記第１データ制御信号DINT11の遷
移を検出して第１データ遷移検出信号DTD11を出力する
第１データ遷移検出部121と、を備えた第１基本データ
入力バッファ回路101と；該第１基本データ入力バッフ
ァ回路101と同様に構成されており第２〜第ｎデータ信
号DIN12〜DIN1nがそれぞれ入力され第２〜第ｎデータ制
御信号DINT12〜DINT1nを出力する第２〜第ｎ基本データ
入力バッファ回路102〜10nと；上記の第１〜第ｎ基本デ
ータ入力バッファ回路101〜10nにおける第１〜第ｎデー
タ遷移検出部121〜12nから出力された第１〜第ｎデータ
遷移検出信号DTD11〜DTD1nを合成するデータ遷移検出信
号合成部300と；該データ遷移検出信号合成部300の出力
を遅延させて第１伝送制御信号DTDSUMDを出力する第１
遅延部DE101と；を包含して構成されている。なお、前
記基本データ入力バッファ回路101〜10nの個数は、チッ
プの入出力ピンの個数ｎに従って決定される。
図面に基づいて詳細に説明する。本発明によるデータ入
力バッファ回路は、図１に示したように、書込イネーブ
ル信号WE及びチップ選択信号CSが合成された書込制御信
号WECSと外部の第１データパッドに入力された第１デー
タ信号DIN11とを否定論理和する第１ＮＯＲゲートNOR10
1と、該第１ＮＯＲゲートNOR101からの出力信号を反転
させて第１データ制御信号DINT11を出力する第１インバ
ータINV101と、前記第１データ制御信号DINT11を前記書
込制御信号WECSのイネーブル区間で遷移された状態に維
持し第１入力データ信号DATAIN11として出力する第１デ
ータ維持部111と、前記第１データ制御信号DINT11の遷
移を検出して第１データ遷移検出信号DTD11を出力する
第１データ遷移検出部121と、を備えた第１基本データ
入力バッファ回路101と；該第１基本データ入力バッフ
ァ回路101と同様に構成されており第２〜第ｎデータ信
号DIN12〜DIN1nがそれぞれ入力され第２〜第ｎデータ制
御信号DINT12〜DINT1nを出力する第２〜第ｎ基本データ
入力バッファ回路102〜10nと；上記の第１〜第ｎ基本デ
ータ入力バッファ回路101〜10nにおける第１〜第ｎデー
タ遷移検出部121〜12nから出力された第１〜第ｎデータ
遷移検出信号DTD11〜DTD1nを合成するデータ遷移検出信
号合成部300と；該データ遷移検出信号合成部300の出力
を遅延させて第１伝送制御信号DTDSUMDを出力する第１
遅延部DE101と；を包含して構成されている。なお、前
記基本データ入力バッファ回路101〜10nの個数は、チッ
プの入出力ピンの個数ｎに従って決定される。
【００１５】そして、前記第1データ維持部111は、図２
に示したように、前記データ遷移検出信号合成部300か
ら出力した合成信号DTDSUMを前記第１遅延部DE101によ
り遅延させた第１伝送制御信号DTDSUMDと該第１伝送制
御信号DTDSUMDを第２インバータINV102により反転させ
た信号とにより制御され前記第１データ制御信号DINT11
を選択して伝送する第１伝送ゲートTG101と、該第１伝
送ゲートTG101から伝送された信号をラッチする第１ラ
ッチ部LAT1と、第２伝送制御信号WDSPと該第２伝送制御
信号WDSPを第3インバータINV103により反転させた信号
とにより制御され前記第1ラッチ部LAT1がラッチした信
号を選択して伝送する第２伝送ゲートTG102と、該第２
伝送ゲートTG102から伝送された信号をラッチする第２
ラッチ部LAT2と、該第２ラッチ部LAT2がラッチした信号
を順次反転させて第１入力データ信号DATAIN11として出
力する第４インバータINV104及び第５インバータINV105
と、を包含して構成されている。
に示したように、前記データ遷移検出信号合成部300か
ら出力した合成信号DTDSUMを前記第１遅延部DE101によ
り遅延させた第１伝送制御信号DTDSUMDと該第１伝送制
御信号DTDSUMDを第２インバータINV102により反転させ
た信号とにより制御され前記第１データ制御信号DINT11
を選択して伝送する第１伝送ゲートTG101と、該第１伝
送ゲートTG101から伝送された信号をラッチする第１ラ
ッチ部LAT1と、第２伝送制御信号WDSPと該第２伝送制御
信号WDSPを第3インバータINV103により反転させた信号
とにより制御され前記第1ラッチ部LAT1がラッチした信
号を選択して伝送する第２伝送ゲートTG102と、該第２
伝送ゲートTG102から伝送された信号をラッチする第２
ラッチ部LAT2と、該第２ラッチ部LAT2がラッチした信号
を順次反転させて第１入力データ信号DATAIN11として出
力する第４インバータINV104及び第５インバータINV105
と、を包含して構成されている。
【００１６】なお、図１に示した前記第２〜第ｎ基本デ
ータ入力バッファ回路102〜10nにおいても、第２〜第ｎ
データ維持部112〜11n（図示省略）は、それぞれ前記第
１データ維持部111と同様に、第２〜第ｎデータ制御信
号DINT12〜DINT1nが入力され第２〜第ｎ入力データ信号
DATAIN12〜DATAIN1nを出力するように構成されている。
ータ入力バッファ回路102〜10nにおいても、第２〜第ｎ
データ維持部112〜11n（図示省略）は、それぞれ前記第
１データ維持部111と同様に、第２〜第ｎデータ制御信
号DINT12〜DINT1nが入力され第２〜第ｎ入力データ信号
DATAIN12〜DATAIN1nを出力するように構成されている。
【００１７】また、前記第１データ遷移検出部121は、
図３に示したように、第１データ制御信号DINT11を反転
させる第６インバータINV106と、該第６インバータINV1
06からの出力信号を所定時間遅延させる第２遅延部DE10
2と、該第２遅延部DE102からの出力信号を反転させる第
７インバータINV107と、前記第２遅延部DE102からの出
力信号とその信号を前記第７インバータINV107により反
転させた信号とにより制御されており前記第１データ制
御信号DINT11又はその信号を反転させた信号をそれぞれ
選択して伝送する第３伝送ゲートTG103及び第４伝送ゲ
ートTG104と、上記の第３伝送ゲートTG103及び第４伝送
ゲートTG104からの出力信号を反転させる第８インバー
タINV108と、ゲートに前記第８インバータINV108からの
出力信号が印加されてソースに接地電圧VSSが接続され
てドレインから前記第１データ遷移検出信号DTD11が出
力する第１ＮＭＯＳトランジスタNM101と、を包含して
構成されている。
図３に示したように、第１データ制御信号DINT11を反転
させる第６インバータINV106と、該第６インバータINV1
06からの出力信号を所定時間遅延させる第２遅延部DE10
2と、該第２遅延部DE102からの出力信号を反転させる第
７インバータINV107と、前記第２遅延部DE102からの出
力信号とその信号を前記第７インバータINV107により反
転させた信号とにより制御されており前記第１データ制
御信号DINT11又はその信号を反転させた信号をそれぞれ
選択して伝送する第３伝送ゲートTG103及び第４伝送ゲ
ートTG104と、上記の第３伝送ゲートTG103及び第４伝送
ゲートTG104からの出力信号を反転させる第８インバー
タINV108と、ゲートに前記第８インバータINV108からの
出力信号が印加されてソースに接地電圧VSSが接続され
てドレインから前記第１データ遷移検出信号DTD11が出
力する第１ＮＭＯＳトランジスタNM101と、を包含して
構成されている。
【００１８】なお、図１に示した前記第２〜第ｎ基本デ
ータ入力バッファ回路102〜10nにおいいても、第２〜第
ｎデータ遷移検出部122〜12n（図示省略）は、それぞれ
前記第１データ遷移検出部121と同様に、第２〜第ｎデ
ータ制御信号DINT12〜DINT1nの遷移を検出し第２〜第ｎ
データ遷移検出信号DTD12〜DTD1nを出力するように構成
されている。
ータ入力バッファ回路102〜10nにおいいても、第２〜第
ｎデータ遷移検出部122〜12n（図示省略）は、それぞれ
前記第１データ遷移検出部121と同様に、第２〜第ｎデ
ータ制御信号DINT12〜DINT1nの遷移を検出し第２〜第ｎ
データ遷移検出信号DTD12〜DTD1nを出力するように構成
されている。
【００１９】次に、前記データ遷移検出信号合成部300
は、図４に示したように、電源電圧VCCと接地電圧VSSの
間に直列に接続されており共通に接続されたドレインに
前記第１〜第ｎデータ遷移検出信号DTD11〜DTD1nがそれ
ぞれ印加される第1ＰＭＯＳトランジスタPM101及び第２
ＮＭＯＳトランジスタNM102と、該第1ＰＭＯＳトランジ
スタPM101と並列に接続された第２〜第４ＰＭＯＳトラ
ンジスタPM102〜PM104と、チップ選択信号CSを反転させ
前記第２ＮＭＯＳトランジスタNM102及び第３ＰＭＯＳ
トランジスタPM103のそれぞれのゲートにその反転させ
た信号を印加する第９インバータINV109と、前記第１〜
第４ＰＭＯＳトランジスタPM101〜PM104及び第２ＮＭＯ
ＳトランジスタNM102の共通に接続されたドレインの電
圧を反転させて前記第４ＰＭＯＳトランジスタPM104の
ゲートに印加する第１０インバータINV110と、該第１０
インバータINV110からの出力を反転する第１１インバー
タINV111と、該第１１インバータINV111からの出力を所
定時間遅延させる第３遅延部DE103と、該第３遅延部DE1
03からの出力と前記第１１インバータINV111からの出力
とを否定論理和する第２ＮＯＲゲートNOR102と、該第２
ＮＯＲゲートNOR102からの出力信号と前記チップ選択信
号CSとを否定論理積して前記第１ＰＭＯＳトランジスタ
PM101及び第２ＰＭＯＳトランジスタPM102のそれぞれの
ゲートに出力する第１ＮＡＮＤゲートND101と、前記第
１〜第４ＰＭＯＳトランジスタPM101〜PM104及び第２Ｎ
ＭＯＳトランジスタNM102の共通に接続されたドレイン
の電圧を反転させてデータ遷移検出信号の合成信号DTDS
UMを出力する第１２インバータINV112と、を包含して構
成されている。
は、図４に示したように、電源電圧VCCと接地電圧VSSの
間に直列に接続されており共通に接続されたドレインに
前記第１〜第ｎデータ遷移検出信号DTD11〜DTD1nがそれ
ぞれ印加される第1ＰＭＯＳトランジスタPM101及び第２
ＮＭＯＳトランジスタNM102と、該第1ＰＭＯＳトランジ
スタPM101と並列に接続された第２〜第４ＰＭＯＳトラ
ンジスタPM102〜PM104と、チップ選択信号CSを反転させ
前記第２ＮＭＯＳトランジスタNM102及び第３ＰＭＯＳ
トランジスタPM103のそれぞれのゲートにその反転させ
た信号を印加する第９インバータINV109と、前記第１〜
第４ＰＭＯＳトランジスタPM101〜PM104及び第２ＮＭＯ
ＳトランジスタNM102の共通に接続されたドレインの電
圧を反転させて前記第４ＰＭＯＳトランジスタPM104の
ゲートに印加する第１０インバータINV110と、該第１０
インバータINV110からの出力を反転する第１１インバー
タINV111と、該第１１インバータINV111からの出力を所
定時間遅延させる第３遅延部DE103と、該第３遅延部DE1
03からの出力と前記第１１インバータINV111からの出力
とを否定論理和する第２ＮＯＲゲートNOR102と、該第２
ＮＯＲゲートNOR102からの出力信号と前記チップ選択信
号CSとを否定論理積して前記第１ＰＭＯＳトランジスタ
PM101及び第２ＰＭＯＳトランジスタPM102のそれぞれの
ゲートに出力する第１ＮＡＮＤゲートND101と、前記第
１〜第４ＰＭＯＳトランジスタPM101〜PM104及び第２Ｎ
ＭＯＳトランジスタNM102の共通に接続されたドレイン
の電圧を反転させてデータ遷移検出信号の合成信号DTDS
UMを出力する第１２インバータINV112と、を包含して構
成されている。
【００２０】そして、前記各データ維持部111〜11nにお
いて、図２に示した第３インバータINV103及び第２伝送
ゲートTG102に入力される第２伝送制御信号WDSPを生成
する制御信号発生部400は、図５に示したように、書込
イネーブル信号WE及びチップ選択信号CSを否定論理積す
る第２ＮＡＮＤゲートND102と、該第２ＮＡＮＤゲートN
D102からの出力信号を遅延させる第４遅延部DE104と、
前記第２ＮＡＮＤゲートND102からの出力信号と前記第
４遅延部DE104からの出力信号とを否定論理積して第２
伝送制御信号WDSPを出力する第３ＮＡＮＤゲートND103
と、を包含して構成されている。
いて、図２に示した第３インバータINV103及び第２伝送
ゲートTG102に入力される第２伝送制御信号WDSPを生成
する制御信号発生部400は、図５に示したように、書込
イネーブル信号WE及びチップ選択信号CSを否定論理積す
る第２ＮＡＮＤゲートND102と、該第２ＮＡＮＤゲートN
D102からの出力信号を遅延させる第４遅延部DE104と、
前記第２ＮＡＮＤゲートND102からの出力信号と前記第
４遅延部DE104からの出力信号とを否定論理積して第２
伝送制御信号WDSPを出力する第３ＮＡＮＤゲートND103
と、を包含して構成されている。
【００２１】以下、このように構成された本発明による
データ入力バッファ回路の動作について、図６及び図７
を用いて説明する。まず、図1に示したように、外部の
第１データ入力パッドに第１データ信号DIN11（図７
（Ａ）参照）が入力されると、前記第１ＮＯＲゲートNO
R101により前記第１データ信号DIN11と書込制御信号WEC
S（図７（Ｂ）参照）とが否定論理和された後、第１イ
ンバータINV101により反転されて第１データ制御信号DI
NT11（図７（Ｃ）参照）が生成する。
データ入力バッファ回路の動作について、図６及び図７
を用いて説明する。まず、図1に示したように、外部の
第１データ入力パッドに第１データ信号DIN11（図７
（Ａ）参照）が入力されると、前記第１ＮＯＲゲートNO
R101により前記第１データ信号DIN11と書込制御信号WEC
S（図７（Ｂ）参照）とが否定論理和された後、第１イ
ンバータINV101により反転されて第１データ制御信号DI
NT11（図７（Ｃ）参照）が生成する。
【００２２】次に、図３に示した第１データ遷移検出部
121は、前記第1データ制御信号DINT11の遷移を検出し
て、第１データ遷移検出信号DTD11（図７（Ｄ）参照）
を出力する。また、前記第２〜第ｎ基本データバッファ
回路102〜10nにおける第２〜第ｎデータ遷移検出部122
〜12n（図１に図示せず）についても、それぞれ前記第
１データ遷移検出部121と同様に、第２〜第ｎデータ制
御信号DINT12〜DINT1nの遷移を検出し第２〜第ｎデータ
遷移検出信号DTD12〜DTD1n（図７に図示せず）を出力す
る。
121は、前記第1データ制御信号DINT11の遷移を検出し
て、第１データ遷移検出信号DTD11（図７（Ｄ）参照）
を出力する。また、前記第２〜第ｎ基本データバッファ
回路102〜10nにおける第２〜第ｎデータ遷移検出部122
〜12n（図１に図示せず）についても、それぞれ前記第
１データ遷移検出部121と同様に、第２〜第ｎデータ制
御信号DINT12〜DINT1nの遷移を検出し第２〜第ｎデータ
遷移検出信号DTD12〜DTD1n（図７に図示せず）を出力す
る。
【００２３】すると、図４に示したデータ遷移検出信号
合成部300は、前記各第1〜第nデータ遷移検出信号DTD11
〜DTD1nを合成して、データ遷移検出信号の合成信号DTD
SUM（図７（Ｅ）参照）を出力する。
合成部300は、前記各第1〜第nデータ遷移検出信号DTD11
〜DTD1nを合成して、データ遷移検出信号の合成信号DTD
SUM（図７（Ｅ）参照）を出力する。
【００２４】このとき、前記データ遷移検出信号の合成
信号DTDSUMは、図１に示した前記第１遅延部DE101によ
り所定時間Ｔdだけ遅延され図２に示した第１データ維
持部111の第1伝送ゲートTG101を制御するための第1伝送
制御信号DTDSUMD（図７（Ｆ）参照）として出力され
る。
信号DTDSUMは、図１に示した前記第１遅延部DE101によ
り所定時間Ｔdだけ遅延され図２に示した第１データ維
持部111の第1伝送ゲートTG101を制御するための第1伝送
制御信号DTDSUMD（図７（Ｆ）参照）として出力され
る。
【００２５】よって、前記第１伝送制御信号DTDSUMDの
立ち上がり（Rising edge）において、図２に示した前
記第１データ維持部111の第１伝送ゲートTG101がターン
オンして前記第１ラッチ部LAT1に前記第１データ制御信
号DINT11が伝送されると、該第１ラッチ部LAT1は、前記
第１データ制御信号DINT11をラッチする。
立ち上がり（Rising edge）において、図２に示した前
記第１データ維持部111の第１伝送ゲートTG101がターン
オンして前記第１ラッチ部LAT1に前記第１データ制御信
号DINT11が伝送されると、該第１ラッチ部LAT1は、前記
第１データ制御信号DINT11をラッチする。
【００２６】次に、図５に示した制御信号発生部400か
ら出力された図２に示した制御信号WDSP（図７（Ｇ）参
照）の立ち下がりにおいて、前記第１データ維持部111
の第２伝送ゲートTG102がターンオンして第２ラッチ部L
AT2に前記第１ラッチ部LAT1がラッチした前記第1データ
制御信号DINT11が伝送されると、書込イネーブル信号WE
がローレベルに遷移し書込ディスエーブル状態になって
も前記第２ラッチ部LAT2は、前記第１データ制御信号DI
NT11を遷移せずに以前のラッチした状態をそのまま維持
する。
ら出力された図２に示した制御信号WDSP（図７（Ｇ）参
照）の立ち下がりにおいて、前記第１データ維持部111
の第２伝送ゲートTG102がターンオンして第２ラッチ部L
AT2に前記第１ラッチ部LAT1がラッチした前記第1データ
制御信号DINT11が伝送されると、書込イネーブル信号WE
がローレベルに遷移し書込ディスエーブル状態になって
も前記第２ラッチ部LAT2は、前記第１データ制御信号DI
NT11を遷移せずに以前のラッチした状態をそのまま維持
する。
【００２７】即ち、図５に示したように、前記第２伝送
制御信号WDSPは、前記書込イネーブル信号WE（図６
（Ａ）参照）とチップ選択信号CS（図６（Ｂ）参照）と
が第２ＮＡＮＤゲートND102により否定論理積されて出
力された信号Ａ（図６（Ｃ）参照）と、該信号Ａが第４
遅延部DE104により所定時間Ｔdoだけ遅延されて出力さ
れた信号Ｂ（図６（Ｄ）参照）とが第３ＮＡＮＤゲート
ND103により否定論理積された信号であり、前記第４遅
延部DE104の所定時間Tdoだけの短いパルス幅を有する信
号である。
制御信号WDSPは、前記書込イネーブル信号WE（図６
（Ａ）参照）とチップ選択信号CS（図６（Ｂ）参照）と
が第２ＮＡＮＤゲートND102により否定論理積されて出
力された信号Ａ（図６（Ｃ）参照）と、該信号Ａが第４
遅延部DE104により所定時間Ｔdoだけ遅延されて出力さ
れた信号Ｂ（図６（Ｄ）参照）とが第３ＮＡＮＤゲート
ND103により否定論理積された信号であり、前記第４遅
延部DE104の所定時間Tdoだけの短いパルス幅を有する信
号である。
【００２８】そして、前記第２ラッチ部LAT2によりラッ
チされた信号は、図２に示したように、第４インバータ
INV104及び第５インバータINV105により安定化されて第
１入力データ信号DATAIN11として出力され、該第１入力
データ信号DATAIN11（図７（Ｈ）参照）は、書込制御信
号WECSの書込イネーブル状態において遷移された状態を
書込ディスエーブル状態においてもそのまま維持するこ
とができるので、書込動作を行うとき、充分なデータホ
ールド時間tDHを確保することができる。
チされた信号は、図２に示したように、第４インバータ
INV104及び第５インバータINV105により安定化されて第
１入力データ信号DATAIN11として出力され、該第１入力
データ信号DATAIN11（図７（Ｈ）参照）は、書込制御信
号WECSの書込イネーブル状態において遷移された状態を
書込ディスエーブル状態においてもそのまま維持するこ
とができるので、書込動作を行うとき、充分なデータホ
ールド時間tDHを確保することができる。
【００２９】
【発明の効果】以上説明したように、本発明によるデー
タ入力バッファ回路は、第１〜第ｎデータ制御信号を前
記書込制御信号のイネーブル区間で遷移された状態に維
持する第１〜第ｎデータ維持部と、データ遷移検出信号
合成部からの出力信号を所定時間だけ遅延させて第１伝
送制御信号を出力する第１遅延部とを包含して構成した
ことにより、データ信号が書込イネーブル区間において
遷移された状態を書込ディスエーブル区間においても維
持して、書込ディスエーブル区間におけるデータ信号の
遷移により発生する電力の消耗を減少させることがで
き、充分なデータホールド時間のマージンを確保し正確
なデータの読込み及び書込みができる。また、書込制御
信号がディスエーブルされるときにおいて入力データ信
号が遷移しないので電力の消耗を低減することができ、
書込イネーブル区間で入力されたデータ信号が書込ディ
スエーブル区間においてもラッチされているので充分な
データホールド時間のマージンを確保して不必要なデー
タが書込まれることを防止し書込動作を安定させること
ができる。
タ入力バッファ回路は、第１〜第ｎデータ制御信号を前
記書込制御信号のイネーブル区間で遷移された状態に維
持する第１〜第ｎデータ維持部と、データ遷移検出信号
合成部からの出力信号を所定時間だけ遅延させて第１伝
送制御信号を出力する第１遅延部とを包含して構成した
ことにより、データ信号が書込イネーブル区間において
遷移された状態を書込ディスエーブル区間においても維
持して、書込ディスエーブル区間におけるデータ信号の
遷移により発生する電力の消耗を減少させることがで
き、充分なデータホールド時間のマージンを確保し正確
なデータの読込み及び書込みができる。また、書込制御
信号がディスエーブルされるときにおいて入力データ信
号が遷移しないので電力の消耗を低減することができ、
書込イネーブル区間で入力されたデータ信号が書込ディ
スエーブル区間においてもラッチされているので充分な
データホールド時間のマージンを確保して不必要なデー
タが書込まれることを防止し書込動作を安定させること
ができる。
【図１】本発明によるデータ入力バッファ回路を示した
ブロック図である。
ブロック図である。
【図２】図１のデータ維持部の内部構成を示した回路図
である。
である。
【図３】図１のデータ遷移検出部の内部構成を示した回
路図である。
路図である。
【図４】図１のデータ遷移検出信号合成部の内部構成を
示した回路図である。
示した回路図である。
【図５】本発明における制御信号発生部を示した回路図
である。
である。
【図６】上記制御信号発生部の動作を示したタイミング
図である。
図である。
【図７】本発明によるデータ入力バッファ回路の動作を
示したタイミング図である。
示したタイミング図である。
【図８】従来のデータ入力バッファ回路を示したブロッ
ク図である。
ク図である。
【図９】図８のデータ遷移検出部の内部構成を示した回
路図である。
路図である。
【図１０】図８のデータ遷移検出信号合成部の内部構成
を示した回路図である。
を示した回路図である。
【図１１】従来のデータ入力バッファ回路の動作を示し
たタイミング図である。
たタイミング図である。
101〜10n：第１基本データ入力バッファ回路〜第ｎ基本
データ入力バッファ回路 111〜11n：第１データ維持部〜第ｎデータ維持部 121〜12n：第１データ遷移検出部〜第ｎデータ遷移検出
部 300：データ遷移検出信号合成部 400：制御信号発生部 DE101〜DE104：第１遅延部〜第４遅延部 NOR101，NOR102：第１ＮＯＲゲート、第２ＮＯＲゲート INV101〜INV112：第１インバータ〜第１２インバータ TG101〜TG104：第１伝送ゲート〜第４伝送ゲート LAT1，LAT2：第１ラッチ部、第２ラッチ部 NM101，NM102：第１ＮＭＯＳトランジスタ，第２ＮＭＯ
Ｓトランジスタ PM101〜PM104：第１ＰＭＯＳトランジスタ〜第４ＰＭＯ
Ｓトランジスタ ND101〜ND103：第１ＮＡＮＤゲート〜第３ＮＡＮＤゲー
ト
データ入力バッファ回路 111〜11n：第１データ維持部〜第ｎデータ維持部 121〜12n：第１データ遷移検出部〜第ｎデータ遷移検出
部 300：データ遷移検出信号合成部 400：制御信号発生部 DE101〜DE104：第１遅延部〜第４遅延部 NOR101，NOR102：第１ＮＯＲゲート、第２ＮＯＲゲート INV101〜INV112：第１インバータ〜第１２インバータ TG101〜TG104：第１伝送ゲート〜第４伝送ゲート LAT1，LAT2：第１ラッチ部、第２ラッチ部 NM101，NM102：第１ＮＭＯＳトランジスタ，第２ＮＭＯ
Ｓトランジスタ PM101〜PM104：第１ＰＭＯＳトランジスタ〜第４ＰＭＯ
Ｓトランジスタ ND101〜ND103：第１ＮＡＮＤゲート〜第３ＮＡＮＤゲー
ト
Claims (5)
- 【請求項１】 書込イネーブル信号及びチップ選択信号
を合成した書込制御信号と外部の第１データパッドに入
力された第１データ信号とを否定論理和する第１ＮＯＲ
ゲートと、該第１ＮＯＲゲートからの出力信号を反転さ
せて第１データ制御信号を出力する第１インバータと、
前記第１データ制御信号の遷移を検出して第１データ遷
移検出信号を出力する第１データ遷移検出部と、を備え
た第１基本データ入力バッファ回路と、 該第１基本データ入力バッファ回路と同様に構成され第
２〜第ｎデータ信号がそれぞれ入力されて第２〜第ｎデ
ータ制御信号を出力する第２〜第ｎ基本データ入力バッ
ファ回路と、 上記の第１〜第ｎ基本データ入力バッファ回路の各第１
〜第ｎデータ遷移検出部からそれぞれ出力された第１〜
第ｎデータ遷移検出信号を合成するデータ遷移検出信号
合成部と、を備えたデータ入力バッファ回路において、 前記第１〜第ｎデータ制御信号を前記書込制御信号のイ
ネーブル区間で遷移された状態に維持する第１〜第ｎデ
ータ維持部と、 前記データ遷移検出信号合成部からの出力信号を所定時
間だけ遅延させて第１伝送制御信号を出力する第１遅延
部と、を包含して構成したことを特徴とするデータ入力
バッファ回路。 - 【請求項２】 前記第１〜第ｎデータ維持部は、 第１伝送制御信号とその信号を反転させた信号とにより
制御され前記データ制御信号を選択して伝送する第１伝
送ゲートと、 該第１伝送ゲートから伝送された信号をラッチする第１
ラッチ部と、 第２伝送制御信号とその信号を反転させた信号とにより
制御され前記第１ラッチ部によりラッチされた信号を選
択して伝送する第２伝送ゲートと、 該第２伝送ゲートから伝送された信号をラッチする第２
ラッチ部と、 該第２ラッチ部によりラッチされた信号を順次反転させ
て入力データ信号として出力する第４インバーター及び
第５インバータと、を包含して構成されたことを特徴と
する請求項１記載のデータ入力バッファ回路。 - 【請求項３】 前記第２伝送制御信号は、制御信号発生
部から出力される短いパルス信号であることを特徴とす
る請求項２記載のデータ入力バッファ回路。 - 【請求項４】 前記制御信号発生部は、 書込イネーブル信号及びチップ選択信号を否定論理積す
る第２ＮＡＮＤゲートと、 該第２ＮＡＮＤゲートからの出力信号を遅延させる第４
遅延部と、 前記第２ＮＡＮＤゲートからの出力信号と前記第４遅延
部からの出力信号とを否定論理積して前記第２伝送制御
信号を出力する第３ＮＡＮＤゲートと、を包含して構成
されることを特徴とする請求項３記載のデータ入力バッ
ファ回路。 - 【請求項５】 前記第１〜第ｎ基本データ入力バッファ
回路の数は、チップの入出力ピンの個数に従って決定さ
れることを特徴とする請求項１記載のデータ入力バッフ
ァ回路。
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