KR100295682B1 - 데이터 입력 버퍼 회로 - Google Patents
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Abstract
본 발명은 데이터 신호가 쓰기 인에이블 구간에서 천이된 상태를 쓰기 디스에이블 구간에서도 유지하기 때문에 쓰기 디스에이블 구간에서 데이터 신호가 천이하여 소모되는 전류를 감소시킬 수 있고, 충분한 데이터 홀드 시간(tDH)의 마진을 확보하므로써 정확한 데이터를 읽을 수 있도록 하는 데이터 입력 버퍼 회로에 관한 것으로, 제1 제어신호(WECS)와 외부의 제1 데이터 패드에 입력된 제1 데이터 신호를 조합하는 제1 노아게이트와, 그 제1 노아게이트의 출력을 반전시키는 제1 인버터와, 그 제1 인버터의 출력인 제1 데이터 제어신호의 인에이블 상태를 유지하는 제1 데이터 유지부와, 상기 제1 인버터의 출력인 제1 데이터 제어신호의 천이를 검출하여 제1 데이터 천이 검출신호를 출력하는 제1 데이터 천이 검출부를 포함하여 구성된 제1 기본 입력 버퍼 회로가 복수 개 연결되며, 상기 복수 개의 데이터 천이 검출부의 출력인 데이터 천이 검출신호를 합성하는 데이터 천이 검출신호 합성부와, 상기데이터 천이 검출 신호 합성부의 출력을 소정시간 지연시켜 제1 전송 제어신호를 출력하는 제1 지연부를 포함하여 구성된다.
Description
본 발명은 데이터 입력 버퍼 회로에 관한 것으로, 특히 데이터 신호가 쓰기 인에이블 구간에서 천이된 상태를 쓰기 디스에이블 구간에서도 유지하여 쓰기 디스에이블 구간에서 데이터 신호가 천이하여 소모되는 전류를 감소시킬수 있고, 충분한 데이터 홀드 시간(tDH)의 마진을 확보하므로써 정확한 데이터를 읽거나 쓸 수 있도록 하는 데이터 입력 버퍼 회로에 관한 것이다.
도 1은 종래 입력 버퍼 회로의 블록도로써, 이에 도시된 바와 같이, 쓰기 인에이블 신호(WE)와 칩 선택 신호(CS)를 합성하여 만든 데이터 제어신호(WECS)와 외부의 제1 데이터 패드에 입력된 제1 데이터 신호(DIN1)를 부정 논리합 하는 제1 노아게이트(NOR1)와, 그 제1 노아게이트(NOR1)의 출력을 반전시키는 제1 인버터(INV1)와, 그 제1 인버터(INV1)의 출력을 소정시간(Td1) 지연하여 제1 입력 데이터 신호(DATAIN1)를 출력하는 제1 지연부(DE1)와, 상기 제1 인버터(INV1)의 출력인 제1 데이터 제어신호(DINT1)의 천이를 검출하여 제1 데이터 천이 검출신호(DTD1)를 출력하는 제1 데이터 천이 검출부(20)를 포함하여 구성된 제1 기본 입력 데이터 버퍼 회로(11)와, 그 제1 기본 입력 데이터 버퍼 회로(11)와 동일하게 구성되지만 각각 제2~제n 데이터 신호(DIN2~DINn)가 입력되는 제2~제n 기본 입력 데이터 버퍼 회로(12~1n)와, 그 제1~제n 기본 데이터 입력 버퍼 회로(11~1n)의 데이터 천이 검출부(21~2n)의 출력인 제1~제n 데이터 천이 검출신호(DTD1~DTDn)를 합성하는 데이터천이 검출신호 합성부(30)를 포함하여 구성된다.
여기서, 상기 기본 데이터 입력 버퍼회로의 개수는 칩의 입출력 핀의 개수에 따라 결정된다.
도 2는 상기 제1 데이터 천이 검출부(21)의 회로도로써, 이에 도시된 바와 같이, 상기 제1 인버터(INV1)의 출력인 제1 데이터 제어신호(DINT1)를 반전시키는 제2 인버터(INV2)와, 그 제2 인버터(INV2)의 출력을 소정시간 지연하는 제2 지연부(DE2)와, 그 제2 지연부(DE2)의 출력을 반전시키는 제3 인버터(INV3)와, 상기 제2 지연부(DE2)의 출력 및 그의 반전된 신호에 의해 제어되어 상기 제1 인버터(INV1)의 출력인 제1 데이터 제어신호(DINT1) 및 그의 반전된 신호를 각각 선택적으로 전송하는 제1, 제2 전송게이트(TG1,TG2)와, 그 제1 또는 제2 전송게이트(TG1 또는 TG2)의 출력을 반전시키는 제4 인버터(INV4)와, 소오스가 접지전압(VSS)에 연결되고, 게이트에 상기 제4 인버터(INV4)의 출력이 인가되어 드레인에서 제1 데이터 천이 검출신호(DTD1)가 출력되는 제1 엔모스 트랜지스터(NM1)를 포함하여 구성된다. 또한, 제2~제n 기본 데이터 입력 버퍼 회로(12~1n)의 데이터 천이 검출부(미도시)의 구성 또한 상기 제1 데이터 천이 검출부(21)의 구성과 동일하게 구성된다.
한편, 도 3은 상기 제1~제n 데이터 천이 검출신호(DTD1~DTDn)를 합성하기 위한 검출신호 합성부(30)의 회로도로써, 이에 도시된 바와 같이, 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되어 공통 연결된 드레인에 상기 제1~제n 검출신호(DTD1~DTDn)가 인가되는 제1 피모스 트랜지스터(PM1) 및 제2 엔모스 트랜지스터(NM2)와, 그 제1 피모스 트랜지스터(PM1)와 병렬로 연결된 제2~제4 피모스트랜지스터(PM2~PM4)와, 칩선택신호(CS)를 반전시켜 상기 제2 엔모스 트랜지스터(NM2) 및 제3 피모스 트랜지스터(PM3)의 게이트에 인가하는 제5 인버터(INV5)와, 상기 제1~제4 피모스 트랜지스터(PM1~PM4) 및 제2 엔모스 트랜지스터(NM2)의 공통 연겨리된 드레인의 전압을 반전시켜 상기 제4 피모스 트랜지스터(PM4)의 게이트에 인가하는 제6 인버터(INV6)와, 그 제6 인버터(INV6)의 출력을 반전시키는 제7 인버터(INV7)와, 그 제7 인버터(INV7)의 출력을 소정시간 지연하는 제3 지연부(DE3)와, 그 제3 지연부(DE3)의 출력과 상기 제7 인버터(INV7)의 출력을 부정 논리합 하는 제2 노아게이트(NOR2)와, 그 제2 노아게이트(NOR2)의 출력과 상기 칩 선택 신호(CS)를 부정 논리곱 하여 상기 제1, 제2 피모스 트랜지스터(PM1,PM2)의 게이트에 각각 출력하는 제1 낸드게이트(ND1)와, 상기 제1~제4 피모스 트랜지스터(PM1~PM4) 및 제2 엔모스 트랜지스터(NM2)의 공통 연결된 드레인의 전압을 반전시켜 데이터 천이 검출신호의 합성신호(DTDSUM)를 출력하는 제8 인버터(INV8)를 포함하여 구성된다.
이와 같이 구성된 종래 데이터 입력 버퍼 회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 도 4(a) 및 도 4(b)에 각각 도시된 바와 같은 쓰기 인에이블신호(WE) 및 칩 선택신호(CS)가 합성되어 생성된 도 4(c)에 도시된 바와 같은 쓰기 제어신호(WECS) 및 외부의 제1 데이터 패드에 입력된 도 4(d)에 도시된 바와 같은 제1 데이터신호(DIN1)가 조합되어 도 4(e)에 도시된 바와 같은 제1 데이터 제어신호(DINT1)가 생성된다.
상기 제1 데이터 제어신호(DINT1)는 제1 지연부(DE1)에 의해 소정시간(Td1) 지연되어 도 4(h)에 도시된 바와 같은 제1 입력 데이터신호(DATAIN1)로 출력된다.
또한, 상기 제1 데이터 천이 검출부(21)는 제1 데이터 제어신호(DINT1)의 천이를 검출한 도 4(f)에 도시된 바와 같은 제1 데이터 천이 검출신호(DTD1)가 발생된다. 이와 동일하게 제2~제n 데이터 천이 검출부(22~2n)에서 제2~제n 데이터 천이 검출신호(DTD2~DTDn)가 출력되면, 데이터 천이 검출신호 합성부(30)에서는 상기 제1~제n 데이터 천이 검출신호(DTD1~DTDn)가 합성되어 데이터 천이 검출신호 합성신호(DTDSUM)가 발생된다.
이와 같이 발생된 데이터 천이 검출신호 합성신호(DTDSUM)는 반도체 메모리 장치가 쓰기 동작할 때, 이를 제어하기 위한 제어신호로써 사용된다.
그러나, 데이터 제어신호는 상기 쓰기 제어신호(WECS)가 인에이블 될 때 뿐만 아니라, 디스에이블될 때(로우에서 하이로 천이할 때)에도 천이하게 되어 불필요한 구간에서 전류의 경로가 생성되어 불필요하게 전류가 소모되는 문제점이 발생하게 된다.
또한, 제1 지연부(DE1)를 사용하여 데이터 홀드 시간(tDH) 마진을 확보하기 위해 데이터 제어신호를 지연시키지만, 공정의 다양성 때문에 지연 시간의 변화가 생길 수도 있기 때문에 충분한 데이터 홀드 시간(tDH)의 마진을 확보하기 위해서는 제1 지연부(DE1)의 공정마진 까지 고려하여 보다 많은 인버터를 사용하여야 하는 문제점이 있다. 왜냐하면, 쓰기 디스에이블 구간에서 입력 데이터 신호가 천이하여 유효하지 않은 데이터가 쓰여질 가능성이 발생할 수도 있기 때문이다.
따라서, 본 발명의 목적은 쓰기 인에이블신호(WECS)가 디스에이블될 때에는 입력 데이터 신호의 천이에 의한 전류 경로를 발생하지 않게 하여 불필요한 전류 소모를 줄이고, 지연소자의 증가없이 충분한 데이터 홀드 시간(tDH)을 확보하여 유효하지 않은 데이터가 쓰여지는 것을 방지할 수 있는 데이터 입력 버퍼 회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 데이터 입력 버퍼 회로는 쓰기 인에이블신호와 칩 선택신호가 합성되어 생성된 제1 제어신호와 외부의 제1 데이터 패드에 입력된 제1 데이터신호가 부정 논리합 되는 제1 노아게이트와,
그 제1 노아게이트의 출력이 반전되는 제1 인버터와,
그 제1 인버터의 출력인 제1 데이터 제어신호의 전이가 검출되어 제1 데이터 천이 검출신호가 출력되는 제1 데이터 천이 검출부가 포함되어 제1 기본 회로를 구성하고,
상기 제1 기본 회로와 동일하게 구성되어 제2~제n 데이터 신호가 각각 입력되는 제2~제n 기본 회로와,
상기 제1~제n 데이터 천이 검출부의 출력인 제1~제n 데이터 천이 검출신호가 합성되는 데이터 천이 검출신호 합성부가 포함되어 구성된 데이터 일반적인 입력 버퍼 회로에 있어서,
상기 제1 인버터의 출력인 제1~제n 데이터 제어신호가 쓰기 제어신호의 각각 인에이블 구간에서 천이된 상태가 유지되는 제1~제n 데이터 유지부와,
상기 데이터 천이 검출신호 합성부의 출력이 소정시간 지연되어 제2 제어신호로 출력되는 제1 지연부가 포함되어 구성된 것을 특징으로 한다.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해될 것이다.
도 1은 종래 데이터 입력 버퍼 회로의 블록도.
도 2는 도 1의 종래 블록도에서, 데이터 천이 검출부의 상세 회로도.
도 3은 도 1의 종래 블록도에서, 데이터 천이 검출신호 합성부의 상세 회로도.
도 4는 도 1의 종래 데이터 입력 버퍼 회로의 동작 타이밍도.
도 5는 본 발명 데이터 입력 버퍼 회로의 블록도.
도 6은 도 5의 본 발명 블록도에서, 데이터 유지부의 상세 회로도.
도 7은 도 5의 본 발명 블록도에서, 데이터 천이 검출부의 상세 회로도.
도 8은 도 5의 본 발명 블록도에서, 데이터 천이 검출신호 합성부의 상세 회로도.
도 9는 도 5의 본 발명 블록도에서, 제2 전송 제어신호 발생부의 상세 회로도.
도 10은 도 9의 제2 전송 제어신호 발생부의 동작 타이밍도.
도 11은 도 5의 본 발명 데이터 입력 버퍼 회로의 동작 타이밍도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
101~10n: 제1~제n 기본 데이터 입력 버퍼 회로
111~11n: 제1~제n 데이터 유지부
121~12n: 제1~제n 데이터 천이 검출부
300: 데이터 천이 검출신호 합성부
400: 제2 전송 제어신호 발생부
DE101~DE104: 제1~제4 지연부
NOR101,NOR102: 제1, 제2 노아게이트
INV101~INV112: 제1~제12 인버터
TG101~TG104: 제1~제4 전송게이트
LAT1,LAT2: 제1, 제2 래치부
NM101,NM102: 제1, 제2 엔모스 트랜지스터
PM101~PM104: 제1~제4 피모스 트랜지스터
ND101~ND103: 제1~제3 낸드게이트
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.
도 5는 본 발명 데이터 입력 버퍼 회로의 회로도로써, 이에 도시된 바와 같이, 쓰기 인에이블신호(WE)와 칩 선택신호(CS)가 합성된 쓰기 제어신호(WECS) 및 외부의 제1 데이터 패드에 입력된 제1 데이터신호(DIN11)가 부정 논리합 되는 제1 노아게이트(NOR101)와, 그 제1 노아게이트(NOR101)의 출력이 반전되는 제1 인버터(INV101)와, 그 제1 인버터(INV101)의 출력인 제1 데이터 제어신호(DINT11)가 상기 쓰기 제어신호(WECS)의 인에이블 구간에서 천이된 상태가 유지되어 제1 입력 데이터신호(DATAIN11)로 출력되는 제1 데이터 유지부(110)와, 상기 제1 인버터(INV101)의 출력인 제1 데이터 제어신호(DINT11)의 천이가 검출되어 제1 데이터 천이 검출신호(DTD11)가 출력되는 제1 데이터 천이 검출부(120)를 포함하여 구성된 제1 기본 데이터 입력 버퍼회로(101)와, 그 제1 데이터 입력 버퍼회로(101)와 동일하게 구성되어 제2~제n 데이터신호(DIN12~DIN1n)가 입력되어 제2~제n 데이터 제어신호(DINT12~DINT1n)가 출력되는 제2~제n 기본 데이터 입력 버퍼 회로(102~10n)와, 상기 제1~제n 기본 데이터 입력 버퍼 회로(101~10n)의 제1~제n 데이터 천이 검출부(120)의 출력인 제1~제n 데이터 천이 검출신호(DTD11~DTD1n)가합성되는 데이터 천이 검출신호 합성부(300)와, 그 데이터 천이 검출신호 합성부(300)의 출력이 지연되어 제1 전송 제어신호(DTDSUMD)가 출력되는 제1 지연부(DE101)를 포함하여 구성된다.
여기서, 상기 기본 데이터 입력 버퍼회로의 개수는 칩의 입출력 핀의 개수에 따라 결정된다.
도 6은 제1 데이터 데이터 유지부9101)의 회로도를 보인 도면으로써, 이에 도시된 바와 같이, 상기 데이터 천이 검출신호 합성부(300)의 출력(DTDSUM)이 상기 제1 지연부(DE101)에 의해 지연 된 제1 전송 제어신호(DTDSUMD) 및 그 신호가 제2 인버터(INV102)에 의해 반전된 신호에 의해 제어되어 상기 제1 데이터 제어신호(DINT11)가 선택적으로 전송되는 제1 전송게이트(TG101)와, 그 제1 전송게이트(TG101)에 의해 전송된 신호가 래치되는 제1 래치부(LAT1)와, 제2 전송 제어신호(WDSP) 및 그 신호가 제3 인버터(INV103)에 의해 반전된 신호에 의해 제어되어 상기 제1 래치부(LAT1)에 의해 래치된 신호가 선택적으로 전송되는 제2 전송 게이트(TG102)와, 그 제2 전송게이트(TG102)에 의해 전송된 신호가 래치되는 제2 래치부(LAT2)와, 그 제2 래치부(LAT2)에 의해 래치된 신호가 순차 반전되어 제1 입력 데이터신호(DATAIN11)로 출력되는 제4, 제5 인버터(INV104,INV105)를 포함하여 구성된다.
또한, 제2~제n 데이터 유지부(112~11n)의 구성도 제2~제n 데이터 제어신호(DINT12~DINT1n)가 입력되어 제2~제n 입력 데이터신호(DATAIN12~DATAIN1n)가 출력되도록 상기 제1 데이터 유지부(111)의 구성과 동일하게 구성된다.
도 7은 제1 데이터 제어신호(DINT11)의 천이가 검출되어 제1 데이터 천이 검출신호(DTD11)가 출력되는 제1 데이터 천이 검출부(120)의 회로도로서, 이에 도시된 바와 같이, 제1 데이터 제어신호(DINT11)가 반전되는 제6 인버터(INV106)와, 그 제6 인버터(INV106)의 출력이 소정시간 지연되는 제2 지연부(DE102)와, 그 제2 지연부(DE102)의 출력이 반전되는 제7 인버터(INV107)와, 상기 제2 지연부(DE102)의 출력 및 그의 반전된 신호에 의해 제어되어 상기 제1 데이터 제어신호(DINT11) 및 그의 반전된 신호가 각각 선택적으로 전송되는 제3, 제4 전송게이트(TG103,TG104)와, 그 제3 전송게이트(TG103) 또는 제4 전송게이트(TG104)의 출력이 반전되는 제8 인버터(INV108)와, 그 제8 인버터(INV108)의 출력이 게이트에 인가되고, 소오스가 접지전압(VSS)에 연결되어 드레인에서 제1 데이터 천이 검출신호(DTD11)가 출력되는 제1 엔모스 트랜지스터(NM101)가 포함되어 구성된다.
또한, 제2~제n 데이터 천이 검출부(122~12n)의 구성도 제2~제n 데이터 제어신호(DINT12~DINT1n)의 천이가 검출되어 제2~제n 데이터 천이 검출신호(DTD12~DTD1n)가 출력되도록 상기 제1 데이터 천이 검출부(12)의 구성과 동일하게 구성된다.
도 8은 제1~제n 기본 데이터 입력 버퍼회로(101~10n)의 제1~제n 데이터 천이 검출부(111~11n)에서 출력된 제1~제n 데이터 천이 검출신호(DTD11~DTD1n)가 합성되기 위한 데이터 천이 검출신호 합성부(300)의 회로도로써, 이에 도시된 바와 같이, 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되어, 공통 연결된 드레인에 상기제1~제n 데이터 천이 검출신호(DTD11~DTD1n)가 인가되는 제1 피모스 트랜지스터(PM101) 및 데2 엔모스 트랜지스터(NM102)와, 그 제1 피모스 트랜지스터(PM101)와 병렬로 연결된 제2~제4 피모스 트랜지스터(PM102~PM104)와, 칩 선택신호(CS)가 반전되어 상기 제2 엔모스 트랜지스터(NM102) 및 제3 피모스 트랜지스터(PM103)의 게이트에 인가하는 제9 인버터(INV109)와, 상기 제1~제4 피모스 트랜지스터(PM101~PM104) 및 제2 엔모스 트랜지스터(NM102)의 공통 연결된 드레인의 전압이 반전되어 상기 제4 피모스 트랜지스터(PM104)의 게이트에 인가되는 제10 인버터(INV110)와, 그 제10 인버터(INV110)의 출력이 반전되는 제11 인버터(INV111)와, 그 제11 인버터(INV111)의 출력이 소정시간 지연되는 제3 지연부(DE103)와, 그 제3 지연부(DE103)의 출력과 상기 제11 인버터(INV111)의 출력이 부정 논리합되는 제2 노아게이트(NOR102)와, 그 제2 노아게이트(NOR102)의 출력과 상기 칩 선택신호(CS)가 부정 논리곱 되어 상기 제1, 제2 피모스 트랜지스터(PM101,PM102)의 게이트에 출력되는 제1 낸드게이트(ND101)와, 상기 제1~제4 피모스 트랜지스터(PM101~PM104) 및 제2 엔모스 트랜지스터(NM102)의 공통 연결된 드레인의 전압이 반전되어 데이터 천이 검출신호의 합성신호(DTDSUM)가 출력되는 제12 인버터(INV112)를 포함하여 구성된다.
도 9는 상기 제2 전송 제어신호(WDSP)를 생성하는 제2 전송 제어신호 발생부(400)를 보인 회로도로써, 이에 도시된 바와 같이, 쓰기 인에이블신호(WE) 및 칩 선택신호(CS)가 부정 논리곱 되는 제2 낸드게이트(ND102)와, 그 제2 낸드게이트(ND102)의 출력 및 상기 제4 지연부(DE104)의 출력이 부정 논리곱 되어 제2 전송제어신호(WDSP)로 출력되는 제3 낸드게이트(ND103)가 포함되어 구성된다.
이와 같이 구성된 본 발명 데이터 입력 버퍼 회로의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 외부의 제1 데이터 입력 패드에 도 11(b)에 도시된 바와 같은 제1 데이터신호(DIN1)가 입력되면, 상기 제1 노아게이트(NOR101)에서 도 11(a)에 도시된 바와 같은 쓰기 제어신호(WECS) 및 제1 데이터신호(DIN11)가 조합된 후, 제1 인버터(INV101)에 의해 반전되어 도 11(c)에 도시된 바와 같은 제1 데이터 제어신호(DINT11)가 생성된다.
이어서, 제1 데이터 천이 검출부(121)에서는 상기 제1 데이터 제어신호(DINT11)의 천이가 검출되어 도 11(d)에 도시된 바와 같은 제1 데이터 천이 검출신호(DTD11)가 출력된다. 또한, 이와 동일하게 제2~제n 데이터 천이 검출부(122~12n)에서도 제2~제n 데이터 제어신호(DINT12~DINT1n)의 천이가 검출되어 제2~제n 데이터 천이 검출신호(DTD12~DTD1n)가 출력된다.
계속해서, 데이터 천이 검출신호 합성부(300)에서는 상기 제1~제n 데이터 천이 검출신호(DTD11~DTD1n)가 합성되어 도 11(e)에 도시된 바와 같은 데이터 천이 검출신호의 합성신호(DTDSUM)가 출력된다.
이때, 그 데이터 천이 검출신호의 합성신호(DTDSUM)는 제1 지연부(DE101)에 의해 소정시간(Td) 지연되어 상기 제1 데이터 유지부(111)의 제1 전송게이트(TG101)를 제어하기 위한 도 11(f)에 도시된 바와 같은 제1 전송 제어신호(DTDSUMD)로 출력된다.
따라서, 상기 제1 전송 제어신호(DTDSUMD)의 상승 에지(Rising edge)에서 상기 제1 데이터 유지부(111)의 제1 전송게이트(TG101)가 턴 온 되어 상기 제1 데이터 제어신호(DINT11)가 전송되면, 제1 래치부(LAT1)에서 상기 제1 데이터 제어신호(DINT11)가 래치 된다.
이어서, 래치 제어신호 발생부(300)에서 발생된 도 11(g)에 도시된 바와 같은 제2 전송 제어신호(WDSP)의 하강 에지(Down edge)에서 제1 데이터 유지부(111)의 제2 전송게이트(TG102)가 턴 온 되어 상기 제1 래치부(LAT1)에 의해 래치된 상기 제1 데이터 제어신호(DINT11)가 전송되면, 제2 래치부(LAT2)에서는 쓰기 인에이블신호(WE)가 로우로 천이 되더라도, 즉, 쓰기 디스에이블 상태가 되더라도 제1 데이터 제어신호(DINT11)는 천이되지 않고 이전의 상태가 래치되어 유지된다.
여기서, 상기 제2 전송 제어신호(WDSP)는, 도 10(a)에 도시된 바와 같은 쓰기 인에이블신호(WE) 및 도 10(b)에 도시된 바와 같은 칩 선택신호(CS)가 제1 낸드게이트(ND101)에 의해 부정 논리곱 되어 도 10(c)에 도시된 바와 같은 신호(A)가 출력되는데, 그 신호(A) 및 그 신호(A)가 제2 지연부(DE102)에 의해 소정시간(Tdo) 지연된 도 10(d)에 도시된 바와 같은 신호(B)가 제2 낸드게이트(ND102)에 의해 낸딩되어 발생된 신호로써, 펄스폭이 상기 제2 지여부(DE102)의 소정지연시간(Tdo) 만큼인 짧은 펄스(short pulse)인 신호이다.
계속해서, 제2 래치부(LAT2)에 의해 래치되어 있는 신호는 제4, 제5 인버터(INV104,INV105)에 의해 안정되어 제1 입력 데이터신호(DATAIN11)로 출력된다.
따라서, 제1 입력 데이터신호(DATAIN11)는 쓰기 인에이블 상태가 될 때, 천이된 상태가 쓰기 디스에이블 상태에서도 천이되지 않고 계속 유지하는 신호가 되어 쓰기 동작할 때, 충분한 데이터 홀드 시간(tDH)을 확보할 수 있다.
이와 같이 입력 데이터신호가 쓰기 제어신호(WECS)가 디스에이블될 때에도 천이되지 않기 때문에 불필요한 구간에서 전류의 경로가 생성되어 소모되는 전류를 줄일 수 있고, 쓰기 인에이블 구간에서 입력된 데이터 신호가 쓰기 디스에이블 구간에서도 래치되어 있으므로 충분한 데이터 홀드 시간(tDH)의 마진을 확보할 수 있기 때문에, 유효하지 않은 데이터가 쓰여지는 것을 방지하므로 쓰기 동작을 안정되게 할 수 있는 효과가 있다.
Claims (5)
- 쓰기 인에이블신호와 칩 선택신호가 합성되어 생성된 제1 제어신호와 외부의 제1 데이터 패드에 입력된 제1 데이터신호가 부정 논리합 되는 제1 노아게이트와,그 제1 노아게이트의 출력이 반전되는 제1 인버터와,그 제1 인버터의 출력인 제1 데이터 제어신호의 전이가 검출되어 제1 데이터 천이 검출신호가 출력되는 제1 데이터 천이 검출부가 포함되어 제1 기본 회로를 구성하고,상기 제1 기본 회로와 동일하게 구성되어 제2~제n 데이터 신호가 각각 입력되는 제2~제n 기본 회로와,상기 제1~제n 데이터 천이 검출부의 출력인 제1~제n 데이터 천이 검출신호가 합성되는 데이터 천이 검출신호 합성부가 포함되어 구성된 데이터 일반적인 입력 버퍼 회로에 있어서,상기 제1 인버터의 출력인 제1~제n 데이터 제어신호가 쓰기 제어신호의 각각 인에이블 구간에서 천이된 상태가 유지되는 제1~제n 데이터 유지부와,상기 데이터 천이 검출신호 합성부의 출력이 소정시간 지연되어 제2 제어신호로 출력되는 제1 지연부가 포함되어 구성된 것을 특징으로 하는 데이터 입력 버퍼회로.
- 제1 항에 있어서, 상기 데이터 유지부는 제2 제어신호와 그의 반전된 신호에 의해 제어되어 상기 데이터 제어신호가 선택적으로 전송되는 제1 전송게이트와,그 제1 전송게이트에 의해 전송된 신호가 래치되는 제1 래치부와,제3 제어신호와 그의 반전된 신호에 의해 제어되어 상기 제1 래치부에 의해 래치된 신호가 선택적으로 전송되는 제2 전송게이트와,그 제2 전송게이트에 의해 전송된 신호가 래치되는 제2 래치부와,그 제2 래치부에 의해 래치된 신호가 순차 반전되어 입력 데이터신호로 출력되는 제2, 제3 인버터가 포함되어 구성된 것을 특징으로 하는 데이터 입력 버퍼 회로.
- 제2 항에 있어서, 상기 제3 제어신호는 제어신호 발생부에서 발생되는 짧은 펄스 신호인 것을 특징으로 하는 데이터 입력 버퍼 회로.
- 제3 항에 있어서, 상기 제어신호 발생부는 쓰기 인에이블신호 및 칩 선택신호가 부정 논리곱 되는 제1 낸드게이트와,그 제1 낸드게이트의 출력이 지연되는 제2 지여부와,상기 제1 낸드게이트의 출력 및 상기 제2 지연부의 출력이 부정 논리곱 되는 제2 낸드게이트가 포함되어 구성되는 것을 특징으로 하는 데이터 입력 버퍼 회로.
- 제1 항에 있어서, 상기 기본 회로의 수는 칩의 입출력 핀의 개수에 의해 결정되는 것을 특징으로 하는 데이터 입력 버퍼 회로.
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