TWI473072B - 減少閂鎖元件數量的源極驅動裝置 - Google Patents

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Description

減少閂鎖元件數量的源極驅動裝置
本發明係關於源極驅動裝置之技術領域，尤指一種減少閂鎖元件數量的源極驅動裝置。
圖1係一習知液晶螢幕模組的使用示意圖，其包含一應用處理器(application processor)110、一液晶螢幕模組120、及一液晶螢幕130。該應用處理器110可從一儲存裝置(圖未示)接收一影像訊號，並由時序控制單元121經由一資料匯流排127傳送至源極驅動裝置123。該等源極驅動裝置123先將資料閂鎖，並配合閘極驅動裝置125，以驅動液晶螢幕130，而由該液晶螢幕130播放該影像訊號。
圖2係一習知源極驅動裝置123的架構圖。首先由第一級閂鎖器210經由閂鎖致能訊號(S)及一反相閂鎖致能訊號(SB)控制，以抓取並且暫存該資料匯流排127上D1~D6的數位資料。接著再送到第二級閂鎖器220後，再經過位準轉換器(level shifter)230，最後藉由數位至類比轉換器(DAC)240將該資料匯流排127上D1~D6的數位轉換成類比 電壓輸出。
圖3係一習知閂鎖器210、220的電路圖。當閂鎖致能訊號(S)為一高電位VPP、反相閂鎖致能訊號(SB)為一低電位VGG時，閂鎖器210、220為取樣模式(sample mode)，電晶體MPT、MNT會讓輸入端D上的電壓通過。當閂鎖致能訊號(S)為該低電位VGG、反相閂鎖致能訊號(SB)為該高電位VPP時，閂鎖器210、220為保持模式(hold mode)，電晶體MPT與MNT關閉，用以停止讓輸入端D上的電壓通過，同時電晶體MPHZ與MNHZ導通，將取樣模式(sample mode)時通過的電壓閂鎖起來。然而當液晶螢幕模組的解析度增加時中，源極驅動裝置123使用數量亦將急遽增加。因此，習知源極驅動裝置實仍有改善的空間。
本發明之目的主要係在提供一減少閂鎖元件數量的源極驅動裝置，可減少一源極驅動裝置中電晶體的數目，並可降低功率消耗。
依據本發明之一特色，本發明提出一種減少閂鎖元件數量的源極驅動裝置，其包含一主閂鎖器、及至少一僕閂鎖器。該主閂鎖器具有一傳輸閘、一第一反相器、一第二反相器、一第一致能閘、及一第二致能閘，該第二反相器的輸出端連接至該第一反相器的輸入端。該至少一僕閂鎖器具有一傳輸閘、一第三反相器、及一第四反相器。其中，當該第一致能閘及該第二致能閘分別接收一閂鎖致 能訊號(S)及一反相閂鎖致能訊號(SB)時，係同時驅動該主閂鎖器及該至少一僕閂鎖器以執行閂鎖。
依據本發明之另一特色，本發明提出一種減少閂鎖元件數量的源極驅動裝置，其包含一主閂鎖器及第一至第N個僕閂鎖器。該主閂鎖器具有一傳輸閘、一第一反相器、一第二反相器、一第一致能閘、及一第二致能閘，該第二反相器的輸出端連接至該第一反相器的輸入端。該第一至第N個僕閂鎖器的每一個僕閂鎖器具有一傳輸閘、一第三反相器、及一第四反相器，當該第一致能閘及該第二致能閘分別連接至該第一至第N個僕閂鎖器的該第四反相器；其中，當該第一致能閘及該第二致能閘係分別接收一閂鎖致能訊號及一反相閂鎖致能訊號時，用以同時驅動該主閂鎖器及該第一至第N個僕閂鎖器執行閂鎖。
110‧‧‧應用處理器
120‧‧‧液晶螢幕模組
130‧‧‧液晶螢幕
121‧‧‧時序控制單元
127‧‧‧資料匯流排
123‧‧‧源極驅動裝置
125‧‧‧閘極驅動裝置
210‧‧‧第一級閂鎖器
220‧‧‧第二級閂鎖器
230‧‧‧位準轉換器
240‧‧‧數位至類比轉換器
210、220‧‧‧閂鎖器
400‧‧‧減少閂鎖元件數量的源極驅動裝置
410‧‧‧主閂鎖器
420‧‧‧僕閂鎖器
411‧‧‧傳輸閘
413‧‧‧第一反相器
415‧‧‧第二反相器
MP4‧‧‧第一致能閘
MN4‧‧‧第二致能閘
421‧‧‧傳輸閘
423‧‧‧第三反相器
425‧‧‧第四反相器
圖1係一習知液晶螢幕模組的使用示意圖。
圖2係一習知源極驅動裝置的架構圖。
圖3係一習知閂鎖器的電路圖。
圖4係本發明一種減少閂鎖元件數量的源極驅動裝置之電路圖。
圖5係本發明一種減少閂鎖元件數量的源極驅動裝置之模擬示意圖。
圖6A係本發明6個閂鎖器連接之示意圖。
圖6B係本發明6個閂鎖器連接之電路圖。
圖4係本發明一種減少閂鎖元件數量的源極驅動裝置400之電路圖。該源極驅動裝置400包含一主閂鎖器410、及至少一僕閂鎖器420。該主閂鎖器410具有一傳輸閘411、一第一反相器413、一第二反相器415、一第一致能閘(MP4)、及一第二致能閘(MN4)，該第二反相器415的輸出端FB1連接至該第一反相器413的輸入端。
該至少一僕閂鎖器420具有一傳輸閘421、一第三反相器423、及一第四反相器425。其中，當該第一致能閘(MP4)及該第二致能閘(MN4)分別接收一閂鎖致能訊號(S)及一反相閂鎖致能訊號(SB)時，係驅動該主閂鎖器410及該至少一僕閂鎖器420以執行閂鎖。亦即當閂鎖致能訊號(S)為一低電位(VGG)，以及反相閂鎖致能訊號(SB)為一高電位(VPP)時，該主閂鎖器410及該至少一僕閂鎖器420執行閂鎖。
如圖4所示，該主閂鎖器410的傳輸閘421係連接至一第一輸入訊號(D1)，該主閂鎖器410的第一反相器413的輸入端連接至該主閂鎖器410的傳輸閘421，用以將該第一輸入訊號(D1)反相，該主閂鎖器410的第二反相器415的輸入端連接至該主閂鎖器410的第一反相器413，其輸出端(FB1)連接至該主閂鎖器410的第一反相器413之輸入端，用以形成該主閂鎖器410，該主閂鎖器410的第一致 能閘(MP4)及第二致能閘(MN4)連接至該主閂鎖器410的第二反相器415。
該至少一僕閂鎖器420的傳輸閘421係連接至一第二輸入訊號(D2)，該至少一僕閂鎖器420的第三反相器423的輸入端連接至該至少一僕閂鎖器420的傳輸閘421，以將該第二輸入訊號(D2)反相，該至少一僕閂鎖器420的第四反相器425的輸入端連接至該至少一僕閂鎖器420的第三反相器423，其輸出端(FB2)連接至該至少一僕閂鎖器420的第三反相器423之輸入端，以形成該至少一僕閂鎖器420，該主閂鎖器410的第一致能閘(MP4)及第二致能閘(MN4)連接至該至少一僕閂鎖器420的第四反相器425。
該主閂鎖器410的傳輸閘411係由一第一PMOS電晶體(MP1)及一第一NMOS電晶體(MN1)所組成，該主閂鎖器410的第一反相器413係由一第二PMOS電晶體(MP2)及一第二NMOS電晶體(MN2)所組成。該主閂鎖器410的第二反相器415係由一第三PMOS電晶體(MP3)及一第三NMOS電晶體(MN3)所組成，該主閂鎖器410的第一致能閘係為一第四PMOS電晶體(MP4)，該主閂鎖器的第二致能閘係為一第四NMOS電晶體(MN4)。
該至少一僕閂鎖器420的傳輸閘421係由一第五PMOS電晶體(MP5)及一第五NMOS電晶體(MN5)所組成，該至少一僕閂鎖器420的第三反相器423係由一第六PMOS電晶體(MP2)及一第六NMOS電晶體(MN6)所組成，該至少一僕閂鎖器420的第四反相器425係由一第七PMOS 電晶體(MP7)及一第七NMOS電晶體(MN7)所組成。
該第一PMOS電晶體(MP1)的源極係連接以接收該第一輸入訊號(D1)，其閘極連接至該反相閂鎖致能訊號(SB)，該第一NMOS電晶體(MN1)的汲極連接至該第一輸入訊號(D1)，其閘極係連接以接收該閂鎖致能訊號(S)，其源極連接至該第一PMOS電晶體(MP1)的汲極。
該第二PMOS電晶體(MP2)的源極連接至一高電位(Vpp)，其閘極連接至該第一PMOS電晶體(MP1)的汲極，該第二NMOS電晶體(MN2)的汲極連接至該第二PMOS電晶體(MP2)的汲極，其閘極連接至該第一PMOS電晶體(MP1)的汲極，其源極連接至一低電位(VGG)。
該第四PMOS電晶體(MP4)的源極連接至該高電位(VPP)，其閘極係連接以接收該閂鎖致能訊號(S)，該第四NMOS電晶體(MN4)的源極連接至該低電位(VGG)，其閘極係連接以接收該反相閂鎖致能訊號(SB)。
該第三PMOS電晶體(MP3)的源極連接至該第四PMOS電晶體(MP4)的汲極，其閘極連接至該第二PMOS電晶體(MP2)的汲極，其汲極連接至該第一PMOS電晶體(MP1)的汲極及一第一輸出端(OUT1)，該第三NMOS電晶體(MN3)的源極連接至該第四NMOS電晶體(MN4)的汲極，其閘極連接至該第二PMOS電晶體(MP2)的汲極，其汲極連接至該第三PMOS電晶體(MP3)的汲極。
該第五PMOS電晶體(MP5)的源極係連接以接收該第二輸入訊號(D2)，其閘極係連接以接收該反相閂鎖致 能訊號(SB)，該第五NMOS電晶體(MN5)的汲極係連接以接收該第二輸入訊號(D2)，其閘極係連接以接收該閂鎖致能訊號(S)，其源極連接至該第五PMOS電晶體(MP5)的汲極。
該第六PMOS電晶體(MP6)的源極連接至該高電位(VPP)，其閘極連接至該第五PMOS電晶體(MP5)的汲極，該第六NMOS電晶體(MN6)的汲極連接至該第六PMOS電晶體(MP6)的汲極，其閘極連接至該第五PMOS電晶體(MP5)的汲極，其源極連接至該低電位(VGG)。
該第七PMOS電晶體(MP7)的源極連接至該第四PMOS電晶體(MP4)的汲極，其閘極連接至該第六PMOS電晶體(MP6)的汲極，其汲極連接至該第五PMOS電晶體(MP5)的汲極及一第二輸出端(OUT2)，該第七NMOS電晶體(MN7)的源極連接至該第四NMOS電晶體(MN4)的汲極，其閘極連接至該第六PMOS電晶體(MP6)的汲極，其汲極連接至該第七PMOS電晶體(MP7)的汲極。
圖5係本發明一種減少閂鎖元件數量的源極驅動裝置400之模擬示意圖。當閂鎖致能訊號(S)為一低電位(VGG)、反相閂鎖致能訊號(SB)為一高電位(VPP)時，該主閂鎖器410及該至少一僕閂鎖器420執行閂鎖。如圖5所示，於橢圓A處，該閂鎖致能訊號(S)變為一低電位(VGG)，此時第一輸入訊號(D1)及第二輸入訊號(D2)均為高電位(VPP)，故該主閂鎖器410的輸出端(FB1)及該至少一僕閂鎖器420的輸出端(FB2)均被閂鎖為高電位(VPP)。於橢圓B處，該閂鎖致能訊號(S)變為高電位(VPP)，主閂鎖器410、 僕閂鎖器420為取樣模式(sample mode)，故輸出端(FB1)及輸出端(FB2)反應第一輸入訊號(D1)及第二輸入訊號(D2)的電位。於橢圓C處，該閂鎖致能訊號(S)又變為低電位(VGG)，此時第一輸入訊號(D1)及第二輸入訊號(D2)均為低電位(VGG)，故該主閂鎖器410的輸出端(FB1)及該至少一僕閂鎖器420的輸出端(FB2)均被閂鎖為低電位(VGG)。
由圖5的模擬結果可知，本發明雖然減少了該至少一僕閂鎖器420的第一致能閘及第二致能閘，但確能執行原有的功能。此可有效地節省元件數目及源極驅動裝置的面積，而達成降低成本的功效。
由於源極驅動裝置中包含大量重複的閂鎖器，本發明提出一種可以減少閂鎖器中電晶體的數目，因此可以有效縮小佈局面積。
習知6位元的源極驅動裝置中要輸出單一紅/綠/藍通道(R/G/B channel)的類比電壓需要6個閂鎖器來鎖取6位元的數位資料，然而本發明只需保留其中一個閂鎖器的第一致能閘(MP4)及第二致能閘(MN4)，然後將其餘5個閂鎖器的第一致能閘(MP4)及第二致能閘(MN4)移除，連接方式如圖6A所示。圖6A係本發明6個閂鎖器連接之示意圖。圖6B係本發明6個閂鎖器連接之電路圖。如圖6B所示，該主閂鎖器410的該第一致能閘(MP4)及該第二致能閘(MN4)即可控制該等僕閂鎖器420的閂鎖，故在一個6位元的源極驅動裝置可節省10個電晶體，當液晶螢幕模組120的解析度960×540時，整體至少需要960×3(包含R/G/B)個 6位元的源極驅動裝置，進而共可節省28800(=960×3×10)個電晶體。
由前述說明可知，本發明的一種減少閂鎖元件數量的源極驅動裝置其可包含一主閂鎖器及第一至第N個僕閂鎖器。該主閂鎖器具有一傳輸閘、一第一反相器、一第二反相器、一第一致能閘、及一第二致能閘，該第二反相器的輸出端連接至該第一反相器的輸入端。該第一至第N個僕閂鎖器的每一個僕閂鎖器具有一傳輸閘、一第三反相器、及一第四反相器，當該第一致能閘及該第二致能閘分別連接至該第一至第N個僕閂鎖器的該第四反相器；其中，當該第一致能閘及該第二致能閘係分別接收一閂鎖致能訊號及一反相閂鎖致能訊號時，用以同時驅動該主閂鎖器及該第一至第N個僕閂鎖器執行閂鎖。
同時，當單一紅/綠/藍通道(R/G/B channel)所要求的灰階(gray level)的由6位元變為8位元時，本發明技術可節省14個電晶體。由6位元變為12位元時，本發明技術可節省22電晶體。當螢幕解析度越大、所要求的灰階(gray level)越高時，本發明技術可節省的電晶體數目越多。
又，由於整體電晶體的數目減少，其可有效地降低整體功率消耗，故本發明技術特別地適用於需低功耗的手持式裝置中。
上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
400‧‧‧減少閂鎖元件數量的源極驅動裝置
410‧‧‧主閂鎖器
420‧‧‧僕閂鎖器
411‧‧‧傳輸閘
413‧‧‧第一反相器
415‧‧‧第二反相器
MP4‧‧‧第一致能閘
MN4‧‧‧一第二致能閘
421‧‧‧傳輸閘
423‧‧‧第三反相器
425‧‧‧第四反相器

Claims (19)

  1. 一種減少閂鎖元件數量的源極驅動裝置，其包含：一主閂鎖器，其具有一傳輸閘、一第一反相器、一第二反相器、一第一致能閘、及一第二致能閘，該第二反相器的輸出端連接至該第一反相器的輸入端；以及至少一僕閂鎖器，其具有一傳輸閘、一第三反相器、及一第四反相器，該第三反相器的輸入端連接至該傳輸閘之輸出端及該第四反相器之輸出端，該第四反相器的輸入端連接至該第三反相器之輸出端；其中，當該第一致能閘及該第二致能閘係分別接收一閂鎖致能訊號及一反相閂鎖致能訊號時，用以同時驅動該主閂鎖器及該至少一僕閂鎖器執行閂鎖。
  2. 如申請專利範圍第1項所述之減少閂鎖元件數量的源極驅動裝置，其中，該主閂鎖器的傳輸閘係用以接收一第一輸入訊號，該第一反相器的輸入端連接至該主閂鎖器的傳輸閘，用以將該第一輸入訊號進行反相，該第二反相器的輸入端連接至該第一反相器，以及其輸出端連接至該第一反相器之輸入端，用以形成該主閂鎖器，該第一致能閘及該第二致能閘連接至該第二反相器。
  3. 如申請專利範圍第2項所述之減少閂鎖元件數量的源極驅動裝置，其中，該至少一僕閂鎖器的該傳輸閘用以接收一第二輸入訊號，該第三反相器用以將該第二輸入訊號反相，該第四反相器用以形成該至少一僕閂鎖器，該第一致能閘及該第二致能閘連接至該第四反相器。
  4. 如申請專利範圍第2項所述之減少閂鎖元件數量的源極驅動裝置，其中，該傳輸閘係由一第一PMOS電晶體及一 第一NMOS電晶體所組成，該主閂鎖器的第一反相器係由一第二PMOS電晶體及一第二NMOS電晶體所組成，該第二反相器係由一第三PMOS電晶體及一第三NMOS電晶體所組成，該第一致能閘係為一第四PMOS電晶體，該第二致能閘係為一第四NMOS電晶體。
  5. 如申請專利範圍第4項所述之減少閂鎖元件數量的源極驅動裝置，其中，該至少一僕閂鎖器的傳輸閘係由一第五PMOS電晶體及一第五NMOS電晶體所組成，該第三反相器係由一第六PMOS電晶體及一第六NMOS電晶體所組成，該第四反相器係由一第七PMOS電晶體及一第七NMOS電晶體所組成。
  6. 如申請專利範圍第4項所述之減少閂鎖元件數量的源極驅動裝置，其中，該第一PMOS電晶體的源極係用以接收該第一輸入訊號，其閘極連接至該反相閂鎖致能訊號，以及該第一NMOS電晶體的汲極連接至該第一輸入訊號，其閘極係用以接收該閂鎖致能訊號，其源極連接至該第一PMOS電晶體的汲極。
  7. 如申請專利範圍第6項所述之減少閂鎖元件數量的源極驅動裝置，其中，該第二PMOS電晶體的源極連接至一高電位，其閘極連接至該第一PMOS電晶體的汲極，該第二NMOS電晶體的汲極連接至該第二PMOS電晶體的汲極，其閘極連接至該第一PMOS電晶體的汲極，其源極連接至一低電位。
  8. 如申請專利範圍第7項所述之減少閂鎖元件數量的源極驅動裝置，其中，該第四PMOS電晶體的源極連接至該高電位，其閘極係用以接收該閂鎖致能訊號，以及該第四NMOS 電晶體的源極連接至該低電位，其閘極係用以接收該反相閂鎖致能訊號。
  9. 如申請專利範圍第8項所述之減少閂鎖元件數量的源極驅動裝置，其中，該第三PMOS電晶體的源極連接至該第四PMOS電晶體的汲極，其閘極連接至該第二PMOS電晶體的汲極，其汲極連接至該第一PMOS電晶體的汲極及一第一輸出端，該第三NMOS電晶體(MN3)的源極連接至該第四NMOS電晶體的汲極，其閘極連接至該第二PMOS電晶體的汲極，其汲極連接至該第三PMOS電晶體的汲極。
  10. 如申請專利範圍第4項所述之減少閂鎖元件數量的源極驅動裝置，其中，該第五PMOS電晶體的源極係用以接收該第二輸入訊號，其閘極係用以接收該反相閂鎖致能訊號，以及該第五NMOS電晶體的汲極係連接以接收該第二輸入訊號，其閘極係連接以接收該閂鎖致能訊號，其源極連接至該第五PMOS電晶體的汲極。
  11. 如申請專利範圍第7項所述之減少閂鎖元件數量的源極驅動裝置，其中，該第六PMOS電晶體的源極連接至該高電位，其閘極連接至該第五PMOS電晶體的汲極，該第六NMOS電晶體的汲極連接至該第六PMOS電晶體的汲極，其閘極連接至該第五PMOS電晶體的汲極，其源極連接至該低電位。
  12. 如申請專利範圍第11項所述之減少閂鎖元件數量的源極驅動裝置，其中，該第七PMOS電晶體的源極連接至該第四PMOS電晶體的汲極，其閘極連接至該第六PMOS電晶體的汲極，其汲極連接至該第五PMOS電晶體的汲極及一第二輸出端，該第七NMOS電晶體的源極連接至該第四NMOS電晶 體的汲極，其閘極連接至該第六PMOS電晶體的汲極，其汲極連接至該第七PMOS電晶體的汲極。
  13. 一種減少閂鎖元件數量的源極驅動裝置，其包含：一主閂鎖器，其具有一傳輸閘、一第一反相器、一第二反相器、一第一致能閘、及一第二致能閘，該第二反相器的輸出端連接至該第一反相器的輸入端；以及第一至第N個僕閂鎖器，其分別具有一傳輸閘、一第三反相器、及一第四反相器，其中，該第一致能閘及該第二致能閘分別連接至該第一僕閂鎖器至該第N個僕閂鎖器的該第四反相器，當中，N為大於1的整數；其中，該第一僕閂鎖器至該第N個僕閂鎖器的該第四反相器係並聯連接，以當該第一致能閘及該第二致能閘係分別接收一閂鎖致能訊號及一反相閂鎖致能訊號時，用以同時驅動該主閂鎖器及該第一僕閂鎖器至該第N個僕閂鎖器執行閂鎖。
  14. 如申請專利範圍第13項所述之減少閂鎖元件數量的源極驅動裝置，其中，該主閂鎖器的傳輸閘係用以接收一第一輸入訊號，該第一反相器的輸入端連接至該主閂鎖器的傳輸閘，用以將該第一輸入訊號進行反相，該第二反相器的輸入端連接至該第一反相器，以及其輸出端連接至該第一反相器之輸入端，用以形成該主閂鎖器，該第一致能閘及該第二致能閘連接至該第二反相器。
  15. 如申請專利範圍第14項所述之減少閂鎖元件數量的源極驅動裝置，其中，該第一僕閂鎖器至該第N個僕閂鎖器的該傳輸閘用以分別接收一第二輸入訊號至第N+1個輸入訊號，該些第三反相器分別用以將該第二輸入訊號至該第N+1個輸入訊號反相，該些第四反相器用以形成該第一至第N個 僕閂鎖器，該第一致能閘及該第二致能閘連接至該些第四反相器。
  16. 如申請專利範圍第15項所述之減少閂鎖元件數量的源極驅動裝置，其中，一第i個僕閂鎖器的傳輸閘係由一第五PMOS電晶體及一第五NMOS電晶體所組成，該第i個僕閂鎖器的該第三反相器係由一第六PMOS電晶體及一第六NMOS電晶體所組成，該第i個僕閂鎖器的該第四反相器係由一第七PMOS電晶體及一第七NMOS電晶體所組成，當中，1≦i≦N。
  17. 如申請專利範圍第16項所述之減少閂鎖元件數量的源極驅動裝置，其中，該第i個僕閂鎖器的該第五PMOS電晶體的源極係用以接收該第i輸入訊號，其閘極係用以接收該反相閂鎖致能訊號，以及其汲極係連接以接收該第i輸入訊號，其閘極係連接以接收該閂鎖致能訊號，其源極連接至該第五PMOS電晶體的汲極。
  18. 如申請專利範圍第17項所述之減少閂鎖元件數量的源極驅動裝置，其中，該第i個僕閂鎖器的該第六PMOS電晶體的源極連接至該高電位，其閘極連接至該第i個僕閂鎖器的該第五PMOS電晶體的汲極，該第i個僕閂鎖器的該第六NMOS電晶體的汲極連接至該第i個僕閂鎖器的該第六PMOS電晶體的汲極，其閘極連接至該第五PMOS電晶體的汲極，其源極連接至該低電位。
  19. 如申請專利範圍第18項所述之減少閂鎖元件數量的源極驅動裝置，其中，該第i個僕閂鎖器的該第七PMOS電晶體的源極連接至該主閂鎖器的一第四PMOS電晶體的汲極，其閘極連接至該第六PMOS電晶體的汲極，其汲極連接至該第五PMOS電晶體的汲極及一第i輸出端，該第i個僕閂鎖器的該第七NMOS電晶體的源極連接至該主閂鎖器的一第四 NMOS電晶體的汲極，其閘極連接至該第六PMOS電晶體的汲極，其汲極連接至該第七PMOS電晶體的汲極。
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