JPH0476894A - スタティック型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スタティック型ＲＡＭ　（ランダム・アク
セス・メモ１月に関し、特に、高速化のためにライドリ
カ八”す回路を備えたものに利用して有効な技術に関す
るものである。

〔従来の技術〕

書き込み動作によって大きな電圧差を持つようにされた
相補データ線及び共通相補データ線の電位をは一゛等し
い所定の電位に設定するというライトリカバリ回路を備
えたスタティック型ＲＡＭがある。このようなライトリ
カバリ回路を備えたスタティック型ＲＡＭに関しては、
アイ・ニス・ニス・シー・シー　ダイジェスト　オブ　
テクニカル　ペーパーズ（１９８９年２月１５日）、頁
２９〜頁２９　（ｒｓｓｃｃ　ＤＩＧＥＳＴ　ＯＦ　Ｔ
ＥＣＨＮＩＣＡＬ　ＰＡＰＥＲ３゜ＦＥＢＲＵＡＲＹ　
１５，１９８９　ＰＰ、２８〜２９）がある。

〔発明が解決しようとする課題〕

従来のライトリカバリ回路は、ライトバッファからの信
号により、書き込み終了タイミングに発生するリカバリ
パルスを形成し、読み出し用の共通相補データ線に設け
られたリカバリ回路を駆動する。上記のライトリカバリ
方式では、読み出し用の共通相補データ線しかイコライ
ズが実施できない。すなわち、ＲＡＭの高速化に対して
もっとも効果的なライトリカバリ動作は、大きな信号振
幅にされた書き込みデータが伝えられた相補データ線に
対してイコライズを実施することである。

しかしながら、従来のライトリカバリ回路では、カラム
スイッチを介してイコライズされることから多数のメモ
リセルが結合される相補データ線に対しては十分なイコ
ライズが実施できない。また、複数からなる読み出し用
の共通相補データ線に対して共通にリカバリパルスを供
給するものであることから、一定のタイミングマージン
を採る必要があり、実質的なライトリカバリ時間が長く
なって尚連化を妨げる虞れが生じる。

この発明の目的は、高速化と低消費電力化を実現したス
タティック型ＲＡＭを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、分割された複数からなるメモリブロック又は
メモリマットに対応するライトアンプの出力信号に基づ
いてライトリカバリパルスを形成し、このパルスにより
対応するメモリフロック又はメモリマットのそれぞれの
相補データ線又はこれとともに共通データ線をは＼等し
い所定の電位に設定するイコライズ回路を動作させる。

〔作　用〕

上記した手段によれば、メモリブロック又はメモリマッ
トの単位でライトアンプの出力信号からイコライズパル
スを発注させ、メモリセルが結合された相補データ線を
イコライズするものであるから高速化が可能になるもの
である。

［実施例〕 第１図には、この発明に係るスタティック型ＲＡＭのう
ち、複数に分割された１つのメモリブロック（又はメモ
リマット）とその周辺回路の一実施例の具体的回路図が
示されている。

同図において、ＰチャンネルＭＯＳ　Ｆ　ＥＴは、その
チャンネル（バックゲート）部に矢印が付加されること
によって、ＮチャンネルＭＯＳ　Ｆ　ＥＴと区別される
。

１つのメモリブロックＭＢＩは、代表として例示的に示
されているマトリックス配置された複数のメモリセルＭ
Ｃ、ワード線ＷＯないしＷｎ及び相補データ線Ｄｏ、Ｄ
ＯないしＤｌ、ＤＩから構成されている。メモリセルＭ
Ｃのそれぞれは、互いに同し構成にされ、その１つの具
体的回路が代表として示されているように、ゲートとド
レインが互いに交差接続され、かつソースが負の電源電
圧ＶＥＥに結合されたＮチャンフル型の記憶Ｍ○５ＦＥ
ＴＱＩ、Ｑ２と、上記ＭＯ３ＦＥＴＱ１゜Ｑ２のドレイ
ンと回路の接地電位との間に設けられたポリ　（多結晶
）シリコン層からなる高抵抗Ｒ１、Ｒ２とを含んでいる
。上記ＭＯＳ　Ｆ　ＥＴＱ　１　。

Ｑ２の共通接続点と相補データ線Ｄｏ、ＤＯとの間にＮ
チャンネル型の伝送ゲートＭＯ３ＦＥＴＱ３、Ｑ４が設
けられている。同じ行に配置されたメモリセルの伝送ゲ
ートＭＯ３ＦＥＴＱ３．Ｑ４等のゲートは、それぞれ例
示的に示された対応するワード線Ｗ　Ｏ−Ｗ　ｎ等に共
通に接続され、同し列に配置されたメモリセルの入出力
端子は、それぞれ例示的に示された対応する一対の相補
データ線（ビット線又はデイジット線）ＤＯ，ＤＯ及び
ＤＩ、ＤＩ等に接続されている。

具体的回路として例示的に示されているメモリセルにお
いて、ＭＯＳＦＥＴＱＩ、Ｑ２及び抵抗Ｒ１，Ｒ２は、
一種のフリップフロップ回路を構成しているが、情報保
持状態における動作点は、普通の意味でのフリップフロ
ップ回路のそれと随分異なる。すなわち、上記メモリセ
ルにおいて、それを低消費電力にさせるため、その抵抗
Ｒ１は、ＭＯＳＦＥＴＱＩかオフ状態にされているとき
のＭＯＳＦＥＴＱ２のゲート電圧をそのしきい値電圧よ
りも若干高い電圧に維持させることができる程度の著し
く高いｔ【抗僅にされる。同様に抵抗Ｒ２も高抵抗値に
される。言い換えると、上記抵抗Ｒ１，Ｒ２は、ＭＯＳ
ＦＥＴＱＩ、Ｑ２のドレインリーク電流を補償できる程
度の高抵抗にされる。

抵抗Ｒ１，Ｒ２は、ＭＯＳＦＥＴＱ２のゲート容量（図
示しない）に蓄積されている情報電荷が放電させられて
しまうのを防く程度の電流供給能力を持つ。

コノ実施例に従うと、ＲＡＭがＣＭＯ３−ＩＣ技術によ
って製造されるにもかかわらず、上記のようにメモリセ
ルＭＣはＮチャンふルＭＯ３ＦＥＴとポリシリコン抵抗
素子とから構成される。

この実施例のメモリセル及びメモリブロックは、上記ポ
リシリコン抵抗素子に代えてＰチャンネルＭＯＳ　Ｆ　
ＥＴを用いる場合に比べ、その大きさを小さくできる。

すなわち、ポリシリコン抵抗を用いた場合、駆動ＭＯ３
ＦＥＴＱＩ又はＱ２のゲート電極五に形成できるととも
に、それ自体のサイズを小型化できる。そして、Ｐチャ
ンネルＭＯ３ＦＥＴを用いたときのように、駆動ＭＯ３
ＦＥＴＱｌ、Ｑ２から比較的大きな距離を持って離さな
ければならないことがないので無駄な空白部分が生じな
い。

同図において、特に制限されないが、例示的に示された
相補データ線Ｄｏ、ＤＯと回路の接地電位点との間には
、そのゲートに定常的に負の電源電圧ＶＥＥが供給され
ることによって抵抗素子として作用するＰチャンネル型
の負荷ＭＯＳ　Ｆ　ＥＴＱ１２．Ｑｌ３が設けられる。

これら負荷ＭＯ３ＦＥＴＱＩ　２．Ｑｌ　３は、そのサ
イズが比較的小さく形成されることによって、小さなコ
ンダクタンスを持つようにされる。これら負荷ＭＯＳＦ
ＥＴＱ１２．Ｑ１３には、それぞれ並列形態にＰチャン
ネルＭＯＳＦＥＴＱ１４．Ｑｌ　５が設けられる。これ
らのＭＯＳＦＥＴＱＩ　４．Ｑｌ　５は、そのサイズが
比較的大きく形成されることによって、比較的大きなコ
ンダクタンスを持つようにされる。

上記ＭＯ３ＦＥＴＱＩ　４．Ｑｌ　５がオン状態におけ
る上記並列ＭＯ３ＦＥＴＱＩ　２．Ｑｌ　３との合成コ
ンダクタンスとメモリセルＭＣの伝送ゲートＭＯＳ　Ｆ
　ＥＴ及び記憶用ＭＯＳ　Ｆ　ＥＴの合成コンダクタン
スとの比は、上記メモリセルＭＣの読み出し動作におい
て、相補データｌｌＩＤ０．Ｄｏが、その記憶情報に従
った所望の比較的小さな電位差を持つような値に選ばれ
る。このようにして、連続読み出し時の高速動作化を行
うようにするものである。上記ＭＯ３ＦＥＴＱＩ　４．
Ｑｌ　５のゲートには、書き込み動作の時に接地電位の
ようなハイレベルにされる内部書き込み信号ＷＥＩが供
給される。これにより、書き込み動作のとき、上記ＭＯ
ＳＦＥＴＱＩ　４．Ｑｌ　５はオフ状態にされる。

したがって、書き込み動作における相補データ線の負荷
手段は、上記小さなコンダクタンスにされた負荷ＭＯＳ
ＦＥＴＱＩ　２．Ｑｌ　３のみとなる。

これにより、後述するライトアンプにより、相補データ
線ＤＯ，ＤＯに伝えられる書き込み信号振幅を大きくし
て、書き込み動作の高速化を図っている。このような相
補データ線の負荷は、他の相補データ線ＤＩ、ＤＩ等に
も同様に設けられる。

そして、上記内部書き込み信号ＷＥＩは、同じメモリブ
ロックＭＢＩに限って上記同様な負荷ＭＯ３ＦＥＴのゲ
ートに共通に供給される。

同図において、ワード線ＷＯは、同図において横方向に
延長され、同じ行に配置されたメモリセルの上記アドレ
ス選択用の伝送ゲートＭＯ３ＦＥＴのゲートが共通に接
続される。他の代表として示されているワード線Ｗｎも
同様である。これらのワード線ＷＯ〜Ｗｎは、後述する
ようにＸデコーダとワードドライバとによって選択され
る。

特に制限されないが、上記メモリブロックＭＢ１におけ
る相補データ線ＤＯとＤＯは、カラムスイッチを構成す
るＮチャンネルＭＯ３ＦＥＴＱ８とＱ９を介して書き込
み用の共通相補データＨｗＣＤ、ＷＣＤに接続される。

これらＮチャンネルＭＯ３ＦＥＴＱ８．Ｑ９のゲートに
は、Ｙデコーダにより形成された選択信号ＹＯが供給さ
れる。

上記相補データｍＤＯとＤｏは、カラムスイッチを構成
するＰチャンネルＭＯ３ＦＥＴＱＩＯとＱｌｌを介して
読み出し用の共通相補データ線ＲＣＤ、ＲＣＤに接続さ
れる。これらＰチャンネルＭＯ３ＦＥＴＱＩ　Ｏ，Ｑｌ
　ｌのゲートには、Ｙデコーダにより形成された反転の
選択信号ＹＯが供給される。

上記メモリブロックＭＢＩを構成する他の相補データ線
Ｄｉ、ＤＩも、上記同様なカラムスイッチを構成するＮ
チャンネルＭＯＳＦＥＴとＰチャンネルＭＯ３ＦＥＴと
を介してそれぞれ書き込み用の共通相補データ線ＷＣＤ
、ＷＣＤと読み出し用の共通相補データ＆１ＲＣＤ、Ｒ
ＣＤに接続される。

読み出し用の共通相補データ線ＲＣＤ、ＲＣＤは、セン
スアンプＳＡの入力端子に接続される。

書き込み用の共通相補データ線ＷＣＤ、ＷＣＤは、ライ
トアンプＷＡの出力信号が、ドライバを構成するインバ
ータ回路Ｎ２とＮ３を通して供給されこの実施例では、
メモリブロックＭＢＩに対応してライ、トリカバリパル
ス発生回路ＷＲＰＧが設けられる。ライトアンプＷＡは
、チップセレクト信号ＣＳ、ライトイネーブル信号ＷＥ
及び書き込みデータＤｉｎとの論理積から形成される相
補パルスを形成する。この実施例では、このライトアン
プＷＡの出力信号をノア（ＮＯＲ）ゲート回路Ｇｌに供
給して、書き込み動作に同期したパルス信号を形成する
。すなわち、メモリセルに対する書き込み動作は、ロウ
レベルにされた相補データ線ＤＯ又はＤＯが支配的とな
って行われる。例えば、ワード線ＷＯがハイレベルの選
択状態において、相補データＩＤＯがロウレベルにされ
ると、オン状態の伝送ゲー）ＭＯ３ＦＥＴＱ３を介して
記憶ＭＯ３ＦＥＴＱ２のゲート電位がロウレベルに引き
抜かれる。これにより、記憶ＭＯ３ＦＥＴＱ２がオン状
態ときにはオフ状態に切り替えられる。

そして、オフ状態であった記憶ＭＯＳ　Ｆ　ＥＴＱ　１
は、記憶ＭＯ３ＦＥＴＱ２のオフ状態によりゲートに伝
送ゲートＭＯＳＦＥＴＱ４を通してハイレベルが伝えら
れることによってオン状態に切り替えられる。

このように、選択された相補データ線ＤＯ又はＤＯをロ
ウレベルにするために、書き込み動作のときにはライト
アンプＷＡの一方の出力信号がハイレベルになる。ノア
ゲート回路Ｇ１は、上記のようなライトアンプＷＡの出
力信号のハイレベルに応じてロウレベルの出力信号を形
成し、バッファ回路Ｂ１を通して、上記内部書き込み信
号ＷＥｌをハイレベルにする。そして、上記バッファ回
路Ｂｌやインバータ回路Ｎ１及びバッファ回路８２等か
らなる遅延回路の反転遅延信号ＤＷＰと上記ノアゲート
回路Ｇｌの出力信号とを受けるナンド（ＮＡＮＤ）ゲー
ト回路Ｇ２により、書き込みパルスＷＰ　（Ｃ５−ＷＥ
−Ｄｉｎ）のハックエツジに同期し、上記遅延回路の遅
延時間に相当するライトリカバリパルスＷＲＰが形成さ
れる。

すなわち、第２図のタイミング図に示すように、書き込
みパルスＷＰ　（ＣＳ　−ＷＥ−Ｄｉｎ）に同期して内
部書き込み信号ＷＥＩが発生され、そのハックエツジに
同期してロウレベルにされるライトリカバリパルスＷＰ
Ｇが形成される。

第１図において、相補データ線ＤＯ，″５０には、次の
ようなイコライズ回路が設けられる。相補データ線ＤＯ
とＤＯとの間には短絡用のＰチャンネルＭＯＳＦＥＴＱ
７が設けられ、各相補データ線ＤＯ，ＤＯと回路の接地
電位点の間には、プルプソア用のＰチャンネルＭＯＳＦ
ＥＴＱ５．Ｑ６が設けられる。他のデータ＊Ｄ１．ＤＩ
等にも上記同様なイコライズ回路が設けられる。そして
、メモリブロックＭＢＩに設けられるイコライズ回路に
限って、上記ライトリカバリパルスＷＲＰが共通に供給
される。また、上記メモリブロックＭＢ１に対応した読
み出し用の共通相補データ線ＲＣＤ、ＲＤＣには、上記
同様なＰチャンネルＭＯＳＦＥＴからなるイコライズ回
路が設けられ、上記ライトリカバリパルスＷＲＰが供給
される。

スタティック型ＲＡＭを構成する後述するような他のメ
モリブロックにも、上記同様なライトリカバリパルス発
生回路及びそれにより形成されたライトリカバリパルス
を受けるイコライズ回路が設けられる。

なお、第１図においては、特に制限されないが、負の電
源電圧ＶＥＲが用いられる。それ故、この実施例のＲＡ
Ｍは、ＥＣＬ　（エミッタ・カップルド・ロジック）構
成の入出力インターフェイスを採るものである。このた
め、アドレスハソファやデータ入カバソファ及び制御信
号を受ける制御ハソファは、ＥＣＬレベルの入力信号を
受けて、それをＣＭＯＳレベルに変換するレベル変換機
能が設けられる。また、高速化のために内部回路は、論
理機能がＣＭＯ３回路により構成され、出力機能がバイ
ポーラ型トランジスタにより構成されるＢｉ−ＣＭＯ３
構成にされるものである。

第３図には、この発明が適用されたスタテイ。

り型ＲＡＭの一実施例のブロック図か示されている。同
図に示された主要な各回路ブロックは、特に制限されな
いが、半導体チップの実際の幾何学的な配置に合わせて
描かれている。

Ｘアドレスデコーダ回路ＸＤＣＲは、メモリフロック（
メモリマット）群の中央に配置される。

このＸアドレスデコーダ回路ＸＤＣＲは、主ワード線Ｍ
ＷＬに対応して設けられる単位のデコーダ回路（単位デ
コーダ回路）ＵＸＤＣＲから構成される。すなわち、Ｘ
アドレスデコーダ回路ＸＤＣＲは、主ワード線の数に対
応した数の単位デコーダ回路ＵＸＤＣＲを有する。特に
、チップ上において、パッドが４辺に配置され、Ｘアド
レスハソファＸＡＤＢがチップ上において、同図のよう
に上側の長辺に配置された場合、本実施例のようにＸア
ドレスデコーダ回路ＸＤＣＲをメモリマットの中央に配
置することが高速化に有効である。

上記のようなＸアドレスバッファＸＡＤＢは、特に制限
されないが、アドレス信号変化検出回路ＡＴＤ及びプリ
デコーダＰＤＣＲと一体的に構成される。上記Ｘアドレ
スハソファＸＡＤＢは、外部端子（図示せず）を介して
供給されるＸ系のアドレス信号ＡＸを受け、相補内部ア
ドレス信号を形成する。この相補内部アドレス信号は、
図示されていないプリデコーダＰＤＣＲに供給される。

プリデコーダＰＤＣＲは、この内部アドレス信号を受け
て、これをプリデコードして、プリデコード信号を形成
する。特に制限されないが、図示されていないアドレス
信号変化検出回路ＡＴＤは、上記相補内部アドレス信号
を受け、Ｘ系のアドレス信号の電位が変化されたとき、
後述するようなタイミング信号゛を形成する。アドレス
信号変化検出回路ＡＴＤは、特に制限されないが、相補
データ線対をイコライズするタイミング信号等を形成す
るために用いられる。なお、Ｘアドレスデコーダ回路Ｘ
ＤＣＲは、１つに限らず、複数個に分割し、それらを任
意に配置する構成を採るものとしてもよい。

上記メモリブロックをいくつに分割するかは、メモリ容
量の大きさに依存するが、ｍ選択ワードｖＡ（分割ワー
ド線ＷＬ）に接続されるメモリセルの数が３２〜１２８
個程度が、チップ（ＲＡＭ）の許容電流から考えて妥当
である。

本実施例では、特に制限されないが、分割ワード線ＷＬ
に接続されるメモリセルの数を３２個とし、３２個のマ
ントに分割されている。言い換えるならば、主ワード、
％ＩＭＷＬは、上記ＸデコーダＸＤＣＲにより左右に２
分割され、左右に延長される。上記のような主ワード線
ＭＷＬは、１６分割されたメモリブロックＭＢＩないし
ＭＢ１６及びＭＢＩ７ないしＭＢ３２のそれぞれに設け
られた分割ワード＆ＩＷＬに対して共通に設けられる。

これにより、実質的にワード線が３２分割されたことに
なる。

上記分割されたメモリブロックは、互いに同様な構成に
されている。同図には代表として例示的に４個のメモリ
ブロックが示されている。メモリブロックは、同図に示
されたメモリブロックＭＢ１とＭＢ２のように、互いに
近接したメモリブロツクの間にワードデコーダＷＤＲが
設けられる。

ワードデコーダＷＤＲは、上記主ワード線ＭＷＬを介し
て伝えられる信号と、プリデコーダＰＤＣからの信号を
受けて、それを解読して１つのメモリブロック内の１つ
の分割ワードＩＷＬを選択する。この実施例では、特に
制限されないが、１つのワードデコーダＷＤＲは、４つ
の分割ワード線ＷＬの中の１つの分割ワード線を選択す
る。それ故、１つの主ワード線により４つの分割ワード
線を選択することが可能となり、メモリブロック中に配
置される実質的なワード線の数を４個のメモリセルに対
して１つの主ワード線と４つの分割ワード線の合計５本
と少なくすることができる。すなわち、１行当たりの幾
何学的なワード線の数は平均すると１．２５本と少なく
できる。このことは、他の代表として例示的に示されて
いるメモリブロックＭＢ３１とＭＢ３２及びワードデコ
ーダ回路ＷＤＲ等の他のメモリブロックにおいても同様
である。

１つのメモリブロックは、行方向に３２個のメモリセル
が配置され、それが２５６行設けられる。

それ故、１つのメモリブロックは、２５６Ｘ３２＝８１
９２ビツトの記憶容量を持つ。ＲＡＭ全体は、３２個の
メモリブロックからなるから、その記憶容量は２６２１
４４　（約２５６　Ｋ）ビ・７トの記憶容量を持つこと
になる。

同図において、代表として例示的に示されているメモリ
ブロックＭＢＩとＭＢ２の下側には、３２個のメモリセ
ルのうちの１つのメモリセルが結合された相補データ線
対を選択するカラムスイッチ回路ＣＷが配置される。す
なわち、カラムスイッチ回路ＣＷには、３２対の相補デ
ータ線が結合されており、このなかから、カラムデコー
ダによって指示された一対の相補データ線を選択する。

このカラムスイッチ回路ＣＷは、カラムデコーダを含む
ものと理解されたい。ワードデコーダ回路ＷＤＲの下側
には、上記ワードプリデコーダ回路ＰＤＣが配置される
。

上記カラムスイッチ回路ＣＷにより選択される相補デー
タ線は、共通相補データ線を介してセンスアンプＳＡの
入力端子とライトアンプＷＡの出力端子に結合される。

（図示しないが、前記実施例のように高速化のめたに、
共通相補データ線は読み出し用と書き込み用の２対から
構成される。

）上記センスアンプＳＡの出力端子はデータ入出カバソ
ファＩＯＢに含まれる出カッλ・ソファ（図示せず）の
入力端子に結合され、ライトアンプＷＡの入力端子は、
データ入出カバソファＩＯＢに含まれる入カバソファ（
図示せず）の出力端子に結合される。このデータ入出カ
バソファＩＯＢは、上記のようにカラム系の選択回路が
メモリブロックの下側に配置されることに対応して、同
図のように下側に配置される。

ＹアドレスバッファＹＡＤＢ、アドレス変化検出回路Ａ
ＴＤ及びプリデコーダＰＤＣＲは、入出カバソファＩＯ
Ｂと並んで同図の下側の長辺に沿って配置される。上記
ＹアドレスバッフｙＹＡＤＢは、外部端子（図示せず）
を介して供給されるＹ系のアドレス信号ＡＶを受け、Ｙ
系の相補内部アドレス信号を形成する。このＹ系の相補
内部アドレス信号はプリデコーダＰＤＣＲによってデコ
ードされる。このデコード動作によって、プリデコード
信号が形成される。特に制限されないが、上記Ｙ系の相
補内部アドレス信号が、アドレス信号変化検出回路ＡＴ
Ｄに供給される。これにより、このアドレス信号変化検
出回路ＡＴＤは、Ｙ系のアドレス信号ＡＹの電位が変化
されたとき、それを検出して図示されていないタイミン
グ信号を形成する。

制御バンファＣＣＢは、外部端子を介してチップセレク
ト信号口、出力イネーブル信号ＯＥ及びライトイネーブ
ル信号ＷＥを受けて内部の各種動作モード信号を形成す
る。

次に、上記第３図に示されたＲＡＭの動作を簡単に説明
する。ＸアドレスバッファＸＡＤＨの出力信号を受ける
プリデコーダ回路ＰＤＣＲにより形成されたプリデコー
ド信号に応答して、Ｘアドレスデコーダ回路ＸＤＣＲが
複数の主ワード線の中から左右一対の主ワード線を同時
に選択する。

なお、８ビツトの単位でのメ・そりアクセスを行う場合
、左右いずれか一方の主ワード線のみを選択するように
してもよい。

ワードデコーダＷＤＲに対応したプリデコーダ回路ＰＤ
Ｃ！ま、上記プリデコード信号に応答して３２個のメモ
リブロックＭＢＩ〜ＭＢ３２に対応した３２列のワード
デコード群のうち上記主ワード線の選択動作に対応した
１６個のワードデコード群を選択する。したがって、被
選択の主ワード線ＭＷＬと縦１６列の被選択ワードデコ
ーダ群とが交わる位置のワードデコーダ回路ＷＤＲが活
性化され、被選択の主ワード線ＭＷＬにワードデコーダ
回路ＷＤＲを通じて接続される４本の分割ワードｖＡＷ
Ｌのうちの１本が選択される。４本の分割ワード線ＷＬ
のうち、どの１本が選択されるかは、ワードプリデコー
ダ回路ＰＤＣの４つの出力信号により決まる。これによ
り、上記選択されたメモリブロックＭＢＩ〜ＭＢ１６又
はＭＢ１７〜ＭＢ３２の１つの分割ワード線に結合され
る３２個のメモリセルが選ばれることになる。そして、
その中の１個のメモリセルが、Ｙ系の選択回路により選
択される。上述したように、Ｙ系のＹアドレスバッファ
ＹＡＤＢにより形成された相補内部アドレス信号は、プ
リデコーダ回路ＰＤＣＲに供給され、ここでいったんテ
コードされる。そじて、このデコード出力信号は、上記
カラムスイッチ回路ＣＷに含まれるデコーダ回路（図示
せず）に供給され、一対の相補データ線を各メモリブロ
ックに対応して設けられる共通相補データ線に接続させ
る。このとき、８ビツトの単位でのメモリアクセスを行
うときには、上記１６個のメモリブロックのうちの奇数
又は偶数のメモリブロックに対応したカラムスイッチＣ
Ｗ、センスアンプ又はライトアンプが活性化されて８ビ
ツトの単位でのり一ド／ライトが行われる。図面の簡単
な説明するために、同図には上記入出力回路１０Ｂと外
部端子との間で伝送される入力信号、出力信号は省略さ
れている。また、アドレスデコーダに供給されるアドレ
ス信号等は、複数個あるが、これらは１本の信号線とし
て同図には示されている。

この実施例では、上記メモリブロック毎にライトアンプ
ＷＡが設けられ、それぞれに一対一に対応して上記ライ
トリカバリパルス発生回路が設けられる。これらのライ
トリカバリパルス発生回路により形成されたライトリカ
バリパルスは、それに対応したメモリブロックの相補デ
ータ線及び共通相補データ線（読み出し用共通相補デー
タ線）に設けられたイコライズ回路の動作制御に用いら
れる。また、内部書き込みパルスは、それに対応したメ
モリフロックのＰチャンネルＭＯＳＦＥＴをスイッチ＊
Ｉ’ａするために用いられる。

なお、カラムスイッチＣＷにより、ワードデコーダＷＤ
Ｒを挟んで隣接するメモリブロックの相補データ線を択
一的に選択する場合には、これら２つのメモリブロンク
ＭＢＩ、Ｍ８２等に対して共通相補データ線を設ける構
成としてもよい。この場合には、上記共通相補データ線
に対応してライトアンプが設けられる。したがって、こ
のライトアンプの出力信号に基づいて形成されるライト
リカバリパルス及び内部書き込み制御信号は、上記２つ
のメモリブロックＭＢＩとＭＢ２に限って上記イコライ
ズ回路及びデータ線負荷ＭＯＳＦＥＴに共通に供給する
ようにしてもよい。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１ライトアンプＷＡの出力信号により、書き込みが
行われるメモリブロックの単位で、ライトリカバリパル
スＷＲＰ及び内部書き込み制御信号ＷＥ１を形成するも
のであるため、ライトリカバリパルス発生回路の実質的
なファンアウト数が低減でき、それにより最も効果のあ
る相補デー・夕線に対してイコライズが行えるから動作
の高速化が可能になるという効果が得られる。

（２）共通相補データ線に対応して、言い換えるならば
、ライトアンプに対応してライトリカバリパルスＷＲＰ
及び内部書き込み制御信号ＷＥＩを供給するものである
から、配線の引き回しが最小にでき、寄生容量を小さく
できるから消費電力を小さくすることができるという効
果が得られる。

（３）上記のようにライトアンプＷＡの出力信号により
、書き込みが行われるメモリブロックの単位に限定して
、それぞれライトリカバリパルスＷＲＰ及び内部書き込
み制御信号ＷＥＩを形成するものであるため、ライトパ
ルス、リカバリパルス等のタイミングマージンを小さく
することができる。

すなわち、半導体チップ上において比較的大きな距離を
持って配置されるメモリブロックＭＢＩとＭＢ３２に対
して共通のライトリカバリパルスを発生させる従来方式
に比べて、上記各パルスのタイミングマージンを小さく
できるからいっそうの高速化が可能になるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、共通相補デー
ダ線は、書き込み用と読み出し用を共通化して構成する
ものであってもよい。ライトリカバリパルスを発生させ
る具体的回路は、エツジ検出回路や遅延回路等を用いて
構成するもの等ライトアンプの出力信号を利用するもの
であれば何であってもよい。ライトリカバリ動作は、相
補データ線に対してのみ行い、共通相補データ線のリカ
バリ動作を省略するものであってもよい。

スタティック型メモリセルにおける負荷手段は、上記の
ような高抵抗ポリンリコンを用いるものの他、前記のよ
うに電流供給能力が小さく設定されたＰチャンネルＭＯ
ＳＦＥＴを用いた完全スタティック型のものであっても
よい。また、メモリアレイの相補データ線に設けられる
負荷手段は、上記のような２つのＭＯＳＦＥＴを用いる
ものの他、１つのＭＯＳＦＥＴから構成してもよい。こ
のようにメモリアレイの構成及びその周辺回路の具体的
回路構成は、種々の実施形態を採ることができるもので
ある。例えば、第３図のアドレスハソファＸＡＤＢ、Ｙ
ＡＤＢやプリデコード回路又はワードデコーダ等の周辺
回路は、高速化のためにＣＭＯ５＠路とバイポーラ型ト
ランジスタとの組み合わせから構成するものであっても
よい。この場合、入出力インターフェイスは、ＥＬＣ（
エミッタ・カップルド・ロジック）又はＴＴＬ　（１−
ランジスタ・トランジスタ・ロジック）とコンパチブル
ムこするものであってもよい。

メモリブロックないしメモリマットの分割、ワード線の
分割、及びアドレス割り当て等は種々の実施形態を採る
ことができるものであることはいうまでもない。

この発明は、スタティック型ＲＡＭに広く利用でき、例
えばｌチップマイクロコンピュータ等の各種ディジタル
集積回路に内蔵されるものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、分割された複数からなるメモリブロック又
はメモリマットに対応するライトアンプの出力信号に基
づいてライトリカバリパルスを形成し、このパルスによ
り対応するメモリブロック又はメモリマットのそれぞれ
の相補データ線又はこれとともに共通データ線をはＸ等
しい所定の電位に設定するイコライズ回路を動作させる
ことにより高速化が可能になる。

【図面の簡単な説明】

第１図は、この発明か適用されたスタティック型ＲＡＭ
における１つのメモリブロックとその周辺回路の一実施
例を示す回路図、 第２図は、その動作の一例を説明するためのタイミング
図、 第３図は、この発明が通用されたスタティック型ＲＡＭ
の一実施例を示すブロック図である。 ＭＣ・・メモリセル、ＷＡ・・ライトアンプ、ＳＡ・・
センスアンプ、ＷＲＰＧ・・ライトリカバリパルス発生
回路、Ｇ１．Ｇ２・・ゲート回路、Ｎ１〜Ｎ３・・イン
バータ回路、Ｂｌ、Ｂ２・・バッファ回路、ＭＢＩ〜Ｍ
Ｂ３２・・メモリブロック、ＭＷＬ・・主ワード線、Ｗ
Ｌ・・分割ワード線、ＸＤＣＲ・−ＸデＤ−ダ回路、Ｕ
ＸＤＣＲ・・単位回路、ＷＤＲ・・ワードデコーダ回路
、ＰＤＣ・・ワードプリデコーダ回路、ＣＷ・・カラム
スイッチ回路、ＸＡＤＢ・・Ｘアドレスバッファ、ＡＴ
Ｄ・・アドレス信号変化検出回路、ＰＤＣＲ・ ・プリデコーダ回路、 ＡＤＢ Ｙア ドレスバッファ、 ０Ｂ ・入出力バッファ、 ＣＢ　　・ ・制御バッファ。

Claims (1)

1. 【特許請求の範囲】 １、分割された複数からなるメモリブロック又はメモリ
   リマットに対応するライトアンプの出力信号に基づいて
   、対応するメモリブロック又はメモリマットのそれぞれ
   の相補データ線又はこれとともに共通データ線をほゝ゛
   等しい所定の電位に設定するライトリカバリ回路を設け
   たことを特徴とするスタティック型ＲＡＭ。 ２、上記相補データ線の負荷は、書き込み動作用の比較
   的大きな抵抗値を持つようにされた負荷手段と、書き込
   み動作のときにオフ状態にされる比較的小さな抵抗値を
   持つ負荷ＭＯＳＦＥＴとが並列接続されてなり、この負
   荷ＭＯＳＦＥＴのゲートには、それが属するメモリブロ
   ック又はメモリマットに対応するライトアンプの出力信
   号に基づいてスイッチング制御が成されるものであるこ
   とを特徴とする特許請求の範囲第１項記載のスタティッ
   ク型ＲＡＭ。 ３、上記ライトリカバリ回路は、それに対応する相補デ
   ータ線と読み出し専用の共通相補データ線をそれぞれ短
   絡するスイッチＭＯＳＦＥＴと、上記相補データ線及び
   読み出し専用共通相補データ線に所定の電圧を与えるＭ
   ＯＳＦＥＴとからなるものであることを特徴とする特許
   請求の範囲第１又は第２項記載のスタティック型ＲＡＭ
   。