JP4693955B2 - データ入力バッファ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体メモリ装置が書込動作を行うとき制御信号を一時的に保持するデータ入力バッファ回路に関するもので、詳しくは、データ信号が書込イネーブル区間において遷移された状態を書込ディスエーブル区間においても維持して、書込ディスエーブル区間におけるデータ信号の遷移により発生する電力の消耗を減少させることができ、充分なデータホールド時間tDHのマージンを確保し正確なデータの読込み及び書込みができるデータ入力バッファ回路に関するものである。
【0002】
【従来の技術】
従来のデータ入力バッファ回路は、図8に示したように、書込イネーブル信号WE及びチップ選択信号CSが合成された書込制御信号WECSと外部の第1データパッドに入力された第1データ信号DIN1とを否定論理和する第1NORゲートNOR1と、該第1NORゲートNOR1からの出力信号を反転させて第1データ制御信号DINT1を出力する第1インバータINV1と、前記第1データ制御信号DINT1を所定時間Td1だけ遅延させて第1入力データ信号DATAIN1を出力する第1遅延部DE1と、前記第1データ制御信号DINT1の遷移を検出して第1データ遷移検出信号DTD1を出力する第1データ遷移検出部21と、を備えた第1基本データ入力バッファ回路11と;該第1基本データ入力バッファ回路11と同様に構成され第2〜第nデータ信号DIN2〜DINnがそれぞれ入力された第2〜第n基本データ入力バッファ回路12〜1nと;上記の第1〜第n基本データ入力バッファ回路11〜1nにおける第1〜第nデータ遷移検出部21〜2nから出力された第1〜第nデータ遷移検出信号DTD1〜DTDnを合成するデータ遷移検出信号合成部30と;を包含して構成されていた。なお、前記基本データ入力バッファ回路11〜1nの個数は、チップの入出力ピンの個数nによって決定される。
【0003】
そして、前記第1データ遷移検出部21は、図9に示したように、前記第1データ制御信号DINT1を反転させる第2インバータINV2と、該第2インバータINV2からの出力信号を所定時間遅延させる第2遅延部DE2と、該第2遅延部DE2からの出力信号を反転させる第3インバータINV3と、前記第2遅延部DE2からの出力信号とその信号を前記第3インバータINV3により反転させた信号とにより制御されており前記第1データ制御信号DINT1又はその信号を反転させた信号をそれぞれ選択して伝送する第1伝送ゲートTG1及び第2伝送ゲートTG2と、上記の第1伝送ゲートTG1及び第2伝送ゲートTG2からの出力信号を反転させる第4インバータINV4と、ソースに接地電圧VSSが接続されてゲートに前記第4インバータINV4からの出力信号が印加されてドレインから前記第1データ遷移検出信号DTD1が出力する第1NMOSトランジスタNM1と、を包含して構成されていた。なお、図8に示した前記第2〜第n基本データ入力バッファ回路12〜1nにおいても、第2〜第nデータ遷移検出部22〜2nは、前記第1データ遷移検出部21と同様に構成されている。
【0004】
また、前記データ遷移検出信号合成部30は、図10に示したように、電源電圧VCCと接地電圧VSSの間に直列に接続されており共通に接続されたドレインに前記第1〜第n検出信号DTD1〜DTDnが印加された第1PMOSトランジスタPM1及び第2NMOSトランジスタNM2と、該第1PMOSトランジスタPM1と並列に接続された第2〜第4PMOSトランジスタPM2〜PM4と、チップ選択信号CSを反転させ前記第2NMOSトランジスタNM2及び第3PMOSトランジスタPM3のそれぞれのゲートにその反転させた信号を印加する第5インバータINV5と、前記第1〜第4PMOSトランジスタPM1〜PM4及び第2NMOSトランジスタNM2の共通に接続されたドレインの電圧を反転させて前記第4PMOSトランジスタPM4のゲートに印加する第6インバータINV6と、該第6インバータINV6からの出力を反転させる第7インバータINV7と、該第7インバータINV7からの出力を所定時間遅延させる第3遅延部DE3と、該第3遅延部DE3からの出力と前記第7インバータINV7からの出力とを否定論理和する第2NORゲートNOR2と、該第2NORゲートNOR2からの出力と前記チップ選択信号CSとを否定論理積して前記第1PMOSトランジスタPM1及び第2PMOSトランジスタPM2のそれぞれのゲートに出力する第1NANDゲートND1と、前記第1〜第4PMOSトランジスタPM1〜PM4及び第2NMOSトランジスタNM2の共通に接続されたドレインの電圧を反転させてデータ遷移検出信号の合成信号DTDSUMを出力する第8インバータINV8と、を包含して構成されていた。
【0005】
このように構成された従来のデータ入力バッファ回路の動作について、図11を用いて以下に説明する。まず、図8に示したように、書込イネーブル信号WE(図11(A)参照)及びチップ選択信号CS(図11(B)参照)を合成して生成された書込制御信号WECS(図11(C)参照)と、外部の第1データパッドに入力された第1データ信号DIN1(図11(D)参照)とが合成され第1データ制御信号DINT1(図11(E)参照)を生成し、該第1データ制御信号DINT1は、第1遅延部DE1により所定時間Td1だけ遅延されて第1入力データ信号DATAIN1(図11(H)参照)として出力する。
【0006】
また、図9に示した前記第1データ遷移検出部21は、前記第1データ制御信号DINT1の遷移を検出して第1データ遷移検出信号DTD1(図11(F)参照)を出力し、同様に、第2〜第n基本データ入力バッファ12〜1nにおける第2〜第nデータ遷移検出部22〜2n(図示省略)が第2〜第nデータ遷移検出信号DTD2〜DTDnを出力すると、図10に示したデータ遷移検出信号合成部30は、前記第1〜第nデータ遷移検出信号DTD1〜DTDnを合成してデータ遷移検出信号の合成信号DTDSUM(図11(G)参照)を出力する。このように出力されたデータ遷移検信号の出合成信号DTDSUMは、半導体メモリ装置が書込動作を行うときの制御信号として使用される。
【0007】
【発明が解決しようとする課題】
しかし、このような従来のデータ入力バッファ回路においては、図11(C)に示した前記書込制御信号WECSがイネーブルされるときだけでなくディスエーブルされローレベルからハイレベルに遷移するときにも電流経路が生成されるため、電力の消耗量が多くなるという問題点があった。また、図11(H)に示したように、第1遅延部DE1によりデータ制御信号DINT1を所定時間Td1だけ遅延させる際、書込ディスエーブル区間において入力データ信号DATAIN1が遷移されて不必要なデータが書込まれるおそれがあるため、その第1遅延部DE1の工程マージンを確保するために多数のインバータを使用しなければならないという問題点があった。
【0008】
そこで、本発明は、このような従来の問題点に鑑みてなされたもので、書込制御信号WECSがディスエーブルされるときには、ローレベルからハイレベルに遷移しても電流経路が生成されないようにすることにより、電力の消耗を減少させることができ、遅延素子を増加せずに充分なデータホールド時間tDHを確保して不必要なデータが書込まれることを防止することができるデータ入力バッファ回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
このような目的を達成するため、本発明によるデータ入力バッファ回路は、書込イネーブル信号WE及びチップ選択信号CSを合成した書込制御信号WECSと外部の第1データパッドに入力された第1データ信号DIN11とを否定論理和する第1NORゲートと、該第1NORゲートからの出力信号を反転させて第1データ制御信号DINT11を出力する第1インバータと、前記第1データ制御信号DINT11の遷移を検出して第1データ遷移検出信号DTD11を出力する第1データ遷移検出部と、を備えた第1基本データ入力バッファ回路と;該第1基本データ入力バッファ回路と同様に構成され第2〜第nデータ信号DIN12〜DIN1nがそれぞれ入力されて第2〜第nデータ制御信号DINT12〜DINT1nを出力する第2〜第n基本データ入力バッファ回路と;上記の第1〜第n基本データ入力バッファ回路の各第1〜第nデータ遷移検出部からそれぞれ出力された第1〜第nデータ遷移検出信号DTD11〜DTD1nを合成するデータ遷移検出信号合成部と;を備えたデータ入力バッファ回路において、前記データ遷移検出信号合成部からの出力信号を所定時間だけ遅延させて第1伝送制御信号DTDSUMDを出力する第1遅延部と、前記第1伝送制御信号DTDSUMDと前記書込イネーブル信号WE及び前記チップ選択信号CSにより得られた第2伝送制御信号WDSPとにより制御され、前記第1〜第nデータ制御信号DINT11〜DINT1nを前記書込制御信号WECSのイネーブル区間で遷移された状態に維持する第1〜第nデータ維持部とを包含して構成する。
【0010】
そして、本発明の特徴的な構成要素の一つである上記の第1〜第nデータ維持部は、第1伝送制御信号DTDSUMDとその信号を反転させた信号とにより制御され前記データ制御信号DINT11を選択して伝送する第1伝送ゲートと、該第1伝送ゲートから伝送された信号をラッチする第1ラッチ部と、第2伝送制御信号WDSPとその信号を反転させた信号とにより制御され前記第1ラッチ部によりラッチされた信号を選択して伝送する第2伝送ゲートと、該第2伝送ゲートから伝送された信号をラッチする第2ラッチ部と、該第2ラッチ部によりラッチされた信号を順次反転させて入力データ信号DATAIN1nとして出力する第4インバータ及び第5インバータと、を包含して構成される。
【0011】
このとき、前記送制御信号WDSPは、制御信号発生部から出力される短いパルス信号であるものとする。
【0012】
また、本発明のもう一つの特徴的な構成要素である上記の前記第2伝送制御信号発生部は、書込イネーブル信号WE及びチップ選択信号CSを否定論理積する第2NANDゲートと、該第2NANDゲートからの出力信号を遅延させて反転する第4遅延部と、前記第2NANDゲートからの出力信号と前記第4遅延部からの出力信号とを否定論理積して前記第2伝送制御信号WDSPを出力する第3NANDゲートと、を包含して構成される。
【0013】
また、前記第1〜第n基本データ入力バッファ回路の数は、チップの入出力ピンの個数に従って決定されるものとする。
また、上記のような目的を達成するため、本発明の別の側面によるデータ入力バッファ回路は、データ信号(DINT1)の遷移をそれぞれ検出するそれぞれのデータ遷移検出部(121)と、それぞれの前記データ遷移検出部の出力を合成するデータ遷移検出信号合成部(300)と、書込イネーブル信号(WE)及びチップ選択信号(CS)を合成して生成された第1制御信号(WECS)によって制御されたそれぞれの前記データ信号を、前記データ遷移検出信号合成部の出力を遅延した第2制御信号(DTDSUMD)と第3制御信号(WDSP)とに応答してそれぞれラッチした後出力するそれぞれのデータ維持部(101〜10n)と、を含み、それぞれの前記データ維持部は、前記第2制御信号(DTDSUMD)と前記第1制御信号(WECS)に応答して前記書込イネーブル信号がディスエーブルされる区間で前記データ信号が遷移してもそれぞれの前記データ維持部へ前記データ信号が入力されないようにしつつ、遷移前の前記データ信号をそのまま維持することを特徴とする。
そして、上記のデータ維持部のぞれぞれは、前記第2制御信号(DTDSUMD)とその信号を反転させた信号とに応じて前記データ信号を伝達するための第1伝送ゲートと、前記第1伝送ゲートによって伝送された信号をラッチするための第1ラッチ部と、前記第3制御信号(WDSP)とその信号を反転させた信号とに応答して前記第1ラッチ部の出力を伝達するための第2伝送ゲートと、前記第2伝送ゲートによって伝送された信号をラッチするための第2ラッチ部と、を含む。
このとき、前記第3制御信号(WDSP)は、制御信号発生部から発生される短いパルス信号であるものとする。また、前記制御信号発生部は、前記書込イネーブル信号及びチップ選択信号を否定論理積する第1NANDゲートと、前記第1NANDゲートからの出力信号を遅延させて反転する遅延部と、前記第1NANDゲートからの出力信号と前記遅延部からの出力信号とを否定論理積する第2NANDゲートと、を含む。
また、前記データ維持部及びデータ遷移検出部を含む基本回路の数は、チップの入出力ピンの個数に従って決定されるものとする。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に基づいて詳細に説明する。本発明によるデータ入力バッファ回路は、図1に示したように、書込イネーブル信号WE及びチップ選択信号CSが合成された書込制御信号WECSと外部の第1データパッドに入力された第1データ信号DIN11とを否定論理和する第1NORゲートNOR101と、該第1NORゲートNOR101からの出力信号を反転させて第1データ制御信号DINT11を出力する第1インバータINV101と、前記第1データ制御信号DINT11を前記書込制御信号WECSのイネーブル区間で遷移された状態に維持し第1入力データ信号DATAIN11として出力する第1データ維持部111と、前記第1データ制御信号DINT11の遷移を検出して第1データ遷移検出信号DTD11を出力する第1データ遷移検出部121と、を備えた第1基本データ入力バッファ回路101と;該第1基本データ入力バッファ回路101と同様に構成されており第2〜第nデータ信号DIN12〜DIN1nがそれぞれ入力され第2〜第nデータ制御信号DINT12〜DINT1nを出力する第2〜第n基本データ入力バッファ回路102〜10nと;上記の第1〜第n基本データ入力バッファ回路101〜10nにおける第1〜第nデータ遷移検出部121〜12nから出力された第1〜第nデータ遷移検出信号DTD11〜DTD1nを合成するデータ遷移検出信号合成部300と;該データ遷移検出信号合成部300の出力を遅延させて第1伝送制御信号DTDSUMDを出力する第1遅延部DE101と;を包含して構成されている。なお、前記基本データ入力バッファ回路101〜10nの個数は、チップの入出力ピンの個数nに従って決定される。
【0015】
そして、前記第1データ維持部111は、図2に示したように、前記データ遷移検出信号合成部300から出力した合成信号DTDSUMを前記第1遅延部DE101により遅延させた第1伝送制御信号DTDSUMDと該第1伝送制御信号DTDSUMDを第2インバータINV102により反転させた信号とにより制御され前記第1データ制御信号DINT11を選択して伝送する第1伝送ゲートTG101と、該第1伝送ゲートTG101から伝送された信号をラッチする第1ラッチ部LAT1と、第2伝送制御信号WDSPと該第2伝送制御信号WDSPを第3インバータINV103により反転させた信号とにより制御され前記第1ラッチ部LAT1がラッチした信号を選択して伝送する第2伝送ゲートTG102と、該第2伝送ゲートTG102から伝送された信号をラッチする第2ラッチ部LAT2と、該第2ラッチ部LAT2がラッチした信号を順次反転させて第1入力データ信号DATAIN11として出力する第4インバータINV104及び第5インバータINV105と、を包含して構成されている。
【0016】
なお、図1に示した前記第2〜第n基本データ入力バッファ回路102〜10nにおいても、第2〜第nデータ維持部112〜11n(図示省略)は、それぞれ前記第1データ維持部111と同様に、第2〜第nデータ制御信号DINT12〜DINT1nが入力され第2〜第n入力データ信号DATAIN12〜DATAIN1nを出力するように構成されている。
【0017】
また、前記第1データ遷移検出部121は、図3に示したように、第1データ制御信号DINT11を反転させる第6インバータINV106と、該第6インバータINV106からの出力信号を所定時間遅延させる第2遅延部DE102と、該第2遅延部DE102からの出力信号を反転させる第7インバータINV107と、前記第2遅延部DE102からの出力信号とその信号を前記第7インバータINV107により反転させた信号とにより制御されており前記第1データ制御信号DINT11又はその信号を反転させた信号をそれぞれ選択して伝送する第3伝送ゲートTG103及び第4伝送ゲートTG104と、上記の第3伝送ゲートTG103及び第4伝送ゲートTG104からの出力信号を反転させる第8インバータINV108と、ゲートに前記第8インバータINV108からの出力信号が印加されてソースに接地電圧VSSが接続されてドレインから前記第1データ遷移検出信号DTD11が出力する第1NMOSトランジスタNM101と、を包含して構成されている。
【0018】
なお、図1に示した前記第2〜第n基本データ入力バッファ回路102〜10nにおいいても、第2〜第nデータ遷移検出部122〜12n(図示省略)は、それぞれ前記第1データ遷移検出部121と同様に、第2〜第nデータ制御信号DINT12〜DINT1nの遷移を検出し第2〜第nデータ遷移検出信号DTD12〜DTD1nを出力するように構成されている。
【0019】
次に、前記データ遷移検出信号合成部300は、図4に示したように、電源電圧VCCと接地電圧VSSの間に直列に接続されており共通に接続されたドレインに前記第1〜第nデータ遷移検出信号DTD11〜DTD1nがそれぞれ印加される第1PMOSトランジスタPM101及び第2NMOSトランジスタNM102と、該第1PMOSトランジスタPM101と並列に接続された第2〜第4PMOSトランジスタPM102〜PM104と、チップ選択信号CSを反転させ前記第2NMOSトランジスタNM102及び第3PMOSトランジスタPM103のそれぞれのゲートにその反転させた信号を印加する第9インバータINV109と、前記第1〜第4PMOSトランジスタPM101〜PM104及び第2NMOSトランジスタNM102の共通に接続されたドレインの電圧を反転させて前記第4PMOSトランジスタPM104のゲートに印加する第10インバータINV110と、該第10インバータINV110からの出力を反転する第11インバータINV111と、該第11インバータINV111からの出力を所定時間遅延させる第3遅延部DE103と、該第3遅延部DE103からの出力と前記第11インバータINV111からの出力とを否定論理和する第2NORゲートNOR102と、該第2NORゲートNOR102からの出力信号と前記チップ選択信号CSとを否定論理積して前記第1PMOSトランジスタPM101及び第2PMOSトランジスタPM102のそれぞれのゲートに出力する第1NANDゲートND101と、前記第1〜第4PMOSトランジスタPM101〜PM104及び第2NMOSトランジスタNM102の共通に接続されたドレインの電圧を反転させてデータ遷移検出信号の合成信号DTDSUMを出力する第12インバータINV112と、を包含して構成されている。
【0020】
そして、前記各データ維持部111〜11nにおいて、図2に示した第3インバータINV103及び第2伝送ゲートTG102に入力される第2伝送制御信号WDSPを生成する制御信号発生部400は、図5に示したように、書込イネーブル信号WE及びチップ選択信号CSを否定論理積する第2NANDゲートND102と、該第2NANDゲートND102からの出力信号を遅延し反転させて出力する第4遅延部DE104と、前記第2NANDゲートND102からの出力信号と前記第4遅延部DE104からの出力信号とを否定論理積して第2伝送制御信号WDSPを出力する第3NANDゲートND103と、を包含して構成されている。
【0021】
以下、このように構成された本発明によるデータ入力バッファ回路の動作について、図6及び図7を用いて説明する。まず、図1に示したように、外部の第1データ入力パッドに第1データ信号DIN11(図7(A)参照)が入力されると、前記第1NORゲートNOR101により前記第1データ信号DIN11と書込制御信号WECS(図7(B)参照)とが否定論理和された後、第1インバータINV101により反転されて第1データ制御信号DINT11(図7(C)参照)が生成する。
【0022】
次に、図3に示した第1データ遷移検出部121は、前記第1データ制御信号DINT11の遷移を検出して、第1データ遷移検出信号DTD11(図7(D)参照)を出力する。また、前記第2〜第n基本データバッファ回路102〜10nにおける第2〜第nデータ遷移検出部122〜12n(図1に図示せず)についても、それぞれ前記第1データ遷移検出部121と同様に、第2〜第nデータ制御信号DINT12〜DINT1nの遷移を検出し第2〜第nデータ遷移検出信号DTD12〜DTD1n(図7に図示せず)を出力する。
【0023】
すると、図4に示したデータ遷移検出信号合成部300は、前記各第1〜第nデータ遷移検出信号DTD11〜DTD1nを合成して、データ遷移検出信号の合成信号DTDSUM(図7(E)参照)を出力する。
【0024】
このとき、前記データ遷移検出信号の合成信号DTDSUMは、図1に示した前記第1遅延部DE101により所定時間Tdだけ遅延され図2に示した第1データ維持部111の第1伝送ゲートTG101を制御するための第1伝送制御信号DTDSUMD(図7(F)参照)として出力される。
【0025】
よって、前記第1伝送制御信号DTDSUMDの立ち上がり(Rising edge)において、図2に示した前記第1データ維持部111の第1伝送ゲートTG101がターンオンして前記第1ラッチ部LAT1に前記第1データ制御信号DINT11が伝送されると、該第1ラッチ部LAT1は、前記第1データ制御信号DINT11をラッチする。
【0026】
次に、図5に示した制御信号発生部400から出力された図2に示した制御信号WDSP(図7(G)参照)の立ち下がりにおいて、前記第1データ維持部111の第2伝送ゲートTG102がターンオンして第2ラッチ部LAT2に前記第1ラッチ部LAT1がラッチした前記第1データ制御信号DINT11が伝送されると、書込イネーブル信号WEがローレベルに遷移し書込ディスエーブル状態になっても前記第2ラッチ部LAT2は、前記第1データ制御信号DINT11を遷移せずに以前のラッチした状態をそのまま維持する。
【0027】
即ち、図5に示したように、前記第2伝送制御信号WDSPは、前記書込イネーブル信号WE(図6(A)参照)とチップ選択信号CS(図6(B)参照)とが第2NANDゲートND102により否定論理積されて出力された信号A(図6(C)参照)と、該信号Aが第4遅延部DE104により所定時間Tdoだけ遅延、反転されて出力された信号B(図6(D)参照)とが第3NANDゲートND103により否定論理積された信号であり、前記第4遅延部DE104の所定時間Tdoだけの短いパルス幅を有する信号である。
【0028】
そして、前記第2ラッチ部LAT2によりラッチされた信号は、図2に示したように、第4インバータINV104及び第5インバータINV105により安定化されて第1入力データ信号DATAIN11として出力され、該第1入力データ信号DATAIN11(図7(H)参照)は、書込制御信号WECSの書込イネーブル状態において遷移された状態を書込ディスエーブル状態においてもそのまま維持することができるので、書込動作を行うとき、充分なデータホールド時間tDHを確保することができる。
【0029】
【発明の効果】
以上説明したように、本発明によるデータ入力バッファ回路は、第1〜第nデータ制御信号を前記書込制御信号のイネーブル区間で遷移された状態に維持する第1〜第nデータ維持部と、データ遷移検出信号合成部からの出力信号を所定時間だけ遅延させて第1伝送制御信号を出力する第1遅延部とを包含して構成したことにより、データ信号が書込イネーブル区間において遷移された状態を書込ディスエーブル区間においても維持して、書込ディスエーブル区間におけるデータ信号の遷移により発生する電力の消耗を減少させることができ、充分なデータホールド時間のマージンを確保し正確なデータの読込み及び書込みができる。また、書込制御信号がディスエーブルされるときにおいて入力データ信号が遷移しないので電力の消耗を低減することができ、書込イネーブル区間で入力されたデータ信号が書込ディスエーブル区間においてもラッチされているので充分なデータホールド時間のマージンを確保して不必要なデータが書込まれることを防止し書込動作を安定させることができる。
【図面の簡単な説明】
【図1】本発明によるデータ入力バッファ回路を示したブロック図である。
【図2】図1のデータ維持部の内部構成を示した回路図である。
【図3】図1のデータ遷移検出部の内部構成を示した回路図である。
【図4】図1のデータ遷移検出信号合成部の内部構成を示した回路図である。
【図5】本発明における制御信号発生部を示した回路図である。
【図6】上記制御信号発生部の動作を示したタイミング図である。
【図7】本発明によるデータ入力バッファ回路の動作を示したタイミング図である。
【図8】従来のデータ入力バッファ回路を示したブロック図である。
【図9】図8のデータ遷移検出部の内部構成を示した回路図である。
【図10】図8のデータ遷移検出信号合成部の内部構成を示した回路図である。
【図11】従来のデータ入力バッファ回路の動作を示したタイミング図である。
【符号の説明】
101〜10n:第1基本データ入力バッファ回路〜第n基本データ入力バッファ回路
111〜11n:第1データ維持部〜第nデータ維持部
121〜12n:第1データ遷移検出部〜第nデータ遷移検出部
300:データ遷移検出信号合成部
400:制御信号発生部
DE101〜DE104:第1遅延部〜第4遅延部
NOR101,NOR102:第1NORゲート、第2NORゲート
INV101〜INV112:第1インバータ〜第12インバータ
TG101〜TG104:第1伝送ゲート〜第4伝送ゲート
LAT1,LAT2:第1ラッチ部、第2ラッチ部
NM101,NM102:第1NMOSトランジスタ,第2NMOSトランジスタ
PM101〜PM104:第1PMOSトランジスタ〜第4PMOSトランジスタ
ND101〜ND103:第1NANDゲート〜第3NANDゲート
Claims (10)
- 書込イネーブル信号及びチップ選択信号を合成した書込制御信号と外部の第1データパッドに入力された第1データ信号とを否定論理和する第1NORゲートと、該第1NORゲートからの出力信号を反転させて第1データ制御信号を出力する第1インバータと、前記第1データ制御信号の遷移を検出して第1データ遷移検出信号を出力する第1データ遷移検出部と、を備えた第1基本データ入力バッファ回路と、
該第1基本データ入力バッファ回路と同様に構成され第2〜第nデータ信号がそれぞれ入力されて第2〜第nデータ制御信号を出力する第2〜第n基本データ入力バッファ回路と、
上記の第1〜第n基本データ入力バッファ回路の各第1〜第nデータ遷移検出部からそれぞれ出力された第1〜第nデータ遷移検出信号を合成するデータ遷移検出信号合成部と、を備えたデータ入力バッファ回路において、
前記データ遷移検出信号合成部からの出力信号を所定時間だけ遅延させて第1伝送制御信号を出力する第1遅延部と、
前記第1伝送制御信号と前記書込イネーブル信号及び前記チップ選択信号により得られた第2伝送制御信号とにより制御され、前記第1〜第nデータ制御信号を前記書込制御信号のイネーブル区間で遷移された状態に維持する第1〜第nデータ維持部と、
を包含して構成したことを特徴とするデータ入力バッファ回路。 - 前記第1〜第nデータ維持部は、
前記第1伝送制御信号とその信号を反転させた信号とにより制御され前記データ制御信号を選択して伝送する第1伝送ゲートと、
該第1伝送ゲートから伝送された信号をラッチする第1ラッチ部と、前記第2伝送制御信号とその信号を反転させた信号とにより制御され前記第1ラッチ部によりラッチされた信号を選択して伝送する第2伝送ゲートと、
該第2伝送ゲートから伝送された信号をラッチする第2ラッチ部と、該第2ラッチ部によりラッチされた信号を順次反転させて入力データ信号として出力する第4インバータ及び第5インバータと、を包含して構成された
ことを特徴とする請求項1記載のデータ入力バッファ回路。 - 前記第2伝送制御信号は、制御信号発生部から出力される短いパルス信号であることを特徴とする請求項2記載のデータ入力バッファ回路。
- 前記制御信号発生部は、
前記書込イネーブル信号及び前記チップ選択信号を否定論理積する第2NANDゲートと、
該第2NANDゲートからの出力信号を遅延させて反転する第4遅延部と、
前記第2NANDゲートからの出力信号と前記第4遅延部からの出力信号とを否定論理積して前記第2伝送制御信号を出力する第3NANDゲートと、を包含して構成される
ことを特徴とする請求項3記載のデータ入力バッファ回路。 - 前記第1〜第n基本データ入力バッファ回路の数は、チップの入出力ピンの個数に従って決定されることを特徴とする請求項1記載のデータ入力バッファ回路。
- データ信号の遷移をそれぞれ検出するそれぞれのデータ遷移検出部と、
それぞれの前記データ遷移検出部の出力を合成するデータ遷移検出信号合成部と、
書込イネーブル信号及びチップ選択信号を合成して生成された第1制御信号によって制御されたそれぞれの前記データ信号を、前記データ遷移検出信号合成部の出力を遅延した第2制御信号と第3制御信号とに応答してそれぞれラッチした後出力するそれぞれのデータ維持部と、を含み、
それぞれの前記データ維持部は、前記第2制御信号と前記第1制御信号とに応答して前記書込イネーブル信号がディスエーブルされる区間で前記データ信号が遷移してもそれぞれの前記データ維持部へ前記データ信号が入力されないようにしつつ、遷移前の前記データ信号をそのまま維持することを特徴とするデータ入力バッファ回路。 - 前記データ維持部のぞれぞれは、
前記第2制御信号とその信号を反転させた信号とに応じて前記データ信号を伝達するための第1伝送ゲートと、
前記第1伝送ゲートによって伝送された信号をラッチするための第1ラッチ部と、
前記第3制御信号とその信号を反転させた信号とに応答して前記第1ラッチ部の出力を伝達するための第2伝送ゲートと、
前記第2伝送ゲートによって伝送された信号をラッチするための第2ラッチ部と、を含むことを特徴とする請求項6に記載のデータ入力バッファ回路。 - 前記第3制御信号は、制御信号発生部から発生される短いパルス信号であることを特徴とする請求項7記載のデータ入力バッファ回路。
- 前記制御信号発生部は、
前記書込イネーブル信号及びチップ選択信号を否定論理積する第1NANDゲートと、
前記第1NANDゲートからの出力信号を遅延させて反転する遅延部と、
前記第1NANDゲートからの出力信号と前記遅延部からの出力信号とを否定論理積する第2NANDゲートと、を含む
ことを特徴とする請求項8記載のデータ入力バッファ回路。 - 前記データ維持部及びデータ遷移検出部を含む基本回路の数は、チップの入出力ピンの個数に従って決定されることを特徴とする請求項6記載のデータ入力バッファ回路。
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