KR100283470B1

KR100283470B1 - 반도체 메모리 장치의 어드레스 발생회로

Info

Publication number: KR100283470B1
Application number: KR1019980053886A
Authority: KR
Inventors: 이영대
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1998-12-09
Filing date: 1998-12-09
Publication date: 2001-03-02
Also published as: KR20000038777A; JP2000173272A; JP3964585B2; US6205081B1; TW455883B

Abstract

본 발명은 반도체 메모리 장치의 어드레스 발생회로를 공개한다. 그 회로는 어드레스 버퍼, 멀티플렉서들, 쉬프트 레지스터, 및 래치로 구성되어 정상 모드시의 상위 비트 라이트와 리드 어드레스 및 버스트 모드시의 상위 비트 라이트와 리드 어드레스를 서로 다른 경로를 통하여 발생하고, 어드레스 버퍼, 멀티플렉서들, 카운터, 쉬프트 레지스터, 및 래치로 구성되어 정상 모드시의 하위 비트 라이트와 리드 어드레스 및 버스트 모드시의 하위 비트 라이트와 리드 어드레스를 서로 다른 경로를 통하여 발생하도록 구성되어 있다. 즉, 본 발명의 어드레스 발생회로는 정상 및 버스트 어드레스 발생시에 리드 및 라이트 어드레스 발생 경로를 분리함으로써 서로 다른 사이클 후 리드 및 라이트 동작을 수행하는 반도체 메모리 장치에 적용할 수 있다.

Description

반도체 메모리 장치의 어드레스 발생회로

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 서로 다른 사이클 후 리드 및 라이트 기능을 구비한 반도체 메모리 장치의 정상 모드시와 버스트 모드시의 리드 및 라이트 어드레스를 발생할 수 있는 반도체 메모리 장치의 어드레스 발생회로에 관한 것이다.

반도체 메모리 장치는 어드레스 발생방법에 따라 정상 모드와 버스트 모드로 구분할 수 있으며, 버스트 모드는 선형(linear) 버스트 모드와 인터리브(interleave) 버스트 모드로 구분할 수 있다.

정상 모드는 리드 또는 라이트 명령 수행시에 외부에서 입력되는 어드레스를 내부 어드레스로 발생하고, 선형 버스트 모드는 외부에서 입력되는 버스트 시작 어드레스를 입력하여 버스트 시작 어드레스로부터 증가하는 버스트 계속 어드레스를 발생하고, 인터리브 버스트 모드는 외부에서 입력되는 버스트 시작 어드레스를 입력하여 버스트 시작 어드레스가 짝수이면, 버스트 시작 어드레스로부터 증가하는 어드레스를 내부에서 발생하고, 홀수이면, 버스트 시작 어드레스로부터 감소하는 어드레스를 내부에서 발생한다.

상술한 바와 같은 정상 모드 및 버스트 모드를 수행하는 반도체 메모리 장치와 이 모드를 수행하기 위한 버스트 카운터는 이미 공개되어 있다.

도1은 종래의 반도체 메모리 장치의 어드레스 발생회로의 일실시예의 블록도로서, 어드레스 버퍼들(10, 18), 클럭 버퍼(26), 멀티플렉서들(12, 14, 20, 22, 30), 카운터(28), 래치들(16, 24), 및 제어회로(32)로 구성되어 있다.

상술한 바와 같이 구성된 각 블록의 기능을 설명하면 다음과 같다.

어드레스 버퍼(10)는 n비트 어드레스(XAB(n, ..., 1))중 하위 2비트를 제외한 나머지 비트(XA(n, ..., 3))를 버퍼하여 버퍼된 어드레스(AB(n, ..., 3))를 발생한다. 어드레스 버퍼(18)는 n비트 어드레스중 하위 2비트(XA(2, 1))를 버퍼하여 버퍼된 어드레스(AB(2, 1))를 발생한다. 클럭버퍼(26)는 외부로부터 입력되는 클럭신호(XCLK)를 버퍼하여 버퍼된 클럭신호(KIN)를 발생한다. 멀티플렉서들(12, 20)은 버퍼된 클럭신호(KIN)에 응답하여 버퍼된 어드레스(AB(n, ..., 3)), 및 (AB(2, 1))를 각각 출력신호들(AAB(n, ..., 3)), 및 (AAB(2, 1))로 발생한다. 제어회로(32)는 반전 칩 선택신호(CSB), 리드/라이트 제어신호(GWB), 정상/버스트 모드 제어신호(ADVB), 및 버퍼된 클럭신호(KIN)를 입력하여 외부 입력 제어신호(KEXT), 외부 입력 선택신호(PEXT), 버스트 계속 제어신호(KBURST), 버스트 입력 선택신호(PBURST)을 발생한다. 반전 칩 선택신호(CSB)가 "로우"레벨일 때, 칩이 인에이블되고, 리드/라이트 제어신호(GWB)가 "로우"레벨일 때 라이트 명령을, "하이"레벨일 때 리드 명령을 수행하고, 정상/버스트 모드 제어신호(ADVB)가 "하이"레벨일 때, 버스트 모드의 버스트 어드레스를 발생하기 위한 동작을 수행한다. 외부 입력 제어신호(KEXT)는 외부 입력 선택신호(PEXT)보다 앞서서 발생되는 신호로 버스트 시작 어드레스를 발생하기 위한 신호이다. 버스트 계속 제어신호(KBURST)는 버스트 입력 선택신호(PBURST)보다 소정시간 앞서서 발생되는 신호로 버스트 계속 어드레스를 발생하기 위한 신호이다. 카운터(28)는 정상 모드시에는 제어신호(KEXT)에 응답하여 멀티플렉서(20)의 출력신호(AAB(2, 1))를 입력하여 출력하고, 버스트 모드시에는 외부 입력 제어신호(KEXT)에 응답하여 멀티플렉서(20)로부터 출력되는 버스트 시작 어드레스를 입력하여 출력하고, 버스트 계속 제어신호(KBURST)에 응답하여 버스트 시작 어드레스로부터 계수하여 버스트 계속 어드레스를 출력신호(CAB(2, 1))로 발생한다. 멀티플렉서들(14, 22)은 외부 입력 선택신호(PEXT)에 응답하여 멀티플렉서들(12, 20)의 출력신호들(AAB(n, ..., 3)), 및 (AAB(2, 1))을 각각 발생한다. 멀티플렉서(30)는 버스트 입력 선택신호(PBURST)에 응답하여 카운터(28)의 출력신호(CAB(2, 1))를 선택하여 출력한다. 래치(16)는 멀티플렉서(14)의 출력신호를 래치하여 출력한다. 래치(24)는 멀티플렉서(22) 또는 (30)의 출력신호를 래치하여 출력한다. 이와같이 래치에 래치된 어드레스는 어드레스 디코더로 출력되어 디코딩된다.

도1에 나타낸 카운터(28)는 선형 버스트 모드시와 인터리브 버스트 모드시에 상술한 바와 같은 방법으로 버스트 계속 어드레스를 발생한다.

도1의 구성에서, 어드레스 버퍼(10), 멀티플렉서들(12, 14), 및 래치(16)로 구성된 경로와 어드레스 버퍼(18), 멀티플렉서들(20, 22), 및 래치(24)로 구성된 경로는 정상 모드시의 리드 및 라이트 어드레스 발생 경로이고, 어드레스 버퍼(18), 멀티플렉서(20), 카운터(28), 멀티플렉서(30), 및 래치(24)로 구성된 경로는 버스트 모드시의 리드 및 라이트 어드레스 발생 경로이다.

도2는 종래의 반도체 메모리 장치의 어드레스 발생회로의 버스트 모드시의 동작을 설명하기 위한 동작 타이밍도로서, 그 동작을 사이클별로 설명하면 다음과 같다. 도2는 0사이클 후 리드 및 라이트시의 동작을 나타내는 것이다.

첫 번째 사이클(Ⅰ)에서 네 번째 사이클(Ⅳ)까지는 버스트 라이트 어드레스의 발생을 설명하기 위한 것이다.

첫 번째 사이클(Ⅰ)에서, 제어회로(32)는 "로우"레벨의 반전 칩 선택신호(CSB), 리드/라이트 제어신호(GWB), 및 "하이"레벨의 정상/버스트 모드 제어신호(ADVB)에 응답하여 "하이"레벨의 외부 입력 제어신호(KEXT), "로우"레벨의 버스트 계속 제어신호(KBURST), 외부 입력 선택신호(PEXT), 및 버스트 입력 선택신호 (PBURST)를 각각 출력한다. 외부 입력 선택신호(PEXT), 버스트 입력 선택신호(PBURST)는 각각 외부 입력 제어신호(KEXT), 및 버스트 계속 제어신호(KBURST)를 소정시간 지연한 펄스신호이다. 멀티플렉서들(12, 20)은 버퍼된 클럭신호(KIN)에 응답하여 어드레스 버퍼들(10, 18)을 통하여 각각 출력되는 버퍼된 어드레스(AB(n, ..., 3)), (AB(2, 1))을 선택하여 출력한다. 카운터(28)는 외부 입력 제어신호(KEXT)에 응답하여 멀티플렉서(20)로부터 출력되는 버스트 시작 라이트 어드레스를 입력하여 출력 어드레스(CAB(2, 1))로 출력한다. 멀티플렉서(14)는 외부 입력 선택신호(PEXT)에 응답하여 멀티플렉서(12)로부터 출력되는 어드레스(AAB(n, ..., 3))를 선택하여 출력한다. 그리고, 멀티플렉서(30)는 버스트 입력 선택신호(PBURST)에 응답하여 카운터(28)로부터 출력되는 어드레스(CAB(2, 1))를 선택하여 출력한다. 래치들(16, 24)은 멀티플렉서들(14, 30)로부터 출력되는 어드레스를 래치하여 버스트 시작 라이트 어드레스를 발생한다.

두 번째 사이클(Ⅱ)에서 네 번째 사이클(Ⅳ)까지는 동일한 동작을 반복적으로 수행한다. 제어회로(32)는 반전 칩 선택신호(CSB), 리드/라이트 제어신호(GWB)의 상태에 관계없이 "하이"레벨의 정상/버스트 모드 제어신호(ADVB)를 입력하여 "로우"레벨의 외부 입력 제어신호(KEXT)와 "하이"레벨의 버스트 계속 제어신호(KBURST)를 발생한다. 카운터(28)는 버스트 계속 제어신호(KBURST)에 응답하여 멀티플렉서(20)의 출력신호를 계수하여 계수된 출력신호(CAB(2, 1))를 발생한다. 멀티플렉서(30)는 버스트 입력 선택신호(PBURST)에 응답하여 계수된 출력신호(CAB(2, 1))를 선택하여 발생한다. 래치(24)는 멀티플렉서(30)의 출력신호를 래치하여 출력한다. 래치(16)는 이전 사이클에서 래치되어 있던 어드레스를 출력한다. 즉, 두 번째 사이클에서 네 번째 사이클까지는 버스트 시작 어드레스로부터 계수된 버스트 계속 라이트 어드레스를 발생한다.

다섯 번째 사이클(Ⅴ)에서 여덟 번째 사이클(Ⅷ)까지는 버스트 리드 어드레스의 발생을 설명하기 위한 것이다.

다섯 번째 사이클(Ⅴ)에서, 제어회로(32)는 "로우"레벨의 반전 칩 선택신호(CSB) 및 리드/라이트 제어신호(GWB), "하이"레벨의 정상/버스트 모드 제어신호를 입력하여 "하이"레벨의 외부 입력 제어신호(KEXT)와 선택신호(PEXT), 및 "로우"레벨의 버스트 계속 제어신호(KBURST)와 버스트 입력 선택신호(PBURST)를 발생한다. 어드레스 버퍼들(10, 18)은 외부로 부터의 버스트 시작 어드레스(XA(n, ..., 3)), (XA(2, 1))를 버퍼하여 버퍼된 어드레스(AB(n, ..., 3)), (AB(2, 1))를 각각 발생한다. 멀티플렉서들(12, 20)은 버퍼된 클럭신호(KIN)에 응답하여 버퍼된 어드레스(AB(n, ..., 3)), (AB(2, 1))를 각각 출력한다. 카운터(28)는 외부 입력 제어신호(KEXT)에 응답하여 외부로부터 입력된 버스트 시작 리드 어드레스를 출력한다. 멀티플렉서(30)는 버스트 입력 선택신호(PBURST)에 응답하여 카운터(28)로부터 출력되는 버스트 시작 리드 어드레스를 선택하여 출력한다. 래치(24)는 멀티플렉서(30)로부터 출력되는 버스트 시작 리드 어드레스를 래치하여 어드레스(IA(2, 1))로 출력한다.

여섯 번째 사이클(Ⅵ)에서 여덟 번째 사이클(Ⅷ)까지는 동일한 동작을 반복적으로 수행한다. 제어회로(32)는 반전 칩 선택신호(CSB), 리드/라이트 제어신호(GWB)의 상태에 상관없이, "하이"레벨의 정상/버스트 모드 제어신호(ADVB)에 응답하여 "로우"레벨의 외부 입력 제어신호(KEXT)와 선택신호(PEXT), 및 "하이"레벨의 버스트 계속 제어신호(KBURST)와 버스트 입력 선택신호(PBURST)를 발생한다. 카운터(28)는 외부 입력 제어신호(KEXT)에 응답하여 버스트 시작 어드레스로부터 계수하여 버스트 계속 리드 어드레스를 발생한다. 멀티플렉서(30)는 버스트 입력 선택신호(PBURST)에 응답하여 계수된 출력신호(CAB(2, 1))를 발생한다. 래치(24)는 멀티플렉서(30)의 출력신호를 래치하여 출력한다. 그리고, 멀티플렉서(14)는 외부 입력 선택신호(PEXT)에 응답하여 멀티플렉서(12)의 출력신호(AAB(n, ..., 1))를 선택하여 출력한다. 래치(16)는 멀티플렉서(14)의 출력신호를 래치하여 출력한다. 즉, 여섯 번째 사이클에서 여덟 번째 사이클까지는 버스트 시작 리드 어드레스로부터 계수하여 버스트 계속 리드 어드레스를 발생한다.

도3은 본 발명의 정상 모드시의 어드레스 발생방법을 설명하기 위한 동작 타이밍도로서, 도2에 나타낸 제어신호들과 동일한 제어신호가 외부로부터 인가되는 경우의 동작을 설명하기 위한 타이밍도이다.

정상 모드시에 리드/라이트 제어신호(GWB)가 첫 번째 사이클에서 네 번째 사이클까지는 "로우"레벨이고, 다섯 번째 사이클에서 여덟 번째 사이클까지는 "하이"레벨이 된다. 그리고, 정상/버스트 모드 제어신호(ADVB)는 "로우"레벨로 고정된다. 그러면, 외부 입력 제어신호(PEXT), 및 선택신호(KEXT)가 외부 어드레스 입력이 있을 때마다 발생되고, 버스트 계속 제어신호(KBURST), 및 버스트 입력 선택신호(PBURST)는 "로우"레벨로 고정된다.

따라서, 정상 모드시에는 외부 입력 선택신호(PEXT)에 응답하여 어드레스 버퍼(10), 멀티플렉서(12)를 통하여 입력되는 상위 n-2비트의 리드, 라이트 어드레스를 선택하여 출력하고, 래치(16)는 멀티플렉서(14)로부터 출력되는 어드레스를 래치하여 출력한다. 그리고, 어드레스 버퍼(18), 멀티플렉서(20)를 통하여 입력되는 리드, 라이트 어드레스를 선택하여 출력하고, 래치(24)는 멀티플렉서(22)로부터 출력되는 어드레스를 래치하여 출력한다.

정상 모드시에는 제어회로(32)가 외부 입력 제어신호(KEXT) 및 선택신호(PEXT)를 매 사이클마다 발생한다. 카운터(28)는 외부 입력 제어신호(KEXT)에 응답하여 멀티플렉서(20)의 출력신호(AAB(2, 1))를 입력하여 출력한다. 그러나, 버스트 계속 제어신호(KBURST)가 발생되지 않기 때문에 카운터(28)의 출력신호(CAB(2, 1))가 출력되지 않는다. 그리고, 멀티플렉서(22)는 선택신호(PEXT)에 의해서 인에이블되어 멀티플렉서(20)의 출력신호(AAB(2, 1))를 출력한다. 래치(24)는 멀티플렉서(22)의 출력신호를 래치하여 출력한다.

그래서, 리드, 라이트 어드레스(XA(n, ..., 3))는 어드레스 버퍼(10), 멀티플렉서들(12, 14), 및 래치(16)를 통하여 출력하고, 리드, 라이트 어드레스(XA(2, 1))는 어드레스 버퍼(18), 멀티플렉서들(20, 22), 및 래치(24)를 통하여 출력한다.

그러나, 상술한 바와 같은 구성을 가진 종래의 어드레스 발생회로는 0사이클 후의 정상 모드와 버스트 모드시에 어드레스 발생회로를 나타내는 것으로, n사이클 후 정상 모드와 버스트 모드를 수행하는 반도체 메모리 장치의 어드레스 발생회로로는 적용할 수 없다.

즉, 종래의 어드레스 발생회로는 정상 모드와 버스트 모드시의 리드 및 라이트 어드레스 발생경로가 동일하기 때문에 만일 리드 및 라이트 어드레스의 발생 사이클이 다른 경우에는 종래의 어드레스 발생회로를 반도체 메모리 장치에 적용하기가 곤란한 문제점이 있었다.

본 발명의 목적은 서로 다른 사이클 후의 정상 및 버스트 모드 수행시에 어드레스를 발생할 수 있는 반도체 메모리 장치의 어드레스 발생회로를 제공하는데 있다.

이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 0사이클 후 리드 어드레스 및 소정 사이클 후 라이트 어드레스를 발생하기 위한 어드레스 발생회로는 상위 비트의 리드 어드레스를 발생하기 위한 상위 비트 리드 어드레스 발생수단, 소정 사이클 지연된 상위 비트의 라이트 어드레스를 발생하기 위한 상위 비트 라이트 어드레스 발생수단, 하위 비트의 정상/버스트 모드시의 리드 어드레스를 발생하기 위한 하위 비트 리드 어드레스 발생수단, 소정 사이클 지연된 하위 비트의 정상/버스트 모드시의 라이트 어드레스를 발생하기 위한 하위 비트 라이트 어드레스 발생수단, 및 상기 어드레스 발생수단들의 어드레스 발생을 제어하기 위한 제어수단을 구비한 것을 특징으로 한다.

그리고, 0사이클 후 라이트 어드레스와 소정 사이클 후 리드 어드레스를 발생하기 위한 어드레스 발생회로는 소정 사이클 지연된 상위 비트의 리드 어드레스를 발생하기 위한 상위 비트 리드 어드레스 발생수단, 상위 비트의 라이트 어드레스를 발생하기 위한 상위 비트 라이트 어드레스 발생수단, 소정 사이틀 지연된 하위 비트의 정상/버스트 모드시의 리드 어드레스를 발생하기 위한 하위 비트 리드 어드레스 발생수단, 하위 비트의 정상/버스트 모드시의 라이트 어드레스를 발생하기 위한 하위 비트 라이트 어드레스 발생수단, 및 상기 어드레스 발생수단들의 어드레스 발생을 제어하기 위한 제어수단을 구비한 것을 특징으로 한다.

그리고, 소정 사이클 후 라이트 어드레스와 소정 사이클 후 리드 어드레스를 발생하기 위한 어드레스 발생회로는 소정 사이클 지연된 상위 비트 리드 어드레스를 발생하기 위한 상위 비트 리드 어드레스 발생수단, 소정 사이클 지연된 상위 비트 라이트 어드레스를 발생하기 위한 상위 비트 라이트 어드레스 발생수단, 소정 사이클 지연된 하위 비트 정상/버스트 리드 어드레스를 발생하기 위한 하위 비트 리드 어드레스 발생수단, 소정 사이클 지연된 하위 비트 정상/버스트 라이트 어드레스를 발생하기 위한 하위 비트 라이트 어드레스 발생수단, 및 상기 어드레스 발생수단들의 어드레스 발생을 제어하기 위한 제어수단을 구비한 것을 특징으로 한다.

도1은 종래의 반도체 메모리 장치의 일실시예의 어드레스 발생회로의 블록도이다.

도2는 도1에 나타낸 어드레스 발생회로의 버스트 모드시의 동작 타이밍도이다.

도3은 도1에 나타낸 어드레스 발생회로의 정상 모드시의 동작 타이밍도이다.

도4는 본 발명의 반도체 메모리 장치의 일실시예의 어드레스 발생회로의 블록도이다.

도5는 도4에 나타낸 제어회로의 실시예의 회로도이다.

도6은 도4에 나타낸 쉬프트 레지스터 및 멀티플렉서들의 실시예의 회로도이다.

도7은 도4에 나타낸 어드레스 발생회로의 버스트 모드시의 동작 타이밍도이다.

도8은 도4에 나타낸 어드레스 발생회로의 정상 모드시의 동작 타이밍도이다.

도9는 본 발명의 반도체 메모리 장치의 어드레스 발생회로의 다른 실시예의 블록도이다.

도10은 본 발명의 반도체 메모리 장치의 어드레스 발생회로의 또 다른 실시예의 블록도이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 어드레스 발생회로를 설명하면 다음과 같다.

도4는 본 발명의 반도체 메모리 장치의 어드레스 발생회로의 일실시예의 블록도로서, 어드레스 버퍼들(40, 52), 멀티플렉서들(42, 44, 48, 56, 62, 68), 쉬프트 레지스터들(46, 64), 클럭 버퍼(58), 래치들(50, 68), 및 제어회로(70)로 구성되어 있다. 도4의 구성은 0사이클 후 리드 및 n사이클 후 라이트 어드레스 발생회로를 나타내는 것이다.

상술한 바와 같이 구성된 본 발명의 어드레스 발생회로의 각 부 기능을 설명하면 다음과 같다.

어드레스 버퍼들(40, 52)은 외부로부터 입력되는 어드레스(XA(n, ..., 3)), (XA(2, 1))을 버퍼하여 버퍼된 어드레스(AB(n, ..., 3)), (AB(2, 1))을 각각 발생한다. 멀티플렉서들(42, 54)은 클럭신호(KIN)에 응답하여 버퍼된 어드레스(AB(n, ..., 3)), (AB(2, 1))을 각각 선택하여 출력한다. 제어회로(70)는 반전 칩 선택신호(CSB), 리드/라이트 제어신호(GWB), 정상/버스트 모드 제어신호(ADVB)를 입력하여 외부 입력 제어신호(KEXT), 리드 입력 선택신호(PEXTrd), 버스트 리드 입력 선택신호(PBURSTrd), 버스트 계속 제어신호(KBURST), 및 리드, 라이트 제어신호들(PRD, PWE)을 발생한다. 쉬프트 레지스터(46)는 제어신호(PWRITE)에 응답하여 멀티플렉서(42)의 출력신호(AAB(n, ..., 3))를 n사이클만큼 쉬프트하여 출력한다. 카운터(60)는 외부 입력 제어신호(KEXT)에 응답하여 멀티플렉서(54)의 출력신호(AAB(2, 1))를 신호(CAB(2, 1))로 출력하고, 버스트 계속 제어신호(KBURST)에 응답하여 버스트 시작 어드레스로부터 계수하여 계수된 신호를 신호(CAB(2, 1))로 출력한다. 멀티플렉서(44)는 리드 제어신호(PRD)에 응답하여 멀티플렉서(42)의 출력신호(AAB(n, ..., 3))를 출력한다. 멀티플렉서(48)는 라이트 제어신호(PWE)에 응답하여 쉬프트 레지스터(46)의 출력신호를 출력한다. 래치(50)는 멀티플렉서들(44, 48)중의 하나로부터 출력되는 신호를 래치한다. 멀티플렉서(56)는 리드 입력 선택신호(PEXTrd)에 응답하여 멀티플렉서(54)로부터 출력되는 신호(AAB(2, 1))를 출력한다. 멀티플렉서(62)는 외부 버스트 리드 입력 선택신호(PBURSTrd)에 응답하여 카운터(60)로부터 출력되는 버스트 어드레스를 출력한다. 쉬프트 레지스터(64)는 라이트 제어신호(PWE)에 응답하여 카운터(60)의 출력신호를 제어신호(PWE)에 응답하여 쉬프트하여 출력한다. 멀티플렉서(66)는 라이트 제어신호(PWE)에 응답하여 쉬프트 레지스터(64)의 출력신호를 출력한다. 래치(68)는 멀티플렉서들(56, 62, 66)로부터 출력되는 신호를 래치하여 출력한다. 멀티플렉서들(44, 48)의 출력신호들은 와이어드-오아되어 래치(50)로 전송된다. 멀티플렉서들(56, 62, 66)의 출력신호들도 또한 와이어드-오아되어 래치(68)로 전송된다.

도5는 도4에 나타낸 제어회로의 실시예의 회로도로서, PMOS트랜지스터들(P1, P2), NMOS트랜지스터들(N1, N2), 인버터들(I1~13), NOR게이트들(NOR1~5), 및 NAND게이트들(NAND1~11)로 구성되어 있다.

정상 모드시의 리드 및 라이트 어드레스의 발생을 설명하면 다음과 같다.

이때, 정상 모드시에 상위 비트 어드레스를 발생하기 위한 버스트 모드 제어신호(ADVB)가 "로우"레벨로, 반전 칩 선택신호(CSB)가 "로우"레벨로 천이한다. 그리고, PMOS트랜지스터(P2)는 "로우"레벨의 정상/버스트 모드 제어신호(ADVB)에 응답하여 온되고, "로우"레벨의 클럭신호(KIN)에 응답하여 PMOS트랜지스터(P1)가 온되어 "하이"레벨의 신호(LOAD)를 발생한다. 인버터들(I2, I3)은 신호(LOAD)를 래치하여 출력한다. 인버터(I4)는 신호(LOAD)를 반전하여 "로우"레벨의 신호(ADV)를 발생한다. NAND게이트(NAND1)와 인버터(I5)는 "로우"레벨의 신호(ADV)에 응답하여 "로우"레벨의 버스트 계속 제어신호(KBURST)를 발생한다. 즉, 정상 모드시에 버스트 계속 제어신호(KBURST)는 "로우"레벨로 고정된다.

인버터(I6)는 칩 선택신호(CS)를 반전하여 "로우"레벨의 신호를 발생한다. NOR게이트(NOR1)는 "로우"레벨의 인버터(I6)의 출력신호 및 "로우"레벨의 신호(ADV)에 응답하여 "하이"레벨의 신호를 발생한다. NAND게이트(NAND2)와 인버터(I7)는 클럭신호(KIN)에 응답하여 클럭신호를 반전한 신호를 외부 입력 제어신호(KEXT)로 발생한다. NAND게이트(NAND3)는 "하이"레벨의 칩 선택신호(CS)와 "하이"레벨의 신호(LOAD)를 비논리곱하여 "로우"레벨의 신호(EXTB)를 발생한다. 인버터(I8)는 "로우"레벨의 신호를 반전하여 "하이"레벨의 신호(EXT)를 발생한다. NOR게이트(NOR2)는 라이트시에는 "하이"레벨의 라이트 인에이블 신호(WE)에 응답하여 "로우"레벨의 신호를 발생하고, 리드시에는 "로우"레벨의 라이트 인에이블 신호(WE)와 "로우"레벨의 신호(EXTB)를 비논리합하여 "하이"레벨의 신호를 발생한다. NAND게이트(NAND4)와 인버터(I9)는 라이트시에는 "로우"레벨의 NOR게이트(NOR2)의 출력신호에 응답하여 "로우"레벨의 신호(PEXTrd)를 발생하고, 리드시에는 클럭신호(KIN)에 응답하여 천이하는 리드 입력 선택신호(PEXTrd)를 발생한다.

선택신호(SEL)의 발생회로에 관하여는 도시하지 않았지만 선택신호(SEL)는 "하이"레벨의 칩 선택신호(CS)와 "하이"레벨의 신호(EXT) 발생시에 "하이"레벨로 인에이블된다. NAND게이트(NAND5)는 라이트시에는 "로우"레벨의 리드 인에이블 신호(RE)와 "하이"레벨의 신호를 반전한 "로우"레벨의 인버터(I10)의 출력신호에 응답하여 "하이"레벨의 신호를 발생하고, 리드시에는 "하이"레벨의 리드 인에이블 신호(RE)에 응답하여 "로우"레벨의 신호를 발생한다. NOR게이트(NOR3)는 라이트시에는 "하이"레벨의 NAND게이트(NAND5)의 출력신호에 응답하여 "로우"레벨의 신호를 발생하고, 리드시에는 "하이"레벨의 신호(LOAD)에 응답하여 "로우"레벨의 신호를 발생한다. NAND게이트(NAND6)와 인버터(I11)는 리드 및 라이트시에 "로우"레벨의 신호를 입력하여 "로우"레벨의 버스트 리드 입력 선택신호(PBURSTrd)를 발생한다.

NAND게이트(NAND7)는 라이트시에는 "하이"레벨의 라이트 인에이블 신호(WE)와 "하이"레벨의 신호(EXT)를 비논리곱하여 "로우"레벨의 신호를 발생하고, 리드시에는 "로우"레벨의 라이트 인에이블 신호(WE)와 "하이"레벨의 신호(EXT)를 비논리곱하여 "하이"레벨의 신호를 발생한다. NOR게이트(NOR4)는 라이트시에는 "하이"레벨의 선택신호(SEL)와 "로우"레벨의 리드 인에이블 신호(RE)를 비논리합하여 "로우"레벨의 신호를 발생하고, 리드시에는 "하이"레벨의 선택신호(SEL)와 "하이"레벨의 리드 인에이블 신호(RE)를 비논리합하여 "로우"레벨의 신호를 발생한다. NAND게이트(NAND8)는 라이트와 리드시에는 "로우"레벨의 NOR게이트(NOR4)의 출력신호와 "하이"레벨의 신호(ADV)를 비논리곱하여 "하이"레벨의 신호를 발생한다. NAND게이트(NAND9)는 라이트시에 "로우"레벨의 NAND게이트(NAND7)의 출력신호와 "하이"레벨의 NAND게이트(NAND8)의 출력신호를 비논리곱하여 "하이"레벨의 신호를 발생하고, 리드시에는 "하이"레벨의 NAND게이트들(NAND7, 8)의 출력신호들을 비논리곱하여 "로우"레벨의 신호를 발생한다. NAND게이트(NAND10)와 인버터(I12)는 라이트시에는 클럭신호(KIN)에 응답하여 라이트 제어신호(PWE)를 발생하고, 리드시에는 "로우"레벨의 라이트 제어신호(PWE)를 발생한다.

NOR게이트(NOR5)는 라이트시에는 "하이"레벨의 라이트 인에이블 신호(WE)와 "로우"레벨의 신호(EXTB)를 비논리합하여 "로우"레벨의 신호를 발생하고, 리드시에는 "로우"레벨의 라이트 인에이블 신호(WE)와 "로우"레벨의 신호(EXTB)를 비논리합하여 "하이"레벨의 신호를 발생한다. NAND게이트(NAND11)와 인버터(I13)는 라이트시에는 "로우"레벨의 신호를 발생하고, 리드시에는 클럭신호(KIN)에 응답하여 리드 제어신호(PRD)를 발생한다.

다음으로, 버스트 모드시의 리드 및 라이트 어드레스의 발생을 설명하면 다음과 같다.

버스트 모드는 버스트 시작 어드레스 입력시와 버스트 계속 어드레스 발생시로 나누어서 설명할 수 있다.

먼저, 버스트 시작 어드레스 입력시의 동작을 설명하면 다음과 같다.

버스트 시작 어드레스 입력시에는 정상/버스트 모드 제어신호(ADVB)가 "로우"레벨로, 반전 칩 선택신호(CSB)가 "로우"레벨로 천이한다. 따라서, 버스트 시작 리드, 라이트 어드레스 발생시의 제어신호들은 정상 모드시의 리드, 라이트 어드레스 발생시의 제어신호들의 발생과 동일하다.

버스트 계속 어드레스 발생시에 반전 칩 선택신호(CSB), 및 리드/라이트 제어신호(GWB)의 상태에 상관없이 정상/버스트 모드 제어신호(ADVB)가 "하이"레벨로 천이하면, NMOS트랜지스터(N1)가 온되고 "로우"레벨의 클럭신호(KIN)에 응답하여 NMOS트랜지스터(N2)가 온, 오프됨으로써 "로우"레벨의 신호(LOAD)가 발생된다. 인버터(I4)는 신호(LOAD)를 반전하여 "하이"레벨의 신호를 발생한다. NAND게이트(NAND1)와 인버터(I5)는 클럭신호(KIN)에 응답하여 천이하는 버스트 계속 제어신호(KBURST)를 발생한다.

즉, 버스트 계속 어드레스 발생시에는 신호(LOAD)가 "로우"레벨로 천이하고, 신호(ADV)가 "하이"레벨로 천이한다.

NOR게이트(NOR1)의 출력신호는 "로우"레벨이 된다. NAND게이트(NAND2)와 인버터(I7)는 클럭신호(KIN)에 관계없이 "로우"레벨의 신호를 발생한다. NAND게이트(NAND3)는 "로우"레벨의 신호(LOAD)에 응답하여 "하이"레벨의 신호(EXTB)를 발생한다. 인버터(I8)는 "로우"레벨의 신호(EXT)를 발생한다. NOR게이트(NOR2)는 "하이"레벨의 신호(EXTB)에 응답하여 "로우"레벨의 신호를 발생한다. NAND게이트(NAND4)와 인버터(I9)는 클럭신호(KIN)에 관계없이 "로우"레벨의 신호(PEXTrd)를 발생한다.

선택신호(SEL)는 버스트 시작 어드레스 발생시에는 "하이"레벨이고, 버스트 계속 어드레스 발생시에는 "로우"레벨이 된다. 따라서, 인버터(I10)는 버스트 계속 어드레스 발생시에는 "로우"레벨의 선택신호(SEL)를 반전하여 "하이"레벨의 신호를 발생한다. NAND게이트(NAND5)는 라이트시에 "로우"레벨의 리드 인에이블 신호(RE)와 "하이"레벨의 인버터(I10)의 출력신호를 비논리곱하여 "하이"레벨의 신호를 발생하고, 리드시에는 "하이"레벨의 리드 인에이블 신호(RE)와 "하이"레벨의 인버터(I10)의 출력신호를 비논리곱하여 "로우"레벨의 신호를 발생한다. NOR게이트(NOR3)는 라이트시에는 "로우"레벨의 신호(LOAD)와 "하이"레벨의 NAND게이트(NAND5)의 출력신호를 비논리합하여 "로우"레벨의 신호를 발생하고, 리드시에는 "로우"레벨의 신호(LOAD)와 "로우"레벨의 NAND게이트(NAND5)의 출력신호를 비논리합하여 "하이"레벨의 신호를 발생한다. NAND게이트(NAND6)와 인버터(I11)는 라이트시에는 "로우"레벨의 신호를 발생하고, 리드시에는 클럭신호(KIN)에 응답하여 천이하는 버스트 리드 입력 선택신호(PBURSTrd)를 발생한다.

NAND게이트(NAND7)는 라이트시에는 "하이"레벨의 라이트 인에이블 신호(WE)와 "로우"레벨의 신호(EXT)를 비논리곱하여 "하이"레벨의 신호를 발생하고, 리드시에는 "로우"레벨의 라이트 인에이블 신호(WE)와 "로우"레벨의 신호(EXT)를 비논리곱하여 "하이"레벨의 신호를 발생한다. NOR게이트(NOR4)는 라이트시에는 "로우"레벨의 리드 인에이블 신호(RE)와 "로우"레벨의 선택신호(SEL)를 비논리합하여 "하이"레벨의 신호를 발생하고, 리드시에는 "하이"레벨의 리드 인에이블 신호(RE)와 "로우"레벨의 선택신호(SEL)를 비논리합하여 "로우"레벨의 신호를 발생한다. NAND게이트(NAND8)는 라이트시에는 "하이"레벨의 NOR게이트(NOR4)의 출력신호와 "하이"레벨의 신호(ADV)를 비논리곱하여 "로우"레벨의 신호를 발생하고, 리드시에는 "로우"레벨의 NOR게이트(NOR4)의 출력신호와 "하이"레벨의 신호(ADV)를 비논리곱하여 "하이"레벨의 신호를 발생한다. NAND게이트(NAND9)는 라이트시에 "하이"레벨의 NAND게이트(NAND7)의 출력신호와 "로우"레벨의 NAND게이트(NAND8)의 출력신호를 비논리곱하여 "하이"레벨의 신호를 발생하고, 리드시에는 "하이"레벨의 NAND게이트(NAND7)의 출력신호와 "하이"레벨의 NAND게이트(NAND8)의 출력신호를 비논리곱하여 "로우"레벨의 신호를 발생한다. NAND게이트(NAND10)와 인버터(I12)는 라이트시에는 클럭신호(KIN)에 응답하여 천이하는 라이트 제어신호(PWE)를 발생하고, 리드시에는 "로우"레벨의 신호를 발생한다.

NOR게이트(NOR5)는 라이트시에는 "로우"레벨의 신호를 발생하고, 리드시에"하이"레벨의 신호를 발생한다. NAND게이트(NAND11)와 인버터(I13)는 라이트시에는 "로우"레벨의 신호를 발생하고, 리드시에는 클럭신호(KIN)에 응답하여 리드 제어신호(PRD)를 발생한다.

즉, 본 발명의 제어회로(70)는 정상 모드시의 리드 동작시에는 클럭신호(KIN)에 응답하여 외부 입력 제어신호(KEXT), 리드 제어신호(PRD), 및 리드 입력 선택신호(PEXTrd)를 발생하고, 라이트 동작시에는 클럭신호(KIN)에 응답하여 외부 입력 제어신호(KEXT), 라이트 제어신호(PWE)를 발생한다. 그리고, 버스트 모드시의 버스 시작 어드레스 입력시에는 정상 모드시와 동일하게 리드, 라이트 제어신호들을 발생하고, 버스트 계속 라이트 어드레스 발생시에는 버스트 계속 제어신호(KBURST), 및 라이트 제어신호(PWE)를 발생하고, 버스트 계속 리드 어드레스 발생시에는 버스트 계속 제어신호(KBURST), 리드 제어신호(PRD), 및 버스트 리드 입력 선택신호(PBURSTrd)를 발생한다.

도6은 도4에 나타낸 쉬프트 레지스터의 실시예의 회로도로서, 인버터들(I14~I35), PMOS트랜지스터들(P3 ~P12), NMOS트랜지스터들(N3 ~N12), 및 CMOS전송 게이트들(C1~C6)로 구성되어 있다.

인버터들(I14 ~I28, I35), CMOS전송 게이트들(C1 ~C6), PMOS트랜지스터들(P9 ~12), 및 NMOS트랜지스터들(N9 ~12)의 구성은 도5에 나타낸 쉬프트 레지스터(64)의 구성을 나타내는 것이고, 인버터(I29), PMOS트랜지스터들(P3, P4), 및 NMOS트랜지스터들(N3, N4)의 구성은 멀티플렉서(56)의 구성을, 인버터(I30), PMOS트랜지스터들(P5, P6), 및 NMOS트랜지스터들(N5, N6)의 구성은 멀티플렉서(62)의 구성을, 인버터(I31), PMOS트랜지스터들(P7, P8), 및 NMOS트랜지스터들(N7, N8)의 구성은 멀티플렉서(66)의 구성을 각각 나타낸다.

도6에 나타낸 각 블록의 동작을 설명하면 다음과 같다.

제어회로(70)로 부터의 "로우"레벨의 라이트 제어신호(PWE)에 응답하여 PMOS트랜지스터들(P9, P10)이 온되고, NMOS트랜지스터(N12)가 온되어 "로우"레벨의 신호를 발생한다. 인버터(I35)는 "로우"레벨의 신호를 반전하여 "하이"레벨의 신호(PWRITEB)를 발생한다. 그리고, "하이"레벨의 라이트 제어신호(PWE)에 응답하여 NMOS트랜지스터(N10)가 온되고, PMOS트랜지스터들(P11, P12)이 온되어 "하이"레벨의 신호를 발생한다. 인버터(I35)는 "하이"레벨의 신호를 반전하여 "로우"레벨의 신호(PWRITEB)를 발생한다. 이와같은 방법으로 쉬프트 레지스터(64)를 제어하기 위한 제어신호를 발생한다.

CMOS전송 게이트(C1)는 "로우"레벨의 신호(PWRITEB)에 응답하여 카운터(60)의 출력신호(CAB(2, 1))를 전송한다. 인버터들(I15, I16)로 구성된 래치는 CMOS전송 게이트(C1)의 출력신호를 래치한다. CMOS전송 게이트(C2)는 "하이"레벨의 신호(PWRITEB)에 응답하여 인버터들(I15, I16)로 구성된 래치에 래치된 신호를 전송한다. 인버터들(I18, I19)로 구성된 래치는 CMOS전송 게이트(C2)의 출력신호를 래치한다. CMOS전송 게이트(C3)는 "로우"레벨의 신호(PWRITEB)에 응답하여 인버터들(I18, I19)로 구성된 래치에 래치된 신호를 전송한다. 인버터들(I22, I23)로 구성된 래치는 CMOS전송 게이트(C3)의 출력신호를 래치한다. CMOS전송 게이트(C4)는 "하이"레벨의 신호에 응답하여 인버터들(I22, I23)로 구성된 래치에 래치된 신호를 전송한다. 인버터들(I24, I25)로 구성된 래치는 CMOS전송 게이트(C4)의 출력신호를 래치한다. 그리고, CMOS전송 게이트(C6)는 1사이클 후 및 2사이클 후 라이트 제어신호(FT)에 응답하여 인버터들(I18, I19)에 래치된 데이터를 CMOS전송 게이트(C5)의 출력단으로 전송한다. 인버터들(I27, I28)은 CMOS전송 게이트(C5)의 출력신호를 버퍼한다.

멀티플렉서(56)는 "하이"레벨의 리드 입력 선택신호(PEXTrd)에 응답하여 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N4)가 온되어 멀티플렉서(54)의 출력신호(AAB(2, 1))를 반전하여 출력한다.

멀티플렉서(62)는 "하이"레벨의 버스트 리드 입력 선택신호(PBURSTrd)에 응답하여 PMOS트랜지스터(P5) 및 NMOS트랜지스터(N6)가 온되어 카운터(60)의 출력신호(CAB(2, 1))를 반전하여 출력한다.

멀티플렉서(66)는 "하이"레벨의 라이트 제어신호(PWE)에 응답하여 PMOS트랜지스터(P7) 및 NMOS트랜지스터(N8)가 온되어 쉬프트 레지스터(64)의 출력신호를 반전하여 출력한다.

인버터들(I32, I33)로 구성된 래치와 인버터(I34)는 멀티플렉서들(56, 62, 66)의 출력신호를 래치하여 출력신호(IA(2, 1))로 출력한다.

도7은 도4에 나타낸 어드레스 발생회로의 버스트 모드시의 동작을 설명하기 위한 동작 타이밍도로서, 첫 번째 사이클에서 네 번째 사이클까지는 버스트 라이트 어드레스 발생동작을 나타내는 것이고, 다섯 번째 사이클에서 여덟 번째 사이클까지는 버스트 리드 어드레스 발생동작을 나타내는 것으로, 0사이클 후 리드 어드레스 발생 및 2사이클 후 라이트 어드레스를 발생하는 경우의 동작을 나타내는 타이밍도이다.

도7을 이용하여 버스트 어드레스 발생동작을 설명하면 다음과 같다.

도7에 나타낸 타이밍도에서 제어신호들의 발생에 관하여는 상술한 제어회로(70)에 대한 설명을 참고로 하면 될 것이고, 도7을 중심으로 하여 사이클별로 본 발명의 어드레스 발생회로의 동작을 설명하기로 한다.

첫 번째 사이클(Ⅰ)에서 정상/버스트 모드 제어신호(ADVB)가 "하이"레벨이고, 반전 칩 선택신호(CSB)가 "로우"레벨이고, 리드/라이트 제어신호(GWB)가 "로우"레벨이 되면, 외부 입력 제어신호(KEXT)가 "하이"레벨이 되고, 라이트 제어신호(PWE)가 "하이"레벨이 된다. 멀티플렉서들(42, 54)은 버퍼된 클럭신호(KIN)에 응답하여 버퍼된 어드레스(AB(n, ..., 3)), (AB(2, 1))를 각각 출력한다. 카운터(60)는 제어신호(KEXT)에 응답하여 멀티플렉서(54)의 출력 어드레스(AAB(2, 1))를 어드레스(CAB(2, 1))로 발생한다. 도7의 타이밍도에서, 이 어드레스를 어드레스(WCAB0)로 나타내었다.

두 번째 사이클(Ⅱ)에서 네 번째 사이클(Ⅳ)까지는 버스트 계속 라이트 어드레스 발생 동작을 수행하게 된다. 이때, 제어회로(70)로부터 발생되는 버스트 계속 제어신호(KBURST)와 라이트 제어신호(PWE)는 클럭신호(KIN)에 응답하여 천이하고, 리드 제어신호(PRD), 리드 입력 선택신호(PEXTrd), 및 버스트 리드 입력 선택신호(PBURSTrd)는 "로우"레벨로 고정된다.

두 번째 사이클(Ⅱ)에서 카운터(60)는 버스트 계속 제어신호(KBURST)에 응답하여 계수하여 버스트 계속 어드레스(WCAB0+1)를 발생한다. 쉬프트 레지스터(46)는 라이트 제어신호(PWE)에 응답하여 2사이클 쉬프트하여 어드레스(SAAB0)를 발생한다. 그리고, 쉬프트 레지스터(64)는 라이트 제어신호(PWE)에 응답하여 어드레스(WCAB0)를 2사이클 쉬프트하여 어드레스(SCAB0)를 발생한다.

세 번째 사이클(Ⅲ)에서 쉬프트 레지스터(46)는 어드레스(SAAB0)를 그대로 유지하고, 멀티플렉서(48)는 라이트 제어신호(PWE)에 응답하여 어드레스(WBAB0)를 출력한다. 래치(50)는 멀티플렉서(48)의 출력신호(WBAB0)를 어드레스(WIA0)로 출력한다. 카운터(60)는 버스트 계속 제어신호(KBURST)에 응답하여 계수하여 버스트 계속 어드레스(WCAB0+2)를 발생한다. 쉬프트 레지스터(64)는 라이트 제어신호(PWE)에 응답하여 어드레스(WCAB0+1)를 2사이클 쉬프트하여 어드레스(SCAB0+1)로 출력한다. 멀티플렉서(66)는 라이트 제어신호(PWE)에 응답하여 어드레스(WBAB0)를 출력한다. 래치(68)는 멀티플렉서(66)의 출력신호를 어드레스(WIA0)로 출력한다.

네 번째 사이클(Ⅳ)에서 래치(50)는 이전 사이클에 래치된 어드레스(WIA0)를 그대로 유지한다. 카운터(60)는 버스트 계속 제어신호(KBURST)에 응답하여 계수하여 버스트 계속 어드레스(WCAB0+3)를 발생한다. 쉬프트 레지스터(64)는 라이트 제어신호(PWE)에 응답하여 카운터(60)의 출력 어드레스(WCAB0+2)를 2사이클 쉬프트하여 어드레스(SCAB0+2)로 출력한다. 멀티플렉서(66)는 라이트 제어신호(PWE)에 응답하여 어드레스(WBAB0+1)를 출력한다. 래치(68)는 멀티플렉서(66)의 출력신호를 어드레스(WIA0+1)로 출력한다.

즉, 버스트 계속 모드동안 상위 n-2비트는 고정되고, 하위 2비트만 변화하면서 발생된다.

다섯 번째 사이클(Ⅴ)에서 여덟 번째 사이클(Ⅷ)까지는 버스트 리드시의 동작을 설명하기 위한 것이다.

다섯 번째 사이클(Ⅴ)에서, 제어회로(70)는 "하이"레벨의 외부 입력 제어신호(KEXT), 리드 제어신호(PRD), 외부 리드 입력 선택신호(PEXTrd), 및 "로우"레벨의 버스트 계속 제어신호(KBURST)와 라이트 제어신호(PWE)를 발생한다. 어드레스 버퍼들(40, 52)은 외부로 부터의 버스트 시작 리드 어드레스(XA(n, ..., 2)), (XA(2, 1))를 버퍼하여 버퍼된 어드레스(AB(n, ..., 3)), (AB(2, 1))을 각각 발생한다. 멀티플렉서들(42, 54)은 버퍼된 클럭신호(KIN)에 응답하여 버퍼된 어드레스(AB(n, ..., 3)), (AB(2, 1))를 각각 출력한다. 멀티플렉서(44)는 리드 제어신호(PRD)에 응답하여 멀티플렉서(42)의 출력 어드레스(AAB1)를 어드레스(RBAB1)로 출력하고, 멀티플렉서(56)는 리드 입력 선택신호(PEXTrd)에 응답하여 멀티플렉서(54)의 출력 어드레스(AAB1)를 어드레스(RBAB1)로 출력한다. 래치들(50, 68)은 멀티플렉서들(44, 56)의 출력 어드레스(RBAB1)를 각각 래치하여 버스트 리드 시작 어드레스(RIA1)를 발생한다. 카운터(60)는 외부 입력 제어신호(KEXT)에 응답하여 멀티플렉서(54)의 출력 어드레스(AAB1)를 어드레스(RCAB1)로 발생한다.

여섯 번째 사이클(Ⅵ)에서 여덟 번째 사이클(Ⅷ)까지는 버스트 계속 리드 어드레스 발생 동작을 수행하게 된다. 이때, 제어회로(70)는 클럭신호(KIN)에 응답하여 천이하는 버스트 계속 제어신호(KBURST), 리드 제어신호(PRD), 및 버스트 리드 입력 선택신호(PBURSTrd)를 발생하고, "로우"레벨의 외부 입력 제어신호(KEXT), 외부 리드 입력 선택신호(PEXTrd), 및 라이트 제어신호(PWE)를 발생한다.

여섯 번째 사이클(Ⅵ)에서 래치(50)는 이전 사이클에 래치되어 있던 어드레스(RIA1)를 그대로 출력한다. 카운터(60)는 버스트 계속 제어신호(KBURST)에 응답하여 계수하여 버스트 계속 어드레스(RCAB1+1)를 발생한다. 멀티플렉서(62)는 버스트 리드 입력 선택신호(PBURSTrd)에 의해서 인에이블되어 카운터(60)의 출력신호(RCAB1+1)를 어드레스(RBAB1+1)로 출력한다. 래치(68)는 멀티플렉서(62)의 출력신호를 래치하여 어드레스(RIA1+1)로 출력한다.

일곱 번째 사이클(Ⅶ)에서 래치(50)는 래치되어 있던 어드레스(RIA1)를 그대로 출력한다. 카운터(60)는 버스트 계속 제어신호(KBURST)에 응답하여 계수하여 버스트 계속 어드레스(RCAB1+2)를 발생한다. 멀티플렉서(62)는 버스트 리드 입력 선택신호(PBURSTrd)에 의해서 인에이블되어 카운터(60)의 출력신호(RCAB1+2)를 어드레스(RBAB1+2)로 출력한다. 래치(68)는 멀티플렉서(62)의 출력신호를 래치하여 어드레스(RIA1+2)로 출력한다.

여덟 번째 사이클(Ⅷ)에서 래치(50)는 래치되어 있던 어드레스(RIA1)를 그대로 출력한다. 카운터(60)는 버스트 계속 제어신호(KBURST)에 응답하여 계수하여 버스트 계속 어드레스(RCAB1+3)를 발생한다. 멀티플렉서(62)는 버스트 리드 입력 선택신호(PBURSTrd)에 의해서 인에이블되어 카운터(60)의 출력신호(RCAB1+3)를 어드레스(RCAB1+3)로 출력한다. 래치(68)는 멀티플렉서(62)의 출력신호를 래치하여 어드레스(RIA1+3)로 출력한다.

그리고, 네 번째 사이클에서, 쉬프트 레지스터(64)에 저장되어 있던 어드레스들(SCAB0+2, SCAB0+3)은 다음 라이트 명령이 인가되면 라이트 제어신호(PWE)에 응답하여 멀티플렉서(66), 및 래치(68)를 통하여 출력된다. 그래서, 도7의 타이밍도에서, 라이트 어드레스들(WIA0+2, WIA0+3)의 발생이 나타나지 않는다.

도7의 타이밍도에 나타낸 바와 같이 라이트 어드레스는 2사이클 지연되어 발생되고, 리드 어드레스는 0사이클 후에 발생된다.

도8은 도4에 나타낸 어드레스 발생회로의 정상 모드시의 동작을 설명하기 위한 동작 타이밍도로서, 정상 모드시에 칩 선택신호(CSB)와 정상/버스트 모드 제어신호는 "로우"레벨로 천이한다.

도8을 이용하여 정상 모드시의 어드레스 발생동작을 설명하면 다음과 같다.

첫 번째 사이클(Ⅰ)에서 네 번째 사이클(Ⅳ)까지는 라이트 어드레스 발생동작을 설명하기 위한 것이다.

첫 번째 사이클(Ⅰ)에서 네 번째 사이클(Ⅳ)까지의 동작은 동일하다. 제어회로(70)는 클럭신호(KIN)에 응답하여 천이하는 외부 입력 제어신호(KEXT)와 라이트 제어신호(PWE)를 발생한다.

첫 번째 사이클(Ⅰ)에서, 멀티플렉서(42)는 버퍼된 클럭신호(KIN)에 응답하여 어드레스 버퍼(40)에 의해서 버퍼된 어드레스를 어드레스(AAB0)로 출력한다. 쉬프트 레지스터(46)는 라이트 제어신호(PWE)에 응답하여 멀티플렉서(42)의 출력신호를 래치한다. 멀티플렉서(54)는 버퍼된 클럭신호(KIN)에 응답하여 어드레스 버퍼(52)에 의해서 버퍼된 어드레스를 어드레스(AAB0)로 출력한다. 카운터(60)는 외부 입력 제어신호(KEXT)에 응답하여 어드레스(AAB0)를 어드레스(CAB0)로 출력한다.

두 번째 사이클(Ⅱ)에서, 멀티플렉서(42)는 버퍼된 클럭신호(KIN)에 응답하여 어드레스 버퍼(40)에 의해서 버퍼된 어드레스를 어드레스(AAB1)로 출력한다. 쉬프트 레지스터(46)는 라이트 제어신호(PWE)에 응답하여 어드레스(AAB1)를 래치하고 래치된 어드레스(AAB0)를 어드레스(SAAB0)로 출력한다. 멀티플렉서(54)는 버퍼된 클럭신호(KIN)에 응답하여 어드레스 버퍼(52)에 의해서 버퍼된 어드레스를 어드레스(AAB1)로 출력한다. 카운터(60)는 외부 입력 제어신호(KEXT)에 응답하여 멀티플렉서(54)의 출력신호를 어드레스(CAB1)로 출력한다. 쉬프트 레지스터(64)는 라이트 제어신호(PWE)에 응답하여 어드레스(CAB1)를 래치하고 이전 사이클에 래치되어 있던 어드레스(CAB0)를 어드레스(SCAB0)로 출력한다.

세 번째 사이클(Ⅲ)에서 멀티플렉서(42)는 어드레스 버퍼(40)에 의해서 버퍼된 어드레스를 어드레스(AAB2)로 발생한다. 멀티플렉서(54)는 어드레스 버퍼(52)에 의해서 버퍼된 어드레스를 어드레스(AAB2)로 발생한다. 쉬프트 레지스터(46)는 멀티플렉서(42)로부터 출력되는 어드레스(AAB2)를 래치하고, 이전 사이클에 래치되어 있던 어드레스(SAAB1)를 출력한다. 멀티플렉서(48)는 라이트 제어신호(PWE)에 응답하여 쉬프트 레지스터(46)의 출력신호(SAAB0)를 어드레스(WBAB0)로 출력한다. 카운터(60)는 외부 입력 제어신호(KEXT)에 응답하여 멀티플렉서(54)의 출력 신호(AAB2)를 어드레스(CAB2)로 발생한다. 쉬프트 레지스터(64)는 어드레스(CAB2)를 래치하고 이전 사이클에 래치되어 있던 어드레스(CAB1)를 어드레스(SCAB1)로 발생한다. 멀티플렉서(66)는 라이트 제어신호(PWE)에 응답하여 쉬프트 레지스터(64)의 출력신호(SCAB0)를 어드레스(WBAB0)로 발생한다. 래치들(50, 68)은 멀티플렉서들(48, 66)의 출력신호를 어드레스(WIA0)로 출력한다.

네 번째 사이클(Ⅳ)에서 멀티플렉서(42)는 어드레스 버퍼(40)에 의해서 버퍼된 어드레스를 어드레스(AAB3)로 발생한다. 멀티플렉서(54)는 어드레스 버퍼(52)에 의해서 버퍼된 어드레스를 어드레스(AAB3)로 발생한다. 쉬프트 레지스터(46)는 멀티플렉서(42)로부터 출력되는 어드레스(AAB3)를 래치하고, 이전 사이클에 래치되어 있던 어드레스(SAAB1)를 그대로 출력한다. 멀티플렉서(48)는 라이트 제어신호(PWE)에 응답하여 쉬프트 레지스터(46)의 출력신호(SAAB1)를 어드레스(WBAB1)로 출력한다. 카운터(60)는 외부 입력 제어신호(KEXT)에 응답하여 멀티플렉서(54)의 출력 신호(AAB3)를 어드레스(CAB3)로 발생한다. 쉬프트 레지스터(64)는 어드레스(CAB3)를 래치하고 이전 사이클에 래치되어 있던 어드레스(CAB2)를 어드레스(SCAB2)로 발생한다. 멀티플렉서(66)는 라이트 제어신호(PWE)에 응답하여 쉬프트 레지스터(64)의 출력신호(SCAB1)를 어드레스(WBAB1)로 발생한다. 래치들(50, 68)은 멀티플렉서들(48, 66)의 출력신호를 어드레스(WIA1)로 출력한다.

그리고, 쉬프트 레지스터들(46, 64)에 래치된 어드레스(CAB2, CAB3)는 다음 라이트 사이클에서 라이트 제어신호(PWE)에 응답하여 출력된다.

다섯 번째 사이클(Ⅴ)에서 여덟 번째 사이클(Ⅷ)까지의 동작은 동일하다. 제어회로(70)는 클럭신호(KIN)에 응답하여 천이하는 외부 입력 제어신호(KEXT)와 리드 제어신호(PRD), 및 외부 리드 입력 제어신호(PEXTrd)를 발생한다.

다섯 번째 사이클(Ⅴ)에서 멀티플렉서(44)는 멀티플렉서(42)를 통하여 출력되는 어드레스(AAB4)를 리드 제어신호(PRD)에 응답하여 어드레스(RBAB4)로 출력한다. 래치(50)는 어드레스(RBAB4)를 래치하여 어드레스(RIA4)로 출력한다. 그리고, 멀티플렉서(56)는 멀티플렉서(54)를 통하여 출력되는 어드레스(AAB4)를 리드 입력 선택신호(PEXTrd)에 응답하여 어드레스(RBAB4)로 출력한다. 래치(68)는 어드레스(RBAB4)를 래치하여 어드레스(RIA4)로 출력한다.

여섯 번째 사이클(Ⅵ)과 여덟 번째 사이클(Ⅶ)까지는 다섯 번째 사이클(Ⅴ)에서와 동일한 동작을 수행하여 리드 어드레스(RIA5, RIA6, RIA7)를 발생한다.

상술한 바와 같이 버스트 라이트 동작시에는 2사이클 후 라이트 어드레스를 발생하고, 버스트 리드 동작시에는 0사이클 후 리드 어드레스를 발생한다.

도9는 본 발명의 다른 실시예의 어드레스 발생회로의 블록도로서, 도4에 나타낸 어드레스 발생회로에서 쉬프트 레지스터(46)와 카운터(60)를 제거하고, 멀티플렉서(42)와 멀티플렉서(44)사이에 쉬프트 레지스터(80)를 추가하고, 멀티플렉서(54)와 멀티플렉서(56)사이에 카운터(82)와 쉬프트 레지스터(82)를 추가하여 구성되어 있다. 도9에서, 도4에 나타낸 블록들의 회로 구성과 동일한 블록들은 동일한 번호로 나타내었고, 추가된 쉬프트 레지스터들(80, 84), 및 카운터(82)는 도4에 나타낸 쉬프트 레지스터(46) 및 카운터(60)의 구성과 구성상에 있어서는 동일하나, 추가된 위치가 다르기 때문에 번호를 다르게 표시한 것이다.

즉, 도9에 나타낸 구성은 0사이클 후에 라이트 어드레스를 발생하고, n사이클 후에 리드 어드레스를 발생하는 구성을 나타내는 것이다.

도9에 나타낸 구성에서 정상 모드 및 버스트 모드시의 리드 및 라이트 어드레스 발생경로를 설명하면 다음과 같다.

정상 모드시의 리드 어드레스 발생경로는 어드레스 버퍼(40), 멀티플렉서(42), 쉬프트 레지스터(80), 멀티플렉서(44), 및 래치(50)를 통하여 상위 n-2비트의 어드레스가 발생되고, 어드레스 버퍼(52), 멀티플렉서(54), 카운터(82), 쉬프트 레지스터(84), 멀티플렉서(56), 및 래치(68)를 통하여 하위 2비트의 어드레스가 발생된다.

정상 모드시의 라이트 어드레스 발생경로는 어드레스 버퍼(40), 멀티플렉서(42), 멀티플렉서(48), 및 래치(50)를 통하여 상위 n-2비트의 어드레스가 발생되고, 어드레스 버퍼(52), 멀티플렉서(54), 카운터(82), 멀티플렉서(62), 및 래치(68)를 통하여 하위 2비트의 어드레스가 발생된다.

버스트 모드시의 리드 어드레스 발생경로는 어드레스 버퍼(40), 멀티플렉서(42), 쉬프트 레지스터(80), 멀티플렉서(44), 및 래치(50)를 통하여 상기 n-2비트의 어드레스가 래치되어 발생되고, 어드레스 버퍼(52), 멀티플렉서(54), 카운터(82), 쉬프트 레지스터(84), 멀티플렉서(56), 및 래치(68)를 통하여 하위 2비트의 버스트 시작 어드레스가 발생되고, 카운터(82), 쉬프트 레지스터(84), 멀티플렉서(62), 및 래치(68)를 통하여 하위 2비트의 버스트 계속 어드레스가 발생된다.

버스트 모드시의 라이트 어드레스 발생경로는 어드레스 버퍼(40), 멀티플렉서(42), 멀티플렉서(48), 및 래치(50)을 통하여 버스트 시작 어드레스가 래치되어 발생되고, 어드레스 버퍼(52), 멀티플렉서(54), 카운터(82), 멀티플렉서(66), 및 래치(68)를 통하여 버스트 시작 어드레스가 발생되고, 카운터(82), 멀티플렉서(66), 및 래치(68)를 통하여 버스트 계속 어드레스가 발생된다.

도10은 본 발명의 또 다른 실시예의 어드레스 발생회로의 블록도로서, 도4의 구성에 나타낸 멀티플렉서(42)와 멀티플렉서(44)사이에 쉬프트 레지스터(80)를 추가하고, 멀티플렉서(54)와 멀티플렉서(56)사이에 카운터(82)와 쉬프트 레지스터(82)를 추가하고 카운터(60)를 제거하여 구성되어 있다. 도10에서, 도4 및 도9에 나타낸 블록들의 회로 구성과 동일한 블록들은 동일한 번호로 나타내었다.

즉, 도10에 나타낸 구성은 n사이클 후에 라이트 어드레스를 발생하고, n사이클 후에 리드 어드레스를 발생하는 구성을 나타내는 것이다.

도10에 나타낸 구성에서 정상 모드 및 버스트 모드시의 리드 및 라이트 어드레스 발생경로를 설명하면 다음과 같다.

정상 모드시의 라이트 어드레스 발생경로는 어드레스 버퍼(40), 멀티플렉서(42), 쉬프트 레지스터(46), 멀티플렉서(48), 및 래치(50)를 통하여 상위 n-2비트의 어드레스가 발생되고, 어드레스 버퍼(52), 멀티플렉서(54), 카운터(82), 쉬프트 레지스터(64), 멀티플렉서(66), 및 래치(68)를 통하여 하위 2비트의 어드레스가 발생된다.

버스트 모드시의 라이트 어드레스 발생경로는 어드레스 버퍼(40), 멀티플렉서(42), 쉬프트 레지스터(46), 멀티플렉서(48), 및 래치(50)를 통하여 버스트 시작 어드레스가 래치되어 발생되고, 어드레스 버퍼(52), 멀티플렉서(54), 카운터(82), 쉬프트 레지스터(64), 멀티플렉서(66), 및 래치(68)를 통하여 버스트 시작 어드레스가 발생되고, 카운터(82), 쉬프트 레지스터(64), 멀티플렉서(66), 및 래치(68)를 통하여 버스트 계속 어드레스가 발생된다.

즉, 본 발명의 어드레스 발생회로는 라이트 어드레스 발생 경로와 리드 어드레스 발생 경로를 다르게 함으로써 서로 다른 사이클 후 리드, 및 라이트 동작을 수행하는 반도체 메모리 장치에 적용하기가 용이하다.

따라서, 본 발명의 어드레스 발생회로는 리드와 라이트 어드레스 발생경로를 달리함으로써 서로 다른 사이클 후 리드, 및 라이트 기능을 수행하는 반도체 메모리 장치에의 적용이 용이하다.

Claims

상위 비트의 리드 어드레스를 발생하기 위한 상위 비트 리드 어드레스 발생수단;

소정 사이클 지연된 상위 비트의 라이트 어드레스를 발생하기 위한 상위 비트 라이트 어드레스 발생수단;

하위 비트의 정상/버스트 모드시의 리드 어드레스를 발생하기 위한 하위 비트 리드 어드레스 발생수단;

소정 사이클 지연된 하위 비트의 정상/버스트 모드시의 라이트 어드레스를 발생하기 위한 하위 비트 라이트 어드레스 발생수단; 및

상기 어드레스 발생수단들의 어드레스 발생을 제어하기 위한 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제1항에 있어서, 상기 제어수단은

외부로부터 입력되는 칩 제어신호, 리드/라이트 제어신호, 정상/버스트 모드 제어신호, 및 클럭신호에 응답하여 라이트 명령 사이클에서 라이트 제어신호, 리드 명령 사이클에서 리드 제어신호를 각각 발생하고, 정상 모드시에 외부 입력 제어신호를 매 사이클마다 발생하고, 정상 모드시의 리드 명령 수행시에 상기 외부 입력 제어신호를 지연한 리드 입력 선택신호를 발생하고, 버스트 모드시의 버스트 시작 어드레스 발생시에 상기 외부 입력 제어신호를 발생하고, 버스트 계속 어드레스 발생시에 버스트 계속 제어신호를 발생하고, 버스트 모드시의 리드 명령 수행시에 상기 외부 입력 제어신호 및 상기 버스트 계속 제어신호를 지연한 리드 입력 선택신호 및 버스트 리드 입력 선택신호를 각각 발생하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제2항에 있어서, 상기 상위 비트 리드 어드레스 발생수단은

상기 클럭신호에 응답하여 상기 상위 비트 어드레스를 출력하기 위한 제1멀티플렉서;

상기 리드 제어신호에 응답하여 상기 제1멀티플렉서의 출력신호를 출력하기 위한 제2멀티플렉서를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제3항에 있어서, 상기 하위 비트 라이트 어드레스 발생수단은

상기 제1멀티플렉서의 출력신호를 상기 라이트 제어신호에 응답하여 소정 사이클 쉬프트하여 출력하기 위한 제1쉬프트 레지스터; 및

상기 라이트 제어신호에 응답하여 상기 제1쉬프트 레지스터의 출력신호를 출력하기 위한 제3멀티플렉서를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제4항에 있어서, 상기 상위 비트 리드 및 라이트 어드레스 발생수단은

상기 제1 또는 제3멀티플렉서의 출력신호를 래치하여 출력하기 위한 제1래치를 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제2항에 있어서, 상기 하위 비트 리드 어드레스 발생수단은

상기 클럭신호에 응답하여 상기 하위 비트 어드레스를 출력하기 위한 제4멀티플렉서;

정상 모드시에 상기 외부 입력 제어신호에 응답하여 상기 제4멀티플렉서의 출력신호를 출력하고, 버스트 모드시에 상기 외부 입력 제어신호에 응답하여 상기 제4멀티플렉서의 출력신호를 버스트 시작 어드레스로 출력하고, 상기 버스트 계속 제어신호에 응답하여 버스트 계속 어드레스를 발생하기 위한 카운터;

상기 리드 입력 선택신호에 응답하여 상기 제4멀티플렉서의 출력신호를 발생하기 위한 제5멀티플렉서; 및

상기 버스트 입력 선택신호에 응답하여 상기 카운터의 출력신호를 발생하기 위한 제6멀티플렉서를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제6항에 있어서, 상기 하위 비트 라이트 어드레스 발생수단은

상기 라이트 제어신호에 응답하여 상기 카운터의 출력신호를 소정 사이클 쉬프트하여 출력하기 위한 제2쉬프트 레지스터; 및

상기 라이트 제어신호에 응답하여 상기 제2쉬프트 레지스터의 출력신호를 출력하기 위한 제7멀티플렉서를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제7항에 있어서, 상기 하위 비트 리드 및 라이트 어드레스 발생수단은

상기 제5, 6, 또는 7멀티플렉서의 출력신호를 래치하여 하위 비트 어드레스를 발생하기 위한 제2래치를 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제2항에 있어서, 상기 제어수단은

상기 버스트 모드시의 상기 버스트 계속 어드레스 발생시에 상기 버스트 계속 제어신호를 발생하기 위한 버스트 계속 제어신호 발생수단;

상기 정상 모드시에 매 사이클마다 상기 외부 입력 제어신호를 발생하고, 상기 버스트 모드시에 상기 버스트 시작 어드레스 발생시에 상기 외부 입력 제어신호를 발생하기 위한 외부 입력 제어신호 발생수단;

상기 정상 모드시에 리드 명령 수행시에 상기 외부 입력 제어신호를 지연한 리드 입력 선택신호를 발생하고, 상기 버스트 모드시에 리드 명령 수행시에 버스트 계속 어드레스를 발생하기 위한 리드 입력 선택신호를 발생하기 위한 리드 입력 선택신호 발생수단;

상기 버스트 모드시에 버스트 계속 어드레스 발생을 위한 버스트 리드 입력 선택신호를 발생하기 위한 버스트 리드 입력 선택신호 발생수단;

상기 정상 모드나 버스트 모드시에 상기 라이트 제어신호를 발생하기 위한 라이트 제어신호 발생수단; 및

상기 정상 모드시나 버스트 모드시에 상기 리드 제어신호를 발생하기 위한 리드 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제9항에 있어서, 상기 버스트 계속 제어신호 발생수단은

상기 클럭신호의 반전된 신호에 응답하여 상기 정상/버스트 제어신호를 반전하여 출력하기 위한 반전회로;

상기 반전회로의 출력신호를 래치하기 위한 제3래치;

상기 제3래치의 출력신호를 반전하기 위한 제1인버터; 및

상기 클럭신호에 응답하여 상기 제1인버터의 출력신호를 상기 버스트 계속 제어신호로 발생하기 위한 제1논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제9항에 있어서, 상기 외부 입력 제어신호 발생수단은

상기 칩 제어신호의 반전된 신호 및 상기 제1인버터의 출력신호를 비논리합하기 위한 제1비논리합 게이트; 및

상기 클럭신호에 응답하여 상기 제1비논리합 게이트의 출력신호를 상기 외부 입력 제어신호로 발생하기 위한 제2논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제10항에 있어서, 상기 리드 입력 선택신호 발생수단은

상기 칩 제어신호와 상기 제1인버터의 출력신호를 비논리곱하기 위한 제1비논리곱 게이트;

상기 제1비논리곱 게이트의 출력신호를 반전하기 위한 제2인버터;

상기 제1비논리곱 게이트의 출력신호와 상기 리드/라이트 제어신호의 라이트 명령을 비논리합하기 위한 제2비논리합 게이트; 및

상기 클럭신호에 응답하여 상기 제2비논리합 게이트의 출력신호를 상기 리드 입력 선택신호로 발생하기 위한 제3논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제10항에 있어서, 상기 버스트 리드 입력 선택신호 발생수단은

상기 칩 선택신호와 상기 제1인버터의 출력신호에 응답하여 발생되는 선택신호와 상기 리드/라이트 제어신호의 리드 명령을 비논리곱하기 위한 제2비논리곱 게이트;

상기 제3래치의 출력신호와 상기 제2논리곱 게이트의 출력신호를 비논리합하기 위한 제3비논리합 게이트; 및

상기 클럭신호에 응답하여 상기 제3비논리합 게이트의 출력신호를 상기 버스트 리드 입력 선택신호로 발생하기 위한 제4논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제12항에 있어서, 상기 라이트 제어신호 발생수단은

상기 리드/라이트 제어신호의 라이트 명령과 상기 제2인버터의 출력신호를 비논리곱하기 위한 제3비논리곱 게이트;

상기 칩 제어신호와 상기 제1인버터의 출력신호에 응답하여 발생되는 선택신호와 상기 리드/라이트 제어신호의 리드 명령을 비논리합하기 위한 제4비논리합 게이트;

상기 제1인버터의 출력신호와 상기 제4비논리합 게이트의 출력신호를 비논리곱하기 위한 제4비논리곱 게이트;

상기 제3, 4비논리곱 게이트들의 출력신호를 비논리곱하기 위한 제5비논리곱 게이트; 및

상기 클럭신호에 응답하여 상기 제5비논리곱 게이트의 출력신호를 상기 라이트 제어신호로 발생하기 위한 제5논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제12항에 있어서, 상기 리드 제어신호 발생수단은

상기 리드/라이트 제어신호의 라이트 명령과 상기 제1비논리곱 게이트의 출력신호를 비논리합하기 위한 제5비논리합 게이트; 및

상기 클럭신호에 응답하여 상기 제5비논리합 게이트의 출력신호를 상기 리드 제어신호로 발생하기 위한 제6논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제4항 또는 제7항에 있어서, 상기 제1, 2쉬프트 레지스터는

상기 라이트 제어신호의 제1상태에 응답하여 입력되는 신호를 래치하고, 상기 라이트 제어신호의 제2상태에 응답하여 래치된 신호를 상기 소정 사이클 쉬프트하여 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
소정 사이클 지연된 상위 비트의 리드 어드레스를 발생하기 위한 상위 비트 리드 어드레스 발생수단;

상위 비트의 라이트 어드레스를 발생하기 위한 상위 비트 라이트 어드레스 발생수단;

소정 사이틀 지연된 하위 비트의 정상/버스트 모드시의 리드 어드레스를 발생하기 위한 하위 비트 리드 어드레스 발생수단;

하위 비트의 정상/버스트 모드시의 라이트 어드레스를 발생하기 위한 하위 비트 라이트 어드레스 발생수단; 및

상기 어드레스 발생수단들의 어드레스 발생을 제어하기 위한 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제17항에 있어서, 상기 제어수단은

외부로부터 입력되는 칩 제어신호, 리드/라이트 제어신호, 정상/버스트 모드 제어신호, 및 클럭신호에 응답하여 라이트 명령 사이클에서 라이트 제어신호, 리드 명령 사이클에서 리드 제어신호를 각각 발생하고, 정상 모드시에 외부 입력 제어신호를 매 사이클마다 발생하고, 정상 모드시의 리드 명령 수행시에 상기 외부 입력 제어신호를 지연한 리드 입력 선택신호를 발생하고, 버스트 모드시의 버스트 시작 어드레스 발생시에 상기 외부 입력 제어신호를 발생하고, 버스트 계속 어드레스 발생시에 버스트 계속 제어신호를 발생하고, 버스트 모드시의 리드 명령 수행시에 상기 외부 입력 제어신호 및 상기 버스트 계속 제어신호를 지연한 리드 입력 선택신호 및 버스트 리드 입력 선택신호를 각각 발생하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제18항에 있어서, 상기 상위 비트 리드 어드레스 발생수단은

상기 클럭신호에 응답하여 상기 상위 비트 어드레스를 출력하기 위한 제1멀티플렉서;

상기 리드 제어신호에 응답하여 상기 제1멀티플렉서의 출력신호를 소정 사이클 쉬프트하기 위한 제1쉬프트 레지스터; 및

상기 리드 제어신호에 응답하여 상기 제1쉬프트 레지스터의 출력신호를 출력하기 위한 제2멀티플렉서를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제19항에 있어서, 상기 상위 비트 라이트 어드레스 발생수단은

상기 라이트 제어신호에 응답하여 상기 제1멀티플렉서의 출력신호를 출력하기 위한 제3멀티플렉서를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제20항에 있어서, 상기 상위 비트 리드 및 라이트 어드레스 발생수단은

상기 제2 또는 제3멀티플렉서의 출력신호를 래치하여 출력하기 위한 제1래치를 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제18항에 있어서, 상기 하위 비트 리드 어드레스 발생수단은

상기 클럭신호에 응답하여 상기 하위 비트 어드레스를 발생하기 위한 제4멀티플렉서;

상기 외부 입력 제어신호에 응답하여 상기 제4멀티플렉서의 출력신호를 출력하고, 상기 버스트 계속 제어신호에 응답하여 계수하여 버스트 계속 어드레스를 발생하기 위한 카운터;

상기 리드 제어신호에 응답하여 상기 카운터의 출력신호를 소정 사이클 쉬프트하여 출력하기 위한 제2쉬프트 레지스터;

상기 리드 입력 선택신호에 응답하여 상기 제2쉬프트 레지스터의 출력신호를 출력하기 위한 제5멀티플렉서; 및

상기 버스트 리드 입력 선택신호에 응답하여 상기 제2쉬프트 레지스터의 출력신호를 출력하기 위한 제6멀티플렉서를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제22항에 있어서, 상기 하위 비트 라이트 어드레스 발생수단은

상기 라이트 제어신호에 응답하여 상기 카운터의 출력신호를 출력하기 위한 제7멀티플렉서를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제23항에 있어서, 상기 하위 비트 리드 및 라이트 어드레스 발생수단은

상기 제5, 6, 또는 7멀티플렉서의 출력신호를 래치하기 위한 제2래치를 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제18항에 있어서, 상기 제어수단은

상기 버스트 모드시의 상기 버스트 계속 어드레스 발생시에 상기 버스트 계속 제어신호를 발생하기 위한 버스트 계속 제어신호 발생수단;

상기 정상 모드시에 매 사이클마다 상기 외부 입력 제어신호를 발생하고, 상기 버스트 모드시에 상기 버스트 시작 어드레스 발생시에 상기 외부 입력 제어신호를 발생하기 위한 외부 입력 제어신호 발생수단;

상기 정상 모드시에 리드 명령 수행시에 상기 외부 입력 제어신호를 지연한 리드 입력 선택신호를 발생하고, 상기 버스트 모드시에 리드 명령 수행시에 버스트 계속 어드레스를 발생하기 위한 리드 입력 선택신호를 발생하기 위한 리드 입력 선택신호 발생수단;

상기 버스트 모드시에 버스트 계속 어드레스 발생을 위한 버스트 리드 입력 선택신호를 발생하기 위한 버스트 리드 입력 선택신호 발생수단;

상기 정상 모드나 버스트 모드시에 상기 라이트 제어신호를 발생하기 위한 라이트 제어신호 발생수단; 및

상기 정상 모드시나 버스트 모드시에 상기 리드 제어신호를 발생하기 위한 리드 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제25항에 있어서, 상기 버스트 계속 제어신호 발생수단은

상기 클럭신호의 반전된 신호에 응답하여 상기 정상/버스트 제어신호를 반전하여 출력하기 위한 반전회로;

상기 반전회로의 출력신호를 래치하기 위한 제3래치;

상기 제3래치의 출력신호를 반전하기 위한 제1인버터; 및

상기 클럭신호에 응답하여 상기 제1인버터의 출력신호를 상기 버스트 계속 제어신호로 발생하기 위한 제1논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제26항에 있어서, 상기 외부 입력 제어신호 발생수단은

상기 칩 제어신호의 반전된 신호 및 상기 제1인버터의 출력신호를 비논리합하기 위한 제1비논리합 게이트; 및

상기 클럭신호에 응답하여 상기 제1비논리합 게이트의 출력신호를 상기 외부 입력 제어신호로 발생하기 위한 제2논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제26항에 있어서, 상기 리드 입력 선택신호 발생수단은

상기 칩 제어신호와 상기 제1인버터의 출력신호를 비논리곱하기 위한 제1비논리곱 게이트;

상기 제1비논리곱 게이트의 출력신호를 반전하기 위한 제2인버터;

상기 제1비논리곱 게이트의 출력신호와 상기 리드/라이트 제어신호의 라이트 명령을 비논리합하기 위한 제2비논리합 게이트; 및

상기 클럭신호에 응답하여 상기 제2비논리합 게이트의 출력신호를 상기 리드 입력 선택신호로 발생하기 위한 제3논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제26항에 있어서, 상기 버스트 리드 입력 선택신호 발생수단은

상기 칩 선택신호와 상기 제1인버터의 출력신호에 응답하여 발생되는 선택신호와 상기 리드/라이트 제어신호의 리드 명령을 비논리곱하기 위한 제2비논리곱 게이트;

상기 제3래치의 출력신호와 상기 제2논리곱 게이트의 출력신호를 비논리합하기 위한 제3비논리합 게이트; 및

상기 클럭신호에 응답하여 상기 제3비논리합 게이트의 출력신호를 상기 버스트 리드 입력 선택신호로 발생하기 위한 제4논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제28항에 있어서, 상기 라이트 제어신호 발생수단은

상기 리드/라이트 제어신호의 라이트 명령과 상기 제2인버터의 출력신호를 비논리곱하기 위한 제3비논리곱 게이트;

상기 칩 선택신호와 상기 제1인버터의 출력신호에 응답하여 발생되는 선택신호와 상기 리드/라이트 제어신호의 리드 명령을 비논리합하기 위한 제4비논리합 게이트;

상기 제1인버터의 출력신호와 상기 제4비논리합 게이트의 출력신호를 비논리곱하기 위한 제4비논리곱 게이트;

상기 제3, 4비논리곱 게이트들의 출력신호를 비논리곱하기 위한 제5비논리곱 게이트; 및

상기 클럭신호에 응답하여 상기 제5비논리곱 게이트의 출력신호를 상기 라이트 제어신호로 발생하기 위한 제5논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제28항에 있어서, 상기 리드 제어신호 발생수단은

상기 리드/라이트 제어신호의 라이트 명령과 상기 제1비논리곱 게이트의 출력신호를 비논리합하기 위한 제5비논리합 게이트; 및

상기 클럭신호에 응답하여 상기 제5비논리합 게이트의 출력신호를 상기 리드 제어신호로 발생하기 위한 제6논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제19항 또는 제22항에 있어서, 상기 제1, 2쉬프트 레지스터는

상기 리드 제어신호의 제1상태에 응답하여 입력되는 신호를 래치하고, 상기 리드 제어신호의 제2상태에 응답하여 래치된 신호를 상기 소정 사이클 쉬프트하여 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
소정 사이클 지연된 상위 비트 리드 어드레스를 발생하기 위한 상위 비트 리드 어드레스 발생수단;

소정 사이클 지연된 상위 비트 라이트 어드레스를 발생하기 위한 상위 비트 라이트 어드레스 발생수단;

소정 사이클 지연된 하위 비트 정상/버스트 리드 어드레스를 발생하기 위한 하위 비트 리드 어드레스 발생수단;

소정 사이클 지연된 하위 비트 정상/버스트 라이트 어드레스를 발생하기 위한 하위 비트 라이트 어드레스 발생수단; 및

상기 어드레스 발생수단들의 어드레스 발생을 제어하기 위한 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제33항에 있어서, 상기 제어수단은

외부로부터 입력되는 칩 제어신호, 리드/라이트 제어신호, 정상/버스트 모드 제어신호, 및 클럭신호에 응답하여 라이트 명령 사이클에서 라이트 제어신호, 리드 명령 사이클에서 리드 제어신호를 각각 발생하고, 정상 모드시에 외부 입력 제어신호를 매 사이클마다 발생하고, 정상 모드시의 리드 명령 수행시에 상기 외부 입력 제어신호를 지연한 리드 입력 선택신호를 발생하고, 버스트 모드시의 버스트 시작 어드레스 발생시에 상기 외부 입력 제어신호를 발생하고, 버스트 계속 어드레스 발생시에 버스트 계속 제어신호를 발생하고, 버스트 모드시의 리드 명령 수행시에 상기 외부 입력 제어신호 및 상기 버스트 계속 제어신호를 지연한 리드 입력 선택신호 및 버스트 리드 입력 선택신호를 각각 발생하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제34항에 있어서, 상기 상위 비트 리드 어드레스 발생수단은

상기 클럭신호에 응답하여 상기 상위 비트 어드레스를 출력하기 위한 제1멀티플렉서;

상기 리드 제어신호에 응답하여 상기 제1멀티플렉서의 출력신호를 소정 사이클 쉬프프하여 출력하기 위한 제1쉬프트 레지스터; 및

상기 리드 제어신호에 응답하여 상기 제1쉬프트 레지스터의 출력신호를 출력하기 위한 제2멀티플렉서를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제35항에 있어서, 상기 상위 비트 라이트 어드레스 발생수단은

상기 라이트 제어신호에 응답하여 상기 제1멀티플렉서의 출력신호를 소정 사이클 쉬프트하여 출력하기 위한 제2쉬프트 레지스터; 및

상기 라이트 제어신호에 응답하여 상기 제2쉬프트 레지스터의 출력신호를 출력하기 위한 제3멀티플렉서를 구비한 것을 특징으로 하는 어드레스 발생회로.
제36항에 있어서, 상기 상위 비트 리드 및 라이트 어드레스 발생수단은

상기 제2 또는 제3멀티플렉서의 출력신호를 래치하여 출력하기 위한 제1래치를 더 구비한 것을 특징으로 하는 어드레스 발생회로.
제34항에 있어서, 상기 하위 비트 리드 어드레스 발생수단은

상기 클럭신호에 응답하여 상기 하위 비트 리드 어드레스를 발생하기 위한 제4멀티플렉서;

상기 외부 입력 제어신호에 응답하여 상기 제4멀티플렉서의 출력신호를 발생하고, 상기 버스트 계속 제어신호에 응답하여 상기 버스트 계속 어드레스를 발생하기 위한 카운터;

상기 리드 제어신호에 응답하여 상기 카운터의 출력신호를 소정 사이클 쉬프트하기 위한 제3쉬프트 레지스터;

상기 리드 입력 선택신호에 응답하여 상기 제3쉬프트 레지스터의 출력신호를 출력하기 위한 제5멀티플렉서; 및

상기 버스트 리드 입력 선택신호에 응답하여 상기 카운터의 출력신호를 출력하기 위한 제6멀티플렉서를 구비한 것을 특징으로 하는 어드레스 발생회로.
제38항에 있어서, 상기 하위 비트 라이트 어드레스 발생수단은

상기 라이트 제어신호에 응답하여 상기 카운터의 출력신호를 소정 사이클 쉬프트하기 위한 제4쉬프트 레지스터; 및

상기 라이트 제어신호에 응답하여 상기 제4쉬프트 레지스터의 출력신호를 출력하기 위한 제7멀티플렉서를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제39항에 있어서, 상기 하위 비트 리드 및 라이트 어드레스 발생수단은

상기 제5, 6, 또는 7멀티플렉서의 출력신호를 래치하여 출력하기 위한 제2래치를 더 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제34항에 있어서, 상기 제어수단은

상기 버스트 모드시의 상기 버스트 계속 어드레스 발생시에 상기 버스트 계속 제어신호를 발생하기 위한 버스트 계속 제어신호 발생수단;

상기 정상 모드시에 매 사이클마다 상기 외부 입력 제어신호를 발생하고, 상기 버스트 모드시에 상기 버스트 시작 어드레스 발생시에 상기 외부 입력 제어신호를 발생하기 위한 외부 입력 제어신호 발생수단;

상기 정상 모드시에 리드 명령 수행시에 상기 외부 입력 제어신호를 지연한 리드 입력 선택신호를 발생하고, 상기 버스트 모드시에 리드 명령 수행시에 버스트 계속 어드레스를 발생하기 위한 리드 입력 선택신호를 발생하기 위한 리드 입력 선택신호 발생수단;

상기 버스트 모드시에 버스트 계속 어드레스 발생을 위한 버스트 리드 입력 선택신호를 발생하기 위한 버스트 리드 입력 선택신호 발생수단;

상기 정상 모드나 버스트 모드시에 상기 라이트 제어신호를 발생하기 위한 라이트 제어신호 발생수단; 및

상기 정상 모드시나 버스트 모드시에 상기 리드 제어신호를 발생하기 위한 리드 제어신호 발생수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제41항에 있어서, 상기 버스트 계속 제어신호 발생수단은

상기 클럭신호의 반전된 신호에 응답하여 상기 정상/버스트 제어신호를 반전하여 출력하기 위한 반전회로;

상기 반전회로의 출력신호를 래치하기 위한 제3래치;

상기 제3래치의 출력신호를 반전하기 위한 제1인버터; 및

상기 클럭신호에 응답하여 상기 제1인버터의 출력신호를 상기 버스트 계속 제어신호로 발생하기 위한 제1논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제41항에 있어서, 상기 외부 입력 제어신호 발생수단은

상기 칩 제어신호의 반전된 신호 및 상기 제1인버터의 출력신호를 비논리합하기 위한 제1비논리합 게이트; 및

상기 클럭신호에 응답하여 상기 제1비논리합 게이트의 출력신호를 상기 외부 입력 제어신호로 발생하기 위한 제2논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제42항에 있어서, 상기 리드 입력 선택신호 발생수단은

상기 칩 제어신호와 상기 제1인버터의 출력신호를 비논리곱하기 위한 제1비논리곱 게이트;

상기 제1비논리곱 게이트의 출력신호를 반전하기 위한 제2인버터;

상기 제1비논리곱 게이트의 출력신호와 상기 리드/라이트 제어신호의 라이트 명령을 비논리합하기 위한 제2비논리합 게이트; 및

상기 클럭신호에 응답하여 상기 제2비논리합 게이트의 출력신호를 상기 리드 입력 선택신호로 발생하기 위한 제3논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제42항에 있어서, 상기 버스트 리드 입력 선택신호 발생수단은

상기 칩 선택신호와 상기 제1인버터의 출력신호에 응답하여 발생되는 선택신호와 상기 리드/라이트 제어신호의 리드 명령을 비논리곱하기 위한 제2비논리곱 게이트;

상기 제3래치의 출력신호와 상기 제2논리곱 게이트의 출력신호를 비논리합하기 위한 제3비논리합 게이트; 및

상기 클럭신호에 응답하여 상기 제3비논리합 게이트의 출력신호를 상기 버스트 리드 입력 선택신호로 발생하기 위한 제4논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제44항에 있어서, 상기 라이트 제어신호 발생수단은

상기 리드/라이트 제어신호의 라이트 명령과 상기 제2인버터의 출력신호를 비논리곱하기 위한 제3비논리곱 게이트;

상기 칩 선택신호와 상기 제1인버터의 출력신호에 응답하여 발생되는 선택신호와 상기 리드/라이트 제어신호의 리드 명령을 비논리합하기 위한 제4비논리합 게이트;

상기 제1인버터의 출력신호와 상기 제4비논리합 게이트의 출력신호를 비논리곱하기 위한 제4비논리곱 게이트;

상기 제3, 4비논리곱 게이트들의 출력신호를 비논리곱하기 위한 제5비논리곱 게이트; 및

상기 클럭신호에 응답하여 상기 제5비논리곱 게이트의 출력신호를 상기 라이트 제어신호로 발생하기 위한 제5논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제44항에 있어서, 상기 리드 제어신호 발생수단은

상기 리드/라이트 제어신호의 라이트 명령과 상기 제1비논리곱 게이트의 출력신호를 비논리합하기 위한 제5비논리합 게이트; 및

상기 클럭신호에 응답하여 상기 제5비논리합 게이트의 출력신호를 상기 리드 제어신호로 발생하기 위한 제6논리곱 게이트를 구비한 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제35항 또는 제38항에 있어서, 상기 제1, 3쉬프트 레지스터는

상기 리드 제어신호의 제1상태에 응답하여 입력되는 신호를 래치하고, 상기 리드 제어신호의 제2상태에 응답하여 래치된 신호를 상기 소정 사이클 쉬프트하여 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.
제36항 또는 제39항에 있어서, 상기 제2, 4쉬프트 레지스터는

상기 라이트 제어신호의 제1상태에 응답하여 입력되는 신호를 래치하고, 상기 라이트 제어신호의 제2상태에 응답하여 래치된 신호를 상기 소정 사이클 쉬프트하여 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 발생회로.