JP4164846B2 - 複数のアドレスバッファとカラムプリデコーダとの間で共通アドレスバスラインを利用する半導体メモリ素子 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は半導体メモリ素子に関し、特に複数のアドレスバッファとカラムプリデコーダとの間で共通アドレスバスラインを利用する半導体メモリ素子に関する。
【０００２】
【従来の技術】
図１は従来のビットラインを選択するためのカラムアドレス信号をデコードするための半導体メモリ素子のブロック図である。ビットラインを選択するために、従来の半導体メモリ素子は、外部アドレスバッファブロック１１と、内部アドレスバッファブロック１２と、カラムプリデコーダ(column predecoder)１３と、カラムデコーダ(column decoder)１４と、メモリアレイブロック１５とを備える。
【０００３】
従来の半導体メモリ素子は、外部カラムアドレス信号及び内部カラムアドレス信号とによってビットラインを選択して、メモリアレイブロック１５のメモリセルで読み出し及び書き込み動作を遂行する。図１に示すように、外部アドレスバッファブロック１１は、アドレス信号Ａ0ないしＡNに対してＮ＋１個の外部アドレスバッファ１１１を有している（ここでＮは正の整数である）。外部アドレスバッファブロック１１に含まれる外部アドレスバッファ１１１は、アドレス信号ＡＤＤ及びＡＤＤＢがロードされる２本の相補形外部アドレスバスラインに接続される。外部アドレスバッファブロック１１に含まれたＮ＋１個の外部アドレスバッファ１１１は２（Ｎ＋１）ビット分の２本の外部アドレスバスラインを介してカラムプリデコーダ１３に接続される。
【０００４】
内部アドレスバッファブロック１２は、Ｎ＋１個の内部アドレスバッファ（図示せず）を有する。内部アドレスバッファブロック１２に含まれた内部アドレスバッファは、アドレス信号ＩＮＴ ＡＤＤ及びＩＮＴ ＡＤＤＢがロードされる２本の相補形内部アドレスバスラインに接続される。内部アドレスバッファブロック１２に含まれるＮ＋１個の内部アドレスバッファは２（Ｎ＋１）ビット分の２本の内部アドレスバスラインを介してカラムプリデコーダ１３に接続される。したがって、４（Ｎ＋１）ビット分に対する２本の外部アドレスバスライン及び２本の内部アドレスバスラインにより、外部及び内部アドレスブロック１１及び１２とカラムプリデコーダ１３との間が接続される。
【０００５】
図２は、従来のビットラインを選択するためのカラムアドレス信号をデコードするＤＤＲ(double data rate) ＳＤＲＡＭ(synchronous dynamic random access memory)のブロック図である。
【０００６】
従来のＤＤＲ ＳＤＲＡＭは、図１において説明したような内部及び外部アドレスバッファブロック１１及び１２だけでなく、遅延素子ブロック２６を含む。遅延素子ブロック２６はＮ＋１個の遅延素子を有する。遅延素子ブロック２６に含まれた遅延素子はアドレス信号２ＣＬＫ ＤＬＹ ＡＤＤ及び２ＣＬＫ ＤＬＹ ＡＤＤＢがロードされる２本の相補形アドレスバスラインに接続される。遅延素子ブロック２６に含まれるＮ＋１個の遅延素子は、２（Ｎ＋１）ビット分の２クロック遅延されたアドレスバスラインを有する。ＤＤＲ ＳＤＲＡＭから書き込み命令が出力された後、ＤＤＲ ＳＤＲＡＭが書き込み動作を遂行するために２クロック遅延されたアドレスバスラインを必要とする。従って、ＤＤＲ ＳＤＲＡＭは、２（Ｎ＋１）ビット分の２本の内部アドレスバスラインと、２（Ｎ＋１）ビット分の２本の外部アドレスバスライン及び２（Ｎ＋１）ビット分の２本の２クロック遅延されたアドレスバスラインとを含む６（Ｎ＋１）ビット分に対する６本のアドレスバスラインを必要とする。
【０００７】
【発明が解決しようとする課題】
このような場合において、アドレスバスラインの数を減少させて集積度を増加させることのできる半導体メモリ素子の開発が望まれていた。
【０００８】
本発明は、上記問題点を解決するために案出されたものであり、その目的は複数のアドレスバッファとカラムプリデコーダとの間に１本の共通アドレスバスラインを利用してアドレスバスラインの数を減少させて集積度を増加させることのできる半導体メモリ素子を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、ＤＤＲ型の同期式半導体メモリ素子において、外部からのＮ＋１ビットのアドレス信号をバッファリングすることにより、バッファリングされた読み出し用アドレス信号を生成する外部アドレスバッファと、ライトコマンド信号及びクロック信号に応答して、バッファリングされたアドレス信号を所定時間遅延させることにより、遅延された書き込み用アドレス信号を生成する遅延手段と、共通アドレスバスラインからアドレス信号が入力されて、インクリメントされたバーストアドレス信号を出力する内部アドレスバッファと、読み出し制御信号に応答して上記読み出し用アドレス信号を選択し、書き込み制御信号に応答して上記書き込み用アドレス信号を選択し、バースト制御信号に応答して上記バーストアドレス信号を選択し、上記共通アドレスバスラインにロードするスイッチング手段と、上記スイッチング手段により選択され、上記スイッチング手段との間を接続するＮ＋１本の共通アドレスバスラインを介して伝送されたアドレス信号をプリデコードするプリデコード手段とを含み、上記スイッチング手段は、上記読み出し制御信号に応答して、上記バッファリングされた読み出し用アドレス信号をスイッチングする第１スイッチング手段と、上記書き込み制御信号に応答して、上記遅延された書き込み用アドレス信号をスイッチングする第２スイッチング手段と、上記バースト制御信号に応答して、上記バーストアドレス信号をスイッチングする第３スイッチング手段とを含む。
【００１０】
上記第１スイッチング手段は、上記外部アドレスバッファに接続され、上記バッファリングされた読み出し用アドレス信号に応答してターンオンされる第１トランジスタと、上記第１トランジスタに直列接続され、上記読み出し制御信号に応答してターンオンされる第２トランジスタとを含んでいてもよい。
【００１１】
上記第２スイッチング手段は、上記遅延手段に接続され、上記遅延されたアドレス信号に応答してターンオンされる第３トランジスタと、上記第３トランジスタに直列接続され、上記書き込み制御信号に応答してターンオンされる第４トランジスタとを含んでいてもよい。
【００１２】
上記第３スイッチング手段は、上記内部アドレスバッファに接続され、上記バーストアドレス信号に応答してターンオンされる第５トランジスタと、上記第５トランジスタに直列接続され、上記バースト制御信号に応答してターンオンされる第６トランジスタとを含んでいてもよい。
【００１３】
上記スイッチング手段は、上記共通アドレスバスラインをプレチャ―ジするプレチャージ手段をさらに含んでいてもよい。
【００１４】
上記プリデコード手段に接続され、上記外部アドレス信号に関する情報を示すアドレストレース信号を生成する信号生成手段をさらに含んでいてもよい。
【００１５】
上記アドレストレース信号は、第１アドレストレース信号と、第２アドレストレース信号及び第３アドレストレース信号とを含んでいてもよい。
【００１６】
上記信号生成手段は、上記読み出し制御信号に応答して上記第１アドレストレース信号を生成する第１信号生成手段と、上記書き込み制御信号に応答して上記第２アドレストレース信号を生成する第２信号生成手段と、上記バースト制御信号に応答して上記第３アドレストレース信号を生成する第３信号生成手段とを含んでいてもよい。
【００１７】
上記第１信号生成手段は、ターンオン状態に維持される第１トランジスタと、上記第１トランジスタに接続され、上記読み出し制御信号に応答してターンオンされる第２トランジスタとを含んでいてもよい。
【００１８】
上記第２信号生成手段は、ターンオン状態に維持される第３トランジスタと、上記第３トランジスタに接続され、上記書き込み制御信号に応答してターンオンされる第４トランジスタとを含んでいてもよい。
【００１９】
上記第３信号生成手段は、ターンオン状態に維持される第５トランジスタと、上記第５トランジスタに接続され、上記バースト制御信号に応答してターンオンされる第６トランジスタとを含んでいてもよい。
【００２０】
【発明の実施の形態】
図３は、本発明にかかるビットラインを選択するためのアドレス信号をデコードするＤＤＲ ＳＤＲＡＭのブロック図である。図に示すように、ＤＤＲ ＳＤＲＡは、外部アドレスバッファブロック（外部アドレスバッファ）３１と、内部アドレスバッファブロック（内部アドレスバッファ）３２と、カラムプリデコーダ３３と、カラムデコーダ３４と、メモリアレイブロック３５と、遅延素子ブロック３６と、スイッチングユニットブロック３７と、プレチャージユニットブロック３８と、アドレストレース回路３９とを含む。
【００２１】
図３に示すように、外部アドレスバッファブロック３１は、外部からのアドレス信号Ａ0ないしＡN（外部アドレス信号）に対してＮ＋１個の外部アドレスバッファ３１１を有する。読み出し命令（読み出し制御信号）が出力されると、外部アドレスバッファブロック３１に含まれた外部アドレスバッファ３１１は、スイッチングユニットブロック３７を介して共通アドレスバスラインに接続される。これにより、外部アドレスバッファ３１１によりバッファリングされた読み出し用アドレス信号ＡＤＤが共通アドレスバスラインにロードされる。共通アドレスバスラインは、スイッチングユニットブロック３７とカラムプリデコーダ３３との間を接続している。外部アドレスバッファブロック３１に含まれたＮ＋１個の外部アドレスバッファ３１１は、スイッチングユニットブロック３７を介してＮ＋１ビット分の共通アドレスバスラインに接続される。ここでＮは正の整数である。
【００２２】
また、遅延素子ブロック３６は、Ｎ＋１個の遅延素子（図示せず）を有する。書き込み命令（書き込み制御信号）が出力されると、遅延素子ブロック３６に含まれた遅延素子はスイッチングユニットブロック３７を介して共通アドレスバスラインに接続される。この場合、遅延素子により２クロック遅延された書き込み用アドレス信号２ＣＬＫ ＤＬＹ ＡＤＤが共通アドレスバスラインにロードされる。遅延素子ブロック３６に含まれたＮ＋１個の遅延素子は、スイッチングユニットブロック３７を介してＮ＋１ビット分の共通アドレスバスラインに接続される。
【００２３】
図３に示すように、外部アドレスバッファブロック３１は、外部からのＮ＋１ビットのアドレス信号Ａ0ないしＡN（外部アドレス信号）に対してＮ＋１個の外部アドレスバッファ３１１を有する。読み出し命令（読み出し制御信号）が出力されると、外部アドレスバッファブロック３１に含まれた外部アドレスバッファ３１１は、スイッチングユニットブロック３７を介して共通アドレスバスラインに接続される。これにより、外部アドレスバッファ３１１によりバッファリングされた読み出しアドレス信号ＡＤＤが共通アドレスバスラインにロードされる。共通アドレスバスラインは、スイッチングユニットブロック３７とカラムプリデコーダ３３との間を接続している。外部アドレスバッファブロック３１に含まれたＮ＋１個の外部アドレスバッファ３１１は、スイッチングユニットブロック３７を介してＮ＋１ビット分（Ｎ＋１本）の共通アドレスバスラインに接続される。ここでＮは正の整数である。
【００２４】
Ｎ＋１ビット分の共通アドレスバスラインに接続されたスイッチングユニットブロック３７は、読み出し命令と、書き込み命令と、バースト読み出し及び書き込み命令とに応答して、バッファリングされたアドレス信号ＡＤＤ、２クロック遅延されたアドレス信号２ＣＬＫ ＤＬＹ ＡＤＤ及びインクリメントされた内部アドレス信号ＩＮＴ ＡＤＤのいずれかを選択するスイッチング動作を実行する。
【００２５】
また、内部アドレスバッファブロック３２は、共通アドレスバスラインからアドレス信号ＡＤＤ＿ＣＯＬを受信し、インクリメントされた内部アドレス信号（バーストアドレス信号）ＩＮＴ ＡＤＤを生成するために、Ｎ＋１個の内部アドレスバッファ（図示せず）を有する。バースト読み出し及び書き込み命令が出力されると、内部アドレスバッファブロック３２に含まれた内部アドレスバッファは、スイッチングユニットブロック３７を介して共通アドレスバスラインに接続される。この時、内部アドレスバッファにより生成された内部アドレス信号ＩＮＴ ＡＤＤは共通アドレスバスラインにロードされる。内部アドレスバッファブロック３２に含まれたＮ＋１個の内部アドレスバッファは、スイッチングユニットブロック３７を介してＮ＋１ビット分の共通アドレスバスラインに接続される。
【００２６】
このようにして、ＤＤＲ ＳＤＲＡＭでは、Ｎ＋１ビット分の１本の共通アドレスバスラインを介して、外部アドレス情報、２クロック遅延されたアドレス情報及びインクリメントされた内部アドレス情報のいずれかが選択され、カラムプリデコーダ３３に出力される。図３に示すアドレスバスラインの数は、図２に示したアドレスバスラインの数に比較して１７％まで減少する。
【００２７】
図４は、本発明にかかるＤＤＲ ＳＤＲＡＭに含まれたアドレスバッファ回路の概略図である。読み出し命令が出力されて、アドレスバッファ回路が外部回路（図示せず）からアドレス信号を受信すると、アドレスバッファ回路は、読み出し制御信号ＣＡＳＡＴＶ６ ＲＤに応答して、外部回路からのアドレス信号を共通アドレスバスラインにロードする。すなわち、アドレスバッファ回路は、読み出し制御信号ＣＡＳＡＴＶ６ ＲＤに応答してアドレス信号として出力信号ＡＤＤ ＣＯＬを出力する。外部アドレスバッファ４１は、外部回路からのアドレス信号をバッファリングし、ラッチ４２は外部アドレスバッファ４１によりバッファリングされたアドレス信号をラッチする。
【００２８】
例えば、読み出し命令が出力されて、外部アドレスバッファ４１が外部回路からアドレス信号を受信すると、読み出し制御信号ＣＡＳＡＴＶ６ ＲＤは「ハイ(high)」になり、ＮＭＯＳトランジスタＧ１８はターンオン(turn-on)される。この時、書き込み制御信号ＣＡＳＡＴＶ６ ＷＴ及びバースト制御信号ＩＣＡＳＡＴＶ６が「ロー(low)」になってＮＭＯＳトランジスタＧ５０及びＧ１９はターンオフされる。ＮＭＯＳトランジスタＧ１８が読み出し制御信号ＣＡＳＡＴＶ６ ＲＤに応答してターンオンされ、ＮＭＯＳトランジスタＧ１７がラッチ４２によりラッチされたアドレス信号に応答してターンオンされると、ＮＭＯＳトランジスタＧ１３は出力信号ＡＤＤ ＣＯＬとして「ロー」レベル信号を出力する。ＮＭＯＳトランジスタＧ１７のゲート端子が「ハイ」レベル信号を受信すると、ＮＭＯＳトランジスタＧ１７はターンオンされる。ＮＭＯＳトランジスタＧ１３は、ＮＭＯＳトランジスタＧ１７と、Ｇ２０またはＧ４９のゲート端子が「ハイ」レベル信号を受信する時まで「ハイ」レベル信号を出力する。
【００２９】
また、書き込み命令が出力され、遅延素子４３がバッファリングされたアドレス信号を２クロックの間遅延させると、書き込み制御信号ＣＡＳＡＴＶ６ ＷＴが「ハイ」になってＮＭＯＳトランジスタＧ５０がターンオンされる。遅延素子４３がバッファリングされたアドレス信号と、ライトコマンド信号ＣＡＳＡＴＶ６及びクロック信号ＣＬＫＴ４ ＬＷを受信する。この時、読み出し制御信号ＣＡＳＡＴＶ６ ＲＤ及びバースト制御信号ＩＣＡＳＡＴＶ６が「ロー」になって、ＮＭＯＳトランジスタＧ１８及びＧ１９がターンオフされる。ＮＭＯＳトランジスタＧ５０が書き込み制御信号ＣＡＳＡＴＶ６ ＷＴに応答してターンオンされて、ＮＭＯＳトランジスタＧ４９が遅延されたアドレス信号に応答してターンオンされると、ＮＭＯＳトランジスタＧ１３は出力信号ＡＤＤ ＣＯＬとして「ロー」レベル信号を出力する。ＮＭＯＳトランジスタＧ４９が「ハイ」レベル信号を受信すると、ＮＭＯＳトランジスタＧ４９がターンオンされる。
【００３０】
また、バースト読み出し及び書き込み命令が出力されて、内部アドレスバッファ４６が、内部アドレス信号を生成するために出力信号ＡＤＤ ＣＯＬとしてバッファリングされたアドレス信号または遅延されたアドレス信号を受信すると、バースト制御信号ＩＣＡＳＡＴＶ６が「ハイ」になってＮＭＯＳトランジスタＧ１９がターンオンされる。
【００３１】
この時、書き込み制御信号ＣＡＳＡＴＶ６ ＷＴ及び読み出し制御信号ＣＡＳＡＴＶ６ ＲＤが「ロー」になってＮＭＯＳトランジスタＧ５０及びＧ１８はターンオフされる。ＮＭＯＳトランジスタＧ１９がバースト制御信号ＩＣＡＳＡＴＶ６に応答してターンオンされて、ＮＭＯＳトランジスタＧ２０が内部アドレス信号に応答してターンオンされると、ＮＭＯＳトランジスタＧ１３は出力信号ＡＤＤ ＣＯＬとして「ロー」レベル信号を出力する。ＮＭＯＳトランジスタＧ２０が「ハイ」レベル信号を受信すると、ＮＭＯＳトランジスタＧ２０がターンオンされる。
【００３２】
プレチャージユニット４５は、ＮＭＯＳトランジスタＧ１３に接続されている。ＮＭＯＳトランジスタＧ１３が出力信号ＡＤＤ ＣＯＬを出力した後、プレチャージユニット４５はＮＭＯＳトランジスタＧ１３の端子をプレチャージする。ＰＭＯＳトランジスタＰ２５、Ｐ２６及びＰ５３はインバータ３０の入力端子に電源電圧を印加する。ＰＭＯＳトランジスタＰ５４のソース端子は、電源電圧に接続される。ＰＭＯＳトランジスタＰ５４のドレイン端子はインバータ３０の入力端子に接続される。
【００３３】
図５は、図３に示すカラムプリデコーダ３３に接続されるアドレストレース回路３９の回路図である。
【００３４】
アドレストレース回路３９は、全てのアドレスバッファからのアドレス情報がカラムプリデコーダ３３に到着したかどうかをカラムプリデコーダ３３に知らせるために、アドレストレース信号ＡＤＤ ＴＲＡＣＥを生成する。図５に示すＮＭＯＳトランジスタＧ１７、Ｇ２０及びＧ４９はターンオン状態で一定に維持される。読み出し制御信号ＣＡＳＡＴＶ６ ＲＤと、書き込み制御信号ＣＡＳＡＴＶ６ ＷＴ及びバースト制御信号ＩＣＡＳＡＴＶ６のいずれかがアクティブ化されると、アドレストレース回路３９は、図３に示したカラムプリデコーダ３３に、アドレストレース信号ＡＤＤ ＴＲＡＣＥとして「ロー」レベル信号を出力する。
【００３５】
アドレストレース回路３９は、複数のアドレスバッファの中で最外郭(outmost)アドレスバッファに隣接するように位置する。また、アドレストレース回路３９は、図４に示すアドレスバッファ回路における外部アドレスバッファ４１と、ラッチ４２と、遅延素子４３と、プレチャージユニット４５と、内部アドレスバッファ４６とを除外した回路と同一とすることができる。
【００３６】
本発明の技術思想は、上記の好ましい実施例によって具体的に説明したが、上記した実施例はその説明のためのものであって、本発明はこれに限定されないことに留意されるべきである。また、本発明の技術分野における通常の専門家であるならば、本発明の技術思想の範囲内で種々の実施例が可能であることが理解される。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、半導体メモリ素子において、アドレスバスラインの数を大幅に減らすことができ、これにより半導体素子の集積度を増加させることができる。
【図面の簡単な説明】
【図１】 従来のビットラインを選択するためのアドレス信号をデコードする半導体メモリ素子のブロック図である。
【図２】 従来のビットラインを選択するためのアドレス信号をデコードするＤＤＲ ＳＤＲＡＭのブロック図である。
【図３】 本発明にかかるビットラインを選択するためのアドレス信号をデコードするＤＤＲ ＳＤＲＡＭのブロック図である。
【図４】 本発明にかかるＤＤＲ ＳＤＲＡＭに含まれたアドレスバッファ回路の概略図である。
【図５】 図３に示すカラムプリデコーダに接続されるアドレストレース回路の回路図である。
【符号の説明】
１１、３１ アドレスバッファブロック
１２、３２ 内部アドレスバッファブロック
１３、３３ カラムプリデコーダ
１４、３４ カラムデコーダ
１５、３５ メモリアレイブロック
２６、３６ 遅延素子ブロック
【発明が属する技術分野】
本発明は半導体メモリ素子に関し、特に複数のアドレスバッファとカラムプリデコーダとの間で共通アドレスバスラインを利用する半導体メモリ素子に関する。
【０００２】
【従来の技術】
図１は従来のビットラインを選択するためのカラムアドレス信号をデコードするための半導体メモリ素子のブロック図である。ビットラインを選択するために、従来の半導体メモリ素子は、外部アドレスバッファブロック１１と、内部アドレスバッファブロック１２と、カラムプリデコーダ(column predecoder)１３と、カラムデコーダ(column decoder)１４と、メモリアレイブロック１５とを備える。
【０００３】
従来の半導体メモリ素子は、外部カラムアドレス信号及び内部カラムアドレス信号とによってビットラインを選択して、メモリアレイブロック１５のメモリセルで読み出し及び書き込み動作を遂行する。図１に示すように、外部アドレスバッファブロック１１は、アドレス信号Ａ0ないしＡNに対してＮ＋１個の外部アドレスバッファ１１１を有している（ここでＮは正の整数である）。外部アドレスバッファブロック１１に含まれる外部アドレスバッファ１１１は、アドレス信号ＡＤＤ及びＡＤＤＢがロードされる２本の相補形外部アドレスバスラインに接続される。外部アドレスバッファブロック１１に含まれたＮ＋１個の外部アドレスバッファ１１１は２（Ｎ＋１）ビット分の２本の外部アドレスバスラインを介してカラムプリデコーダ１３に接続される。
【０００４】
内部アドレスバッファブロック１２は、Ｎ＋１個の内部アドレスバッファ（図示せず）を有する。内部アドレスバッファブロック１２に含まれた内部アドレスバッファは、アドレス信号ＩＮＴ ＡＤＤ及びＩＮＴ ＡＤＤＢがロードされる２本の相補形内部アドレスバスラインに接続される。内部アドレスバッファブロック１２に含まれるＮ＋１個の内部アドレスバッファは２（Ｎ＋１）ビット分の２本の内部アドレスバスラインを介してカラムプリデコーダ１３に接続される。したがって、４（Ｎ＋１）ビット分に対する２本の外部アドレスバスライン及び２本の内部アドレスバスラインにより、外部及び内部アドレスブロック１１及び１２とカラムプリデコーダ１３との間が接続される。
【０００５】
図２は、従来のビットラインを選択するためのカラムアドレス信号をデコードするＤＤＲ(double data rate) ＳＤＲＡＭ(synchronous dynamic random access memory)のブロック図である。
【０００６】
従来のＤＤＲ ＳＤＲＡＭは、図１において説明したような内部及び外部アドレスバッファブロック１１及び１２だけでなく、遅延素子ブロック２６を含む。遅延素子ブロック２６はＮ＋１個の遅延素子を有する。遅延素子ブロック２６に含まれた遅延素子はアドレス信号２ＣＬＫ ＤＬＹ ＡＤＤ及び２ＣＬＫ ＤＬＹ ＡＤＤＢがロードされる２本の相補形アドレスバスラインに接続される。遅延素子ブロック２６に含まれるＮ＋１個の遅延素子は、２（Ｎ＋１）ビット分の２クロック遅延されたアドレスバスラインを有する。ＤＤＲ ＳＤＲＡＭから書き込み命令が出力された後、ＤＤＲ ＳＤＲＡＭが書き込み動作を遂行するために２クロック遅延されたアドレスバスラインを必要とする。従って、ＤＤＲ ＳＤＲＡＭは、２（Ｎ＋１）ビット分の２本の内部アドレスバスラインと、２（Ｎ＋１）ビット分の２本の外部アドレスバスライン及び２（Ｎ＋１）ビット分の２本の２クロック遅延されたアドレスバスラインとを含む６（Ｎ＋１）ビット分に対する６本のアドレスバスラインを必要とする。
【０００７】
【発明が解決しようとする課題】
このような場合において、アドレスバスラインの数を減少させて集積度を増加させることのできる半導体メモリ素子の開発が望まれていた。
【０００８】
本発明は、上記問題点を解決するために案出されたものであり、その目的は複数のアドレスバッファとカラムプリデコーダとの間に１本の共通アドレスバスラインを利用してアドレスバスラインの数を減少させて集積度を増加させることのできる半導体メモリ素子を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、ＤＤＲ型の同期式半導体メモリ素子において、外部からのＮ＋１ビットのアドレス信号をバッファリングすることにより、バッファリングされた読み出し用アドレス信号を生成する外部アドレスバッファと、ライトコマンド信号及びクロック信号に応答して、バッファリングされたアドレス信号を所定時間遅延させることにより、遅延された書き込み用アドレス信号を生成する遅延手段と、共通アドレスバスラインからアドレス信号が入力されて、インクリメントされたバーストアドレス信号を出力する内部アドレスバッファと、読み出し制御信号に応答して上記読み出し用アドレス信号を選択し、書き込み制御信号に応答して上記書き込み用アドレス信号を選択し、バースト制御信号に応答して上記バーストアドレス信号を選択し、上記共通アドレスバスラインにロードするスイッチング手段と、上記スイッチング手段により選択され、上記スイッチング手段との間を接続するＮ＋１本の共通アドレスバスラインを介して伝送されたアドレス信号をプリデコードするプリデコード手段とを含み、上記スイッチング手段は、上記読み出し制御信号に応答して、上記バッファリングされた読み出し用アドレス信号をスイッチングする第１スイッチング手段と、上記書き込み制御信号に応答して、上記遅延された書き込み用アドレス信号をスイッチングする第２スイッチング手段と、上記バースト制御信号に応答して、上記バーストアドレス信号をスイッチングする第３スイッチング手段とを含む。
【００１０】
上記第１スイッチング手段は、上記外部アドレスバッファに接続され、上記バッファリングされた読み出し用アドレス信号に応答してターンオンされる第１トランジスタと、上記第１トランジスタに直列接続され、上記読み出し制御信号に応答してターンオンされる第２トランジスタとを含んでいてもよい。
【００１１】
上記第２スイッチング手段は、上記遅延手段に接続され、上記遅延されたアドレス信号に応答してターンオンされる第３トランジスタと、上記第３トランジスタに直列接続され、上記書き込み制御信号に応答してターンオンされる第４トランジスタとを含んでいてもよい。
【００１２】
上記第３スイッチング手段は、上記内部アドレスバッファに接続され、上記バーストアドレス信号に応答してターンオンされる第５トランジスタと、上記第５トランジスタに直列接続され、上記バースト制御信号に応答してターンオンされる第６トランジスタとを含んでいてもよい。
【００１３】
上記スイッチング手段は、上記共通アドレスバスラインをプレチャ―ジするプレチャージ手段をさらに含んでいてもよい。
【００１４】
上記プリデコード手段に接続され、上記外部アドレス信号に関する情報を示すアドレストレース信号を生成する信号生成手段をさらに含んでいてもよい。
【００１５】
上記アドレストレース信号は、第１アドレストレース信号と、第２アドレストレース信号及び第３アドレストレース信号とを含んでいてもよい。
【００１６】
上記信号生成手段は、上記読み出し制御信号に応答して上記第１アドレストレース信号を生成する第１信号生成手段と、上記書き込み制御信号に応答して上記第２アドレストレース信号を生成する第２信号生成手段と、上記バースト制御信号に応答して上記第３アドレストレース信号を生成する第３信号生成手段とを含んでいてもよい。
【００１７】
上記第１信号生成手段は、ターンオン状態に維持される第１トランジスタと、上記第１トランジスタに接続され、上記読み出し制御信号に応答してターンオンされる第２トランジスタとを含んでいてもよい。
【００１８】
上記第２信号生成手段は、ターンオン状態に維持される第３トランジスタと、上記第３トランジスタに接続され、上記書き込み制御信号に応答してターンオンされる第４トランジスタとを含んでいてもよい。
【００１９】
上記第３信号生成手段は、ターンオン状態に維持される第５トランジスタと、上記第５トランジスタに接続され、上記バースト制御信号に応答してターンオンされる第６トランジスタとを含んでいてもよい。
【００２０】
【発明の実施の形態】
図３は、本発明にかかるビットラインを選択するためのアドレス信号をデコードするＤＤＲ ＳＤＲＡＭのブロック図である。図に示すように、ＤＤＲ ＳＤＲＡは、外部アドレスバッファブロック（外部アドレスバッファ）３１と、内部アドレスバッファブロック（内部アドレスバッファ）３２と、カラムプリデコーダ３３と、カラムデコーダ３４と、メモリアレイブロック３５と、遅延素子ブロック３６と、スイッチングユニットブロック３７と、プレチャージユニットブロック３８と、アドレストレース回路３９とを含む。
【００２１】
図３に示すように、外部アドレスバッファブロック３１は、外部からのアドレス信号Ａ0ないしＡN（外部アドレス信号）に対してＮ＋１個の外部アドレスバッファ３１１を有する。読み出し命令（読み出し制御信号）が出力されると、外部アドレスバッファブロック３１に含まれた外部アドレスバッファ３１１は、スイッチングユニットブロック３７を介して共通アドレスバスラインに接続される。これにより、外部アドレスバッファ３１１によりバッファリングされた読み出し用アドレス信号ＡＤＤが共通アドレスバスラインにロードされる。共通アドレスバスラインは、スイッチングユニットブロック３７とカラムプリデコーダ３３との間を接続している。外部アドレスバッファブロック３１に含まれたＮ＋１個の外部アドレスバッファ３１１は、スイッチングユニットブロック３７を介してＮ＋１ビット分の共通アドレスバスラインに接続される。ここでＮは正の整数である。
【００２２】
また、遅延素子ブロック３６は、Ｎ＋１個の遅延素子（図示せず）を有する。書き込み命令（書き込み制御信号）が出力されると、遅延素子ブロック３６に含まれた遅延素子はスイッチングユニットブロック３７を介して共通アドレスバスラインに接続される。この場合、遅延素子により２クロック遅延された書き込み用アドレス信号２ＣＬＫ ＤＬＹ ＡＤＤが共通アドレスバスラインにロードされる。遅延素子ブロック３６に含まれたＮ＋１個の遅延素子は、スイッチングユニットブロック３７を介してＮ＋１ビット分の共通アドレスバスラインに接続される。
【００２３】
図３に示すように、外部アドレスバッファブロック３１は、外部からのＮ＋１ビットのアドレス信号Ａ0ないしＡN（外部アドレス信号）に対してＮ＋１個の外部アドレスバッファ３１１を有する。読み出し命令（読み出し制御信号）が出力されると、外部アドレスバッファブロック３１に含まれた外部アドレスバッファ３１１は、スイッチングユニットブロック３７を介して共通アドレスバスラインに接続される。これにより、外部アドレスバッファ３１１によりバッファリングされた読み出しアドレス信号ＡＤＤが共通アドレスバスラインにロードされる。共通アドレスバスラインは、スイッチングユニットブロック３７とカラムプリデコーダ３３との間を接続している。外部アドレスバッファブロック３１に含まれたＮ＋１個の外部アドレスバッファ３１１は、スイッチングユニットブロック３７を介してＮ＋１ビット分（Ｎ＋１本）の共通アドレスバスラインに接続される。ここでＮは正の整数である。
【００２４】
Ｎ＋１ビット分の共通アドレスバスラインに接続されたスイッチングユニットブロック３７は、読み出し命令と、書き込み命令と、バースト読み出し及び書き込み命令とに応答して、バッファリングされたアドレス信号ＡＤＤ、２クロック遅延されたアドレス信号２ＣＬＫ ＤＬＹ ＡＤＤ及びインクリメントされた内部アドレス信号ＩＮＴ ＡＤＤのいずれかを選択するスイッチング動作を実行する。
【００２５】
また、内部アドレスバッファブロック３２は、共通アドレスバスラインからアドレス信号ＡＤＤ＿ＣＯＬを受信し、インクリメントされた内部アドレス信号（バーストアドレス信号）ＩＮＴ ＡＤＤを生成するために、Ｎ＋１個の内部アドレスバッファ（図示せず）を有する。バースト読み出し及び書き込み命令が出力されると、内部アドレスバッファブロック３２に含まれた内部アドレスバッファは、スイッチングユニットブロック３７を介して共通アドレスバスラインに接続される。この時、内部アドレスバッファにより生成された内部アドレス信号ＩＮＴ ＡＤＤは共通アドレスバスラインにロードされる。内部アドレスバッファブロック３２に含まれたＮ＋１個の内部アドレスバッファは、スイッチングユニットブロック３７を介してＮ＋１ビット分の共通アドレスバスラインに接続される。
【００２６】
このようにして、ＤＤＲ ＳＤＲＡＭでは、Ｎ＋１ビット分の１本の共通アドレスバスラインを介して、外部アドレス情報、２クロック遅延されたアドレス情報及びインクリメントされた内部アドレス情報のいずれかが選択され、カラムプリデコーダ３３に出力される。図３に示すアドレスバスラインの数は、図２に示したアドレスバスラインの数に比較して１７％まで減少する。
【００２７】
図４は、本発明にかかるＤＤＲ ＳＤＲＡＭに含まれたアドレスバッファ回路の概略図である。読み出し命令が出力されて、アドレスバッファ回路が外部回路（図示せず）からアドレス信号を受信すると、アドレスバッファ回路は、読み出し制御信号ＣＡＳＡＴＶ６ ＲＤに応答して、外部回路からのアドレス信号を共通アドレスバスラインにロードする。すなわち、アドレスバッファ回路は、読み出し制御信号ＣＡＳＡＴＶ６ ＲＤに応答してアドレス信号として出力信号ＡＤＤ ＣＯＬを出力する。外部アドレスバッファ４１は、外部回路からのアドレス信号をバッファリングし、ラッチ４２は外部アドレスバッファ４１によりバッファリングされたアドレス信号をラッチする。
【００２８】
例えば、読み出し命令が出力されて、外部アドレスバッファ４１が外部回路からアドレス信号を受信すると、読み出し制御信号ＣＡＳＡＴＶ６ ＲＤは「ハイ(high)」になり、ＮＭＯＳトランジスタＧ１８はターンオン(turn-on)される。この時、書き込み制御信号ＣＡＳＡＴＶ６ ＷＴ及びバースト制御信号ＩＣＡＳＡＴＶ６が「ロー(low)」になってＮＭＯＳトランジスタＧ５０及びＧ１９はターンオフされる。ＮＭＯＳトランジスタＧ１８が読み出し制御信号ＣＡＳＡＴＶ６ ＲＤに応答してターンオンされ、ＮＭＯＳトランジスタＧ１７がラッチ４２によりラッチされたアドレス信号に応答してターンオンされると、ＮＭＯＳトランジスタＧ１３は出力信号ＡＤＤ ＣＯＬとして「ロー」レベル信号を出力する。ＮＭＯＳトランジスタＧ１７のゲート端子が「ハイ」レベル信号を受信すると、ＮＭＯＳトランジスタＧ１７はターンオンされる。ＮＭＯＳトランジスタＧ１３は、ＮＭＯＳトランジスタＧ１７と、Ｇ２０またはＧ４９のゲート端子が「ハイ」レベル信号を受信する時まで「ハイ」レベル信号を出力する。
【００２９】
また、書き込み命令が出力され、遅延素子４３がバッファリングされたアドレス信号を２クロックの間遅延させると、書き込み制御信号ＣＡＳＡＴＶ６ ＷＴが「ハイ」になってＮＭＯＳトランジスタＧ５０がターンオンされる。遅延素子４３がバッファリングされたアドレス信号と、ライトコマンド信号ＣＡＳＡＴＶ６及びクロック信号ＣＬＫＴ４ ＬＷを受信する。この時、読み出し制御信号ＣＡＳＡＴＶ６ ＲＤ及びバースト制御信号ＩＣＡＳＡＴＶ６が「ロー」になって、ＮＭＯＳトランジスタＧ１８及びＧ１９がターンオフされる。ＮＭＯＳトランジスタＧ５０が書き込み制御信号ＣＡＳＡＴＶ６ ＷＴに応答してターンオンされて、ＮＭＯＳトランジスタＧ４９が遅延されたアドレス信号に応答してターンオンされると、ＮＭＯＳトランジスタＧ１３は出力信号ＡＤＤ ＣＯＬとして「ロー」レベル信号を出力する。ＮＭＯＳトランジスタＧ４９が「ハイ」レベル信号を受信すると、ＮＭＯＳトランジスタＧ４９がターンオンされる。
【００３０】
また、バースト読み出し及び書き込み命令が出力されて、内部アドレスバッファ４６が、内部アドレス信号を生成するために出力信号ＡＤＤ ＣＯＬとしてバッファリングされたアドレス信号または遅延されたアドレス信号を受信すると、バースト制御信号ＩＣＡＳＡＴＶ６が「ハイ」になってＮＭＯＳトランジスタＧ１９がターンオンされる。
【００３１】
この時、書き込み制御信号ＣＡＳＡＴＶ６ ＷＴ及び読み出し制御信号ＣＡＳＡＴＶ６ ＲＤが「ロー」になってＮＭＯＳトランジスタＧ５０及びＧ１８はターンオフされる。ＮＭＯＳトランジスタＧ１９がバースト制御信号ＩＣＡＳＡＴＶ６に応答してターンオンされて、ＮＭＯＳトランジスタＧ２０が内部アドレス信号に応答してターンオンされると、ＮＭＯＳトランジスタＧ１３は出力信号ＡＤＤ ＣＯＬとして「ロー」レベル信号を出力する。ＮＭＯＳトランジスタＧ２０が「ハイ」レベル信号を受信すると、ＮＭＯＳトランジスタＧ２０がターンオンされる。
【００３２】
プレチャージユニット４５は、ＮＭＯＳトランジスタＧ１３に接続されている。ＮＭＯＳトランジスタＧ１３が出力信号ＡＤＤ ＣＯＬを出力した後、プレチャージユニット４５はＮＭＯＳトランジスタＧ１３の端子をプレチャージする。ＰＭＯＳトランジスタＰ２５、Ｐ２６及びＰ５３はインバータ３０の入力端子に電源電圧を印加する。ＰＭＯＳトランジスタＰ５４のソース端子は、電源電圧に接続される。ＰＭＯＳトランジスタＰ５４のドレイン端子はインバータ３０の入力端子に接続される。
【００３３】
図５は、図３に示すカラムプリデコーダ３３に接続されるアドレストレース回路３９の回路図である。
【００３４】
アドレストレース回路３９は、全てのアドレスバッファからのアドレス情報がカラムプリデコーダ３３に到着したかどうかをカラムプリデコーダ３３に知らせるために、アドレストレース信号ＡＤＤ ＴＲＡＣＥを生成する。図５に示すＮＭＯＳトランジスタＧ１７、Ｇ２０及びＧ４９はターンオン状態で一定に維持される。読み出し制御信号ＣＡＳＡＴＶ６ ＲＤと、書き込み制御信号ＣＡＳＡＴＶ６ ＷＴ及びバースト制御信号ＩＣＡＳＡＴＶ６のいずれかがアクティブ化されると、アドレストレース回路３９は、図３に示したカラムプリデコーダ３３に、アドレストレース信号ＡＤＤ ＴＲＡＣＥとして「ロー」レベル信号を出力する。
【００３５】
アドレストレース回路３９は、複数のアドレスバッファの中で最外郭(outmost)アドレスバッファに隣接するように位置する。また、アドレストレース回路３９は、図４に示すアドレスバッファ回路における外部アドレスバッファ４１と、ラッチ４２と、遅延素子４３と、プレチャージユニット４５と、内部アドレスバッファ４６とを除外した回路と同一とすることができる。
【００３６】
本発明の技術思想は、上記の好ましい実施例によって具体的に説明したが、上記した実施例はその説明のためのものであって、本発明はこれに限定されないことに留意されるべきである。また、本発明の技術分野における通常の専門家であるならば、本発明の技術思想の範囲内で種々の実施例が可能であることが理解される。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、半導体メモリ素子において、アドレスバスラインの数を大幅に減らすことができ、これにより半導体素子の集積度を増加させることができる。
【図面の簡単な説明】
【図１】 従来のビットラインを選択するためのアドレス信号をデコードする半導体メモリ素子のブロック図である。
【図２】 従来のビットラインを選択するためのアドレス信号をデコードするＤＤＲ ＳＤＲＡＭのブロック図である。
【図３】 本発明にかかるビットラインを選択するためのアドレス信号をデコードするＤＤＲ ＳＤＲＡＭのブロック図である。
【図４】 本発明にかかるＤＤＲ ＳＤＲＡＭに含まれたアドレスバッファ回路の概略図である。
【図５】 図３に示すカラムプリデコーダに接続されるアドレストレース回路の回路図である。
【符号の説明】
１１、３１ アドレスバッファブロック
１２、３２ 内部アドレスバッファブロック
１３、３３ カラムプリデコーダ
１４、３４ カラムデコーダ
１５、３５ メモリアレイブロック
２６、３６ 遅延素子ブロック
Claims (11)
- ＤＤＲ型の同期式半導体メモリ素子において、
外部からのＮ＋１ビットのアドレス信号をバッファリングすることにより、バッファリングされた読み出し用アドレス信号を生成する外部アドレスバッファと、
ライトコマンド信号及びクロック信号に応答して、バッファリングされたアドレス信号を所定時間遅延させることにより、遅延された書き込み用アドレス信号を生成する遅延手段と、
共通アドレスバスラインからアドレス信号が入力されて、インクリメントされたバーストアドレス信号を出力する内部アドレスバッファと、
読み出し制御信号に応答して上記読み出し用アドレス信号を選択し、書き込み制御信号に応答して上記書き込み用アドレス信号を選択し、バースト制御信号に応答して上記バーストアドレス信号を選択し、上記共通アドレスバスラインにロードするスイッチング手段と、
上記スイッチング手段により選択され、上記スイッチング手段との間を接続するＮ＋１本の共通アドレスバスラインを介して伝送されたアドレス信号をプリデコードするプリデコード手段とを含み、
上記スイッチング手段は、上記読み出し制御信号に応答して、上記バッファリングされた読み出し用アドレス信号をスイッチングする第１スイッチング手段と、上記書き込み制御信号に応答して、上記遅延された書き込み用アドレス信号をスイッチングする第２スイッチング手段と、上記バースト制御信号に応答して、上記バーストアドレス信号をスイッチングする第３スイッチング手段とを含むＤＤＲ型の同期式半導体メモリ素子。 - 上記第１スイッチング手段は、上記外部アドレスバッファに接続され、上記バッファリングされた読み出し用アドレス信号に応答してターンオンされる第１トランジスタと、
上記第１トランジスタに直列接続され、上記読み出し制御信号に応答してターンオンされる第２トランジスタとを含む請求項１記載のＤＤＲ型の同期式半導体メモリ素子。 - 上記第２スイッチング手段は、上記遅延手段に接続され、上記遅延された書き込み用アドレス信号に応答してターンオンされる第３トランジスタと、
上記第３トランジスタに直列接続され、上記書き込み制御信号に応答してターンオンされる第４トランジスタとを含む請求項１記載のＤＤＲ型の同期式半導体メモリ素子。 - 上記第３スイッチング手段は、
上記内部アドレスバッファに接続され、上記バーストアドレス信号に応答してターンオンされる第５トランジスタと、
上記第５トランジスタに直列接続され、上記バースト制御信号に応答してターンオンされる第６トランジスタとを含む請求項１記載のＤＤＲ型の同期式半導体メモリ素子。 - 上記スイッチング手段は、
上記共通アドレスバスラインをプレチャ―ジするプレチャージ手段をさらに含む請求項１記載のＤＤＲ型の同期式半導体メモリ素子。 - 上記プリデコード手段に接続され、上記外部アドレス信号に関する情報を示すアドレストレース信号を生成する信号生成手段をさらに含む請求項１記載のＤＤＲ型の同期式半導体メモリ素子。
- 上記アドレストレース信号は、
第１アドレストレース信号と、第２アドレストレース信号及び第３アドレストレース信号とを含む請求項６記載のＤＤＲ型の同期式半導体メモリ素子。 - 上記信号生成手段は、
上記読み出し制御信号に応答して上記第１アドレストレース信号を生成する第１信号生成手段と、
上記書き込み制御信号に応答して上記第２アドレストレース信号を生成する第２信号生成手段と、
上記バースト制御信号に応答して上記第３アドレストレース信号を生成する第３信号生成手段とを含む請求項７記載のＤＤＲ型の同期式半導体メモリ素子。 - 上記第１信号生成手段は、
ターンオン状態に維持される第１トランジスタと、上記第１トランジスタに接続され、上記読み出し制御信号に応答してターンオンされる第２トランジスタとを含む請求項８記載のＤＤＲ型の同期式半導体メモリ素子。 - 上記第２信号生成手段は、
ターンオン状態に維持される第３トランジスタと、
上記第３トランジスタに接続され、上記書き込み制御信号に応答してターンオンされる第４トランジスタとを含む請求項８記載のＤＤＲ型の同期式半導体メモリ素子。 - 上記第３信号生成手段は、
ターンオン状態に維持される第５トランジスタと、上記第５トランジスタに接続され、上記バースト制御信号に応答してターンオンされる第６トランジスタとを含む請求項８記載のＤＤＲ型の同期式半導体メモリ素子。
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