KR100709451B1 - 글로벌 판독 데이터 버스라인 프리챠지회로 - Google Patents

Abstract

본 발명은 셀프 지연회로를 이용하여 특정 변화시에만 지연을 주도록 구성된 글로벌 판독 데이터 버스 라인 프리챠지회로에 관한 것으로, 특정 변화시에만 신호를 지연시키는 셀프 지연회로를 사용하여 프로세스 등의 외부변화가 있더라도 프리챠지 시간의 변화를 방지하는 것을 목적으로 한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치의 글로벌 판독 데이터 버스라인 프리챠지회로는, 글로벌 판독 데이터 및 글로벌 판독 데이터 바 버스라인의 레벨상태를 결정하는 래치회로와, 글로벌 판독 데이터와 글로벌 판독 데이터 바를 입력으로 하는 논리회로부와, 논리회로부의 출력을 입력받아 특정 변화시에만 일정 시간 지연시키는 셀프 지연회로와, 셀프 지연회로의 타이밍을 선택적으로 조절하는 타이밍 조절부와, 셀프 지연회로의 출력을 입력받아 글로벌 판독 데이터 및 글로벌 판독 데이터 바 버스 라인을 프리챠지시키는 복수의 프리챠지용 트랜지스터와, 글로벌 판독 데이터 및 글로벌 판독 데이터 바 버스라인의 초기전위를 일정한 상태로 유지시키는 복수의 트랜지스터를 구비함으로써, 프리챠지 마진을 확보하여 tCK를 개선함으로써 수율(Yield)을 향상시킬 수 있다.

Description

글로벌 판독 데이터 버스라인 프리챠지회로{GLOBAL READ DATA BUS LINE PRECHARGE CIRCUIT}

도 1은 일반적으로 메모리에서 사용하는 데이터 경로를 나타낸 블록도,

도 2는 종래에 사용된 글로벌 판독 데이터 버스라인 프리챠지회로를 나타낸 도면,

도 3은 도 2의 글로벌 판독 데이터 버스라인 프리챠지회로의 시뮬레이션 결과를 나타낸 도면,

도 4는 도 2의 글로벌 판독 데이터 버스라인 프리챠지회로의 타이밍도,

도 5는 본 발명의 바람직한 실시예에 따른 글로벌 판독 데이터 버스라인 프리챠지회로를 나타낸 도면,

도 6은 도 5에 나타낸 글로벌 판독 데이터 버스라인 프리챠지회로의 시뮬레이션 결과를 나타낸 도면,

도 7은 도 5에 나타낸 글로벌 판독 데이터 버스라인 프리챠지회로의 타이밍도.

< 도면의 주요부분에 대한 부호의 설명 >

200, 500 : 글로벌 판독 데이터 버스라인 프리챠지회로

502 : 래치회로 504 : 논리회로부

506 : 셀프 지연회로 508 : 타이밍 조절부

본 발명은 글로벌 판독 데이터 버스라인 프리챠지회로에 관한 것으로, 특히 셀프 지연회로를 이용하여 특정 변화시에만 지연을 주도록 구성된 글로벌 판독 데이터 버스라인 프리챠지회로에 관한 것이다.

도 1은 모든 메모리에서 사용하는 일반적인 데이터 경로 구조를 나타낸다.

이하, 도 1에 대한 데이터 경로의 동작을 설명한다.

우선, 원하는 로우 어드레스를 인식하여 내부단자로 받아들였다고 가정하자. 적당한 시간이 지나 워드 라인이 '하이'로 상승하게 되면 워드 라인에 연결된 수 개의 메모리 셀의 데이터가 비트 라인(bl)/비트 라인 바 (blb)를 통해서 센프 앰프(S/A)에 의해 증폭된다. 상기 데이터가 증폭된 후에 일정시간이 지나면(센싱이 완료되는 시간), 컬럼 디코더가 인에이블되고, 선택된 컬럼 선택신호(Yi)만 '하이'로 되어 선택된다. 로컬 데이터 버스(ldb)와 로컬 데이터 버스 바(ldbb) 신호의 전위는 센싱되기 전까지 프리챠지 레벨, 즉 Vcc를 유지하게 된다.

다음에, 상기 선택된 컬럼 선택신호(Yi)의 게이트가 턴-온되면, 로컬 데이터 버스(ldb)/로컬 데이터 버스 바(ldbb)가 비트 라인(bl)/비트 라인 바(blb)에 연결되어 로컬 데이터 버스(ldb)와 로컬 데이터 버스 바(ldbb) 라인 사이에 전위차가 발생하게 된다.

만일, 데이터가 '0'을 판독하면, 로컬 데이터 버스(ldb) 라인은 프리챠지 레벨에서 약간 하강된 전위를 갖게 되고, 로컬 데이터 버스 바(ldbb) 라인은 프리챠지 레벨을 그대로 유지하게 된다. 그리고, 이 로컬 데이터 버스(ldb) 라인과 로컬 데이터 버스 바(ldbb) 라인 사이의 전위차는 데이터 버스 센스 앰프(DB S/A)에 의해 증폭된 후에, 글로벌 판독 데이터 버스라인 프리챠지회로(200)에 의해 글로벌 판독 데이터(grd)/글로벌 판독 데이터 바(grdb) 버스라인에 프리챠지된 다음, 파이프 레지스터(300)에서 래치상태를 유지하다가 외부명령(pcnt<0>∼pcnt<2>, pcd<0>∼pcd<2>)에 따라 필요한 데이터 수(버스트 길이)만큼 연속적으로 데이터 출력 버퍼(400)를 거쳐 데이터 출력 단자(DQ)로 전달된다.

따라서, 고속으로 판독동작을 수행하기 위해서는 데이터 버스 센스 앰프(DB S/A)가 고속동작이 가능해야 한다. 그러나, 글로벌 판독 데이터/글로벌 판독 데이터 바(grd/grdb) 버스라인은 프리챠지 상태에선 'Vint' 레벨을 유지해야 하는데 외부의 영향에 의해 'Vint' 레벨을 유지하지 못하고 변하게 된다. 이럴 경우, 출력 데이터는 오 데이터를 출력하게 되어 고장(fail)이 발생하게 된다.

도 2는 종래의 글로벌 판독 데이터 버스라인 프리챠지 회로(200)를 나타낸다.

도 2에 나타낸 글로벌 판독 데이터/글로벌 판독 데이터 바(grd/grdb) 버스라인 프리챠지회로(200)는 라인의 길이가 길어서 기생 캐패시턴스(parasitic capacitance)가 대기시에 미리 '하이'로 프리챠지하여 고속전송이 가능하도록 준비해둔 회로이다.

또한, 최근에는 DC 전류를 감소시키고자 펄스형태로 데이터의 판독/기록을 진행하는 것이 일반적인데, 종래의 경우, 즉 도 2에 나타낸 인버터(IV1∼IVn)의 구조는 MOS 트랜지스터의 특성변화에 따라 지연시간이 변화하게 되어 프리챠지 시간이 변하게 되는 문제점이 있다.

도 3은 도 2에 나타낸 글로벌 판독 데이터 버스라인 프리챠지회로(200)의 시뮬레이션 결과를 나타낸 것이고, 도 4는 도 2에 나타낸 글로벌 판독 데이터 버스라인 프리챠지회로(200)의 시뮬레이션 결과를 나타낸 타이밍도이다.

상술한 바와 같이, MOS 트랜지스터의 전류 레벨이 증가하여 지연 시간이 짧아지는 경우에는, 로딩이 큰 글로벌 판독 데이터(grd)/글로벌 판독 데이터 바(grdb) 버스라인이 완전히 Vint 레벨로 프리챠지되지 못한 상태에서 프리챠지를 멈추는 경우가 있다. 만약 연속해서 하이 데이터를 판독하거나 로우 데이터를 판독하는 경우에는 프리챠지가 덜 된 것이 축적되어 프리챠지 레벨이 더욱 더 Vint 레벨 아래로 떨어지게 된다. 그 후에, 반전된 데이터를 판독하는 경우에는 글로벌 판독 데이터(grd)/글로벌 판독 데이터 바(grdb) 버스라인이 둘다 로우 레벨로 인식된 상태로 파이프 레지스터에 저장되어, 도 4에 나타낸 바와 같이 데이터가 Hi-Z의 고장상태를 발생한다.

따라서, 본 발명은 상술한 문제점을 감안하여 이루어진 것으로, 특정 변화시에만 신호를 지연시키는 셀프 지연회로를 사용하여 프로세스 등의 외부변화가 있더라도 프리챠지 시간의 변화를 방지하는 것을 목적으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

삭제

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 글로벌 판독 데이터 버스라인 프리챠지회로는, 글로벌 판독 데이터 버스라인의 레벨상태를 결정하는 래치회로와, 글로벌 판독 데이터 버스라인의 출력을 입력으로 하여 논리연산하는 논리회로부와, 논리회로부의 출력을 입력받아 특정 변화시에만 신호를 지연시키는 셀프 지연회로와, 셀프 지연회로의 지연 타이밍을 선택적으로 조절하는 타이밍 조절부와, 셀프 지연회로의 출력에 따라 글로벌 판독 데이터 버스라인을 프리챠지시키는 복수의 프리챠지용 소자, 및 글로벌 판독 데이터 버스라인의 초기 전위를 일정한 상태로 유지시키는 복수의 트랜지스터를 구비한 것을 특징으로 한다.
이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 따른 글로벌 데이터 버스라인 프리챠지회로(500)에 대해서 설명한다.
도 5는 본 발명에 따른 글로벌 데이터 버스라인 프리챠지회로(500)를 나타낸다.

도 5에 나타낸 글로벌 데이터 버스라인 프리챠지회로(500)는, 글로벌 판독 데이터 버스라인(grd, grdb)의 레벨상태를 결정하는 래치회로(502)와, 상기 글로벌 판독 데이터 버스라인(grd, grdb)을 입력으로 하여 논리연산하는 논리회로부(504)와, 상기 논리회로부(504)의 출력을 입력받아 특정 변화시에만 일정시간 지연시키는 셀프 지연회로(506)와, 상기 셀프 지연회로(506)의 출력신호를 입력받아 연속해서 반전시키는 복수의 인버터(IV14, IV15, IV16)와, 상기 셀프 지연회로(506)의 타이밍을 선택적으로 조절하는 타이밍 조절부(508)와, 상기 인버터(IV16)의 출력에 따라 상기 글로벌 판독 데이터 버스라인(grd, grdb)을 프리챠지시키는 복수의 프리챠지용 소자(510)와, 상기 글로벌 판독 데이터 버스라인(grd, grdb)의 초기 전위를 일정한 상태로 유지시키는 복수의 트랜지스터(P13, P14)를 구비한다.
상술한 래치회로(502)는 드레인이 글로벌 판독 데이터(grd) 버스라인에 접속되고 소스가 전원에 접속되며 게이트가 크로스 커플 형태로 글로벌 판독 데이터 바(grdb) 버스라인에 접속된 PMOS 트랜지스터(P11)와 드레인이 글로벌 판독 데이터 바(grdb) 버스라인에 연결되고 소스가 전원에 접속되며 게이트가 크로스 커플 형태로 글로벌 판독 데이터(grd) 버스라인에 접속된 PMOS 트랜지스터(P12)로 이루어져 있다.

삭제

이 래치회로(502)는 글로벌 판독 데이터(grd)가 하이상태이면 또 다른 글로벌 판독 데이터 바(grdb)가 이전의 상태를 그대로 유지하게 하고, 반대로 글로벌 판독 데이터 바(grdb)가 하이상태이면 상기 글로벌 판독 데이터(grd)가 이전의 상태를 그대로 유지하게 하여, 필요시 순간적으로 Vdd 레벨로 만들어 주는 역할을 한다.

또한, 도 5에 나타낸 논리회로부(504)는 상기 글로벌 판독 데이터(grd)와 상기 글로벌 판독 데이터 바(grdb)를 입력으로 하여 낸드 처리하는 낸드 게이트(ND11)와 상기 낸드 게이트(ND11)의 출력을 입력받아 반전시키는 인버터(IV11)로 구성되어 있다.
그리고, 상기 셀프 지연회로(506)는 지연부와, 논리소자를 구비한다. 여기서, 지연부는 상기 인버터(IV11)의 출력을 입력받아 지연시키는 인버터(IV12, IV13)를 구비한다. 그리고, 논리소자는 상기 인버터(IV11)의 출력과 상기 인버터(IV12, IV13)에 의해 특정시간 만큼 지연된 신호를 입력받아 낸드 처리하는 낸드 게이트(ND12)로 구성되어 공정변화에 보다 적게 영향을 받게 된다.

또, 상기 타이잉 조절부(508)는, 복수의 캐패시터(G11, G12, G13, G14, G15)로 구성되어 목적에 따라 선택적으로 상기 셀프 지연회로(506)의 타이밍을 조절한다.

여기서, 복수의 프리챠지용 소자(510)는 PMOS 소자로 이루어진 복수의 프리챠지용 트랜지스터(P15, P16)를 구비한다.
그리고, PMOS 트랜지스터(P13, P14)는 PMOS 트랜지스터(P15, P16)에 비해 사이즈가 1/10 정도로 매우 작게 설계되고, 초기 상태에서, 즉 파워-온된 후 바로 상기 글로벌 판독 데이터(grd)/글로벌 판독 데이터 바(grdb) 버스라인의 초기전위를 일정한 상태로 유지시키기 때문에 글로벌 판독 데이터(grd)/글로벌 판독 데이터 바(grdb) 버스라인 중 하나를 하이상태로 만들 때 더 빠르게 처리할 수 있다.

이하, 본 발명의 바람직한 실시예에 따른 글로벌 판독 데이터 버스라인 프리챠지회로(500)의 동작에 대해서 설명한다.

상기 글로벌 판독 데이터/상기 글로벌 판독 데이터 바(grd/grdb) 버스라인의 프리챠지 시작과 종료는 상기 셀프 지연회로(506)의 일정한 셀프 지연시간 후에 PMOS 트랜지스터(P15)를 열고 닫음으로써 수행된다. 이러한 셀프 지연회로(506)는 CMOS로 구성되어 있고, 글로벌 판독 데이터(grd) 또는 글로벌 판독 데이터 바(grdb) 버스라인이 프리챠지를 시작한 후 Vss로부터 어느 레벨 이상 올라가면 CMOS의 레벨이 천이된 걸로 인식하여, 프리챠지 종료를 시작한다.

이렇게 함으로써, 글로벌 판독 데이터/글로벌 판독 데이터 바(grd/grdb) 버스라인은 프리챠지 상태에선 Vint 레벨을 유지하고, 하이 데이터를 판독한 경우에는 글로벌 판독 데이터 바(grdb) 버스라인만 Vss 레벨로 하강하고, 로우 데이터를 판독한 경우에는 글로벌 판독 데이터(grd) 버스라인만 Vss 레벨로 하강하게 되어, Hi-Z의 고장상태가 발생하는 것을 방지할 수 있다.

도 6은 본 발명의 바람직한 실시예에 따른 글로벌 판독 데이터 버스라인 프리챠지회로(500)의 시뮬레이션 결과를 나타내고, 도 7은 상기 도 5의 시뮬레이션 결과를 나타내는 타이밍도이다.

결과적으로, 본 발명의 글로벌 판독 데이터 버스라인 프리챠지회로(500)에 공정변화에 영향을 적게 받는 셀프 지연회로(506)를 적용함으로써, 종래와 같은 HI-Z의 고장상태가 발생하는 것을 방지할 수 있다(도 7참조).

상술한 바와 같이, 본 발명에 따른 글로벌 판독 데이터 버스라인 프리챠지회로가 셀프 지연회로를 이용해서 특정 변화시에만 지연을 주도록 구현됨으로써 프리챠지 마진을 보다 많이 확보할 수 있어 tCK를 개선할 수 있고, 이것에 의해 수율(Yield)을 향상시킬 수 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 반도체 메모리 장치의 글로벌 판독 데이터 버스라인 프리챠지회로에 있어서,

   글로벌 판독 데이터 버스라인의 레벨상태를 결정하는 래치회로와,

   상기 글로벌 판독 데이터 버스라인의 출력을 입력으로 하여 논리연산하는 논리회로부와,

   상기 논리회로부의 출력을 입력받아 특정 변화시에만 신호를 지연시키는 셀프 지연회로와,

   상기 셀프 지연회로의 지연 타이밍을 선택적으로 조절하는 타이밍 조절부와,

   상기 셀프 지연회로의 출력에 따라 상기 글로벌 판독 데이터 버스라인을 프리챠지시키는 복수의 프리챠지용 소자, 및

   상기 글로벌 판독 데이터 버스라인의 초기 전위를 일정한 상태로 유지시키는 복수의 트랜지스터를 구비한 것을 특징으로 하는 글로벌 판독 데이터 버스라인 프리챠지회로.
2. 제 1 항에 있어서, 상기 셀프 지연회로는,

   상기 논리회로부의 출력신호를 입력받아 이를 일정한 시간 지연시키는 지연부, 및

   상기 논리회로부의 출력신호와 상기 지연부의 출력신호를 입력받아 논리 조합하는 논리소자로 구성된 것을 특징으로 하는 글로벌 판독 데이터 버스라인 프리챠지회로.
3. 제 1 항에 있어서,

   상기 셀프 지연회로는 상기 복수의 프리챠지용 소자를 이용해서 글로벌 판독 데이터 버스라인의 시작과 종료를 수행하는 것을 특징으로 하는 글로벌 판독 데이터 버스라인 프리챠지회로.
4. 제 3 항에 있어서,

   상기 셀프 지연회로는 글로벌 판독 데이터 버스라인이 프리챠지를 시작한 후에 접지전압에서 일정한 레벨 이상 올라가면 프리챠지를 종료시키는 것을 특징으로 하는 글로벌 판독 데이터 버스라인 프리챠지회로.
5. 제 1 항에 있어서,

   상기 타이밍 조절부는 복수의 캐패시터로 이루어진 것을 특징으로 하는 글로벌 판독 데이터 버스라인 프리챠지회로.
6. 제 1 항에 있어서,

   상기 복수의 프리챠지용 소자는 PMOS 트랜지스터인 것을 특징으로 하는 글로벌 판독 데이터 버스라인 프리챠지회로.

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