KR101184517B1 - 메모리 장치의 동적 리프레시를 개선하는 장치 및 방법 - Google Patents

메모리 장치의 동적 리프레시를 개선하는 장치 및 방법 Download PDF

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Abstract

메모리 장치 내의 활성 워드 라인을 닫는 제어 펄스를 발생하는 장치 및 방법이 제공된다. 시간 지연 부분과 리셋 부분을 가지는 시간 지연 발생기는 클로즈 신호를 발생하는 데 사용된다. 시간 지연 부분은 지정 시간 지연 간격을 정의한다. 타임아웃 발생기는 메모리 장치를 위한 리프레시 제어기 내의 어드레스 변화 검출기와 함께 사용된다. 상기 방법에서, 액티브 모드 신호에 응답하여 제어 신호를 발생하고, 지정 시간 지연 간격을 측정하는 타이머가 제어 펄스에 응답하여 활성화되고, 클로즈 신호가 지정 시간 지연 간격의 경과 시에 생성되며, 그리고 클로즈 신호에 응답하여 활성 워드 라인이 닫힌다.

Description

메모리 장치의 동적 리프레시를 개선하는 장치 및 방법{Apparatus and Method for Improving Dynamic Refresh in a Memeory Device}
본 발명은 일반적으로 집적회로에 의해 소비되는 전력을 줄이기 위한 것에 관한 것으로, 특히, DRAM에 의해 소비되는 대기 전력을 줄이기 위한 것이다.
일반적인 DRAM(dynamic random access memory) 장치는 복수의 메모리 셀들로 구성된다. 각 셀들은 트랜지스터와 커패시터를 포함한다. 각 메모리 셀은 1 비트 데이터를 전압의 형태로 저장한다. 고 전압 레벨(예, 3V)은 로직 "1"을 나타내며, 반면에 저 전압 레벨(예, 0V)은 로직 "0"를 나타낸다. 메모리 셀은 어레이 내에 배열되며, 각 메모리 셀은 워드 라인과 디지트 라인에 연결된다. 또한, DRAM은 드라이버와, 감지 증폭기, 입출력 장치 및 전력 공급장치 등의 주변 회로를 포함한다. 이들은 메모리 셀들을 식별하고 메모리 셀에 접속하며, 다른 무엇보다도 메모리 셀 내에 정보를 저장하고 메모리 셀로부터 정보를 독출하는 데 사용된다.
DRAM과 관련된 하나의 특징은 개별적인 셀의 커패시터에 저장된 전압이 시간이 지남에 따라 누설 전류의 영향으로 소모되는 경향이 있다는 것이다. 따라서, 그 내부에 저장된 데이터를 보전하도록 DRAM 셀이 주기적으로 리프레시(refresh) 되어야 한다. 리프레시 동작은 일반적은 특정 메모리 셀에 보존된 데이터를 감지하고 감지 증폭기로부터의 데이터를 메모리 셀 내의 전체 CMOS 로직 레벨로 다시 복원하는 단계를 포함한다. 리프레시 동작이 완료되기 전(즉, 메모리 셀이 저장된 전하를 잃어버리기 전)에 걸리는 최대 시간을 리프레시 비율이라 한다. DRAM 구조에 기인하여, DRAM은 동작 모드에 따라 여러 리프레시 비율을 가진다. 예를 들어, 대기 모드에서의 DARM 동작(예, 디지트 라인이 등화 되고 Vcc/2로 프리차지되며, 워드 라인이 오프될 때)은 하나의 리프레시 비율을 가지며 이는 "정적 리프레시 비율"이라 한다. 반면에, 액티브 모드(예, 감지 증폭기가 활성화되고 디지트 라인이 CMOS 로직 레벨(Vcc 및 GND)로 될 때)에서의 동일한 DRAM 동작은 다른 리프레시 비율을 가지며, 이를 "동적 리프레시 비율"이라 한다.
DRAM에 의해 사용되는 대기 전력이나 "셀프 리프레시" 전류의 양이 리프레시 비율에 따른다. DRAM의 가능한 가장 느린 리프레시 비율에서의 리프레시 동작에 의해 대기 전력과 셀프 리프레시 전류가 감소할 수 있다. 예를 들어, PSRAM(pseud-static random access memory)가 약 1000ms의 정적 리프레시 비율, 약 100ms의 동적 리프레시 비율 (즉, 셀들은 매 100mS 마다 리프레시를 필요로 함)을 가진다. 1000mS(즉, 정적 리프레시 비율에서) 마다 PSRAM을 리프레시하는 것은, 100mS(즉, 동적 리프레시 비율에서)마다 PSRAM을 리프레시 하는 것에 비해, 적은 대기 전력 및 셀프 리프레시 전류를 소비할 것이다. 왜냐하면, 리프레시 동작이 덜 자주 수행되기 때문이다. 그러나 DRAM 메모리 어레이가 스탠바이나 액티브 모드 양쪽 모두에서 동작하여야 하기 때문에, 더 빠른 동적 리프레시 비율이 장치의 전체 리프레시 비율을 결정한다. 따라서, 리프레시 비율이 가장 나쁜 경우의 조건(여기서는, 100mS의 리프레시 비율)으로 설정되어 저장 데이터의 보존을 보장한다.
따라서, 더 긴 유효 리프레시 비율을 이용함으로써, 대기 모드 동안 메모리 장치 내의 전류 흐름을 감소시키고 종래 기술의 다른 제약들을 극복할 수 있는 장치 및 방법 필요하다.
본 발명의 일 측면은 시간 지연 부분과 리셋 부분을 가지는 타임아웃 발생기에 관한 것이다. 시간 지연 부분은 지정 시간 지연 간격을 정의한다. 타임아웃 발생기 회로는 메모리 장치 내의 활성 워드 라인을 닫는 "클로즈" 신호를 생성하도록 동작한다. 타임아웃 발생기는 메모리 장체에 대한 제어 로직 내의 어드레스 변환 검출기와 함께 사용된다.
본 발명의 다른 측면은 메모리 장치 내 활성 워드 라인을 닫는 방법에 관한 것이다. 상기 방법은, 액티브 모드 신호에 응답하여 제어 신호를 발생하고, 지정 시간 지연 간격을 측정하는 타이머가 제어 펄스에 응답하여 활성화되고, 클로즈 신호가 지정 시간 지연 간격의 경과 시에 생성되며, 그리고 클로즈 신호에 응답하여 활성 워드 라인을 닫는 단계를 포함한다.
도 1은 일 실시예에 따라 PSRAM을 사용하는 시스템을 나타내는 블록도이다.
도 2는 일 실시예에 따라 도 1의 PSRAM을 나타내는 블록도이다.
도 3은 도 2의 PSRAM의 일부를 간략하게 도식적으로 나타내는 도면이다.
도 4는 종래 기수에 따라 워드 라인 드라이버를 도식적으로 나타내는 도면이 다.
도 5는 일 실시예에 따라 도 2의 PSRAM(14)의 일부를 나타내는 블록도이다.
도 6은 일 실시예에 따라 도 5의 타임아웃 발생기 회로를 도식적으로 나타내는 도면이다.
도 7은 일 실시예에 따라 도 6의 타임아웃 발생기 회로의 타이밍 도이다.
도 8은 일 실시예에 따라 도 5의 워드 라인 드라이버를 도식적으로 나타내는 회로도이다.
도 9는 일 실시예에 따라 도 5의 어드레스 변환 검출기 회로를 도식적으로 나타내는 도면이다.
도 10은 일 실시예에 따라 도 9의 어드레스 변환 검출기 회로의 타이밍 도이다.
도 1은 PSRAM(14, pseudo static random access memory))과 통신하는 마이크로프로세서(12), 마이크로 컨트롤러, ASIC 등으로 구성된 시스템(10)의 블록도이다. 다른 종류의 DRAM(dynamic random access memory)이 본 발명의 범위 내에서 사용될 수 있음은 본 발명이 속하는 분야의 당업자에게 자명하다. 다양한 신호들이 프로세서(12)와 PSRAM(14) 사이에 공유된다. 예를 들어, ADDRESS, DATA, /CE, /WE, 및/OE 신호들(기술 분야에서 알려진 바와 같이)이 도 1에 도시된다. 이러한 신호들은 단지 예시적인 목적을 위한 것이며 본 발명을 제한하는 것이 아님은 본 발명이 속하는 분야의 당업자에게 자명하다.
다시 도 2를 참조하면, PSRAM(14)의 블록도가 도시된다. PSRAM(14)은 메인 메모리 어레이(30)와 다른 지지 회로로 구성된다. 메인 메모리 어레이(30)는 나아가 복수의 서브 어레이들(즉, 30-1, 30-2, 30-3, ... 30-n)으로 분할된다. 종래기술에 따른 이러한 어레이는, 메인 메모리 어레이(30)에 정보를 쓰거나 읽기 위한 다른 컴포넌트들 중에, 지지 회로가 제어 로직(16), 어드레스 디코더(18), 칼럼 디코더(22) 및 로 디코더(24)를 포함한다는 것은 당업자가 쉽게 알 수 있다.
도 3은 도 2의 PSRAM의 일부를 간략하게 도식적으로 나타내는 도면이다. 메모리 어레이(30)는 도시된 바와 같이, 오픈 디지털 어레이라 한다. 그러나 본 발명의 범위에서 다른 DRAM 구조(예를 들면, 포개진(folded) 디지트 라인 DRAM 메모리 어레이)가 사용될 수 있음은 자명하다.
어레이(30)는 복수의 메모리 셀이나 메모리 비트(mbit, 31)를 포함하며, 각 메모리 셀들은 엠비트 트랜지스터(32)와 저장 커패시터(33)를 포함한다. 엠비트(31)는 커패시터(33) 상에 저장된 전하 형태의 이진 정보를 저장할 수 있다. 엠비트(mbit) 트랜지스터(32)는 엠비트 트랜지스터(33)와 관련 디지트 라인(예, D1, D1*, D2, D2*) 사이에 배치된 스위치로 동작한다. 워드 라인 드라이버(35)를 거쳐 연결된 워드 라인(예, WL0, WL1, WL2, WL3)에 공급되는 신호들을 사용하여 엠비트 트랜지스터(32)가 동작한다.
엠비트(31) 접속은 접속된 엠비트 커패시터(33)와 이에 대응하는 디지트 라인(예, D1, D1*, D2, D2*) 사이에 차지가 공유되도록 한다. 접속된 엠비트 커패시터(33)가 저장된 로직 1(예, Vcc)을 포함하는 경우에, 커패시터와 디지트 라인 사 이의 전하(charge)는 대응하는 디지트 라인(예, D1, D1*, D2, D2*) 상의 전압이 증가하도록 한다. 접속된 엠비트 커패시터(33)가 저장된 로직 0(예, 0V)을 포함하는 경우에, 커패시터와 디지트 라인 사이의 전하(charge)는 대응하는 디지트 라인(예, D1, D1*, D2, D2*) 상의 전압이 감소하도록 한다. 어레이가 접속(access, 액세스) 동작 전에 디지트 라인이 Vcc/2로 프리차지(precharge)되므로, 이는 사실이다. 디지트 라인(예, , D2, D2*)은 주변 장치들(36)에 연결된다. 주변 장치들은 예를 들면, 접속된 엠비트(31)가 로직 1 인지 아니면 로직 0인지 여부를 결정하는 데 사용된다. 도 1에 도시된 어레이(30, 즉 8 엠비트(31)와, 4 워드 라인(WL0, WL1, WL2, WL3)과 그리고 2 디지트 라인 쌍(D1- D1*, D2-D2*))의 크기가 예시적인 목적으로 사용되며 본 발명의 범위 내에서 이러한 어레이가 다른 크기 및 레이아웃을 가질 수 있음은 본 발명이 속하는 분야의 당업자에게 자명하다.
도 3에서, 엠비트(31a)(즉, 디지트 라인(D1)과 워드 라인(WL0)이 교차하는 지점에 위치한 엠비트)가 읽기 동작에서 접속된다. 먼저, 디지트 라인(D1, D1*)을 전압 원(예를 들면, 디지트 라인(D1, D1*)을 전압 원(Vcc/2)에 연결하는 등화 장치(도시되지 않음)를 사용하여)에 연결함으로써, 디지트 라인(D1, D1*)이 지정된 전압 레벨(예, Vcc/2)로 프리차지된다. 디지트 라인(D1, D1*)은 이후에 전압 원(예를 들어 절연 장치(도시되지 않음)를 사용하여)로부터 격리된다. 그러나 고유 전기 용량 때문에, 디지트 라인(D1, D1*)은 Vcc/2 전압 레벨에서 플로팅(float)된다. 관련 워드 라인 드라이버(35)가 워드 라인(WL0)을 Vcc 이상의 하나 이상의 문턱 전압(Vth)인 전압으로 구동한다. 이러한 전압 레벨은 Vccp 나 Vpp라 한다. 이러한 전 압은 엠비트 트랜지스터(32a)를 활성화하고, 엠비트 커패시터(33a)와 디지트 라인(D1) 사이에 전하를 공유시킨다.
엠비트 커패시터(33a)가 저장된 로직 1(예, Vcc)을 포함하는 경우에, 전하 공유는 디지트 라인(D1) 상의 전압을 증가시킨다. 엠비트 커패시터(33a)가 저장된 로직 0(예, 0V)을 포함하는 경우에, 전하 공유는 디지트 라인(D1) 상의 전압을 감소시킨다. 디지트 라인(D1*)은 실질적으로 프리차지 레벨을 유지한다.(Vcc/2, 디지트 라인(D1*) 의 전압이 D1과 WL0의 기생 커플링에 의해 약간 변화한다.) 디지트 라인(D1, D1*) 사이의 차동 전압이 주변 장치(36)(예를 들면, 감지 증폭기(도시되지 않음))에 의해 판독된다. 감지 동작은 일반적으로 한 쌍의 디지트 라인(예, D1- D1*, D2-D2*) 사이의 차동 전압(즉, 디지트 라인 신호)을 증폭하는 것을 말한다.
활성 워드 라인 상의 다른 엠비트(31)가 독출될 때까지, 활성화된 워드 라인(여기서는, WL0)은 활성화 상태를 유지한다. 예를 들어, "버스트 읽기(burst read)"가 완료되며, 여기서 WL0에 게이트가 연결된 엠비트 트랜지스터(32)를 가지는 각 엠비트(31)(예, 엠비트 31a, 엠비트 31b, 등)가 주변 장치(36)에 의해 동시에 독출된다. 주변 장치(36)는 각 엠비트의 디지트 라인(예, 엠비트(31a)에 대한 D1-D1*, 엠비트(31b)에 대한 D2-D2*) 상에 배치된다. 일반적으로, 워드 라인은 다른 워드 라인(예, WL1, WL2, WL3, 등)을 활성화하는 신호가 수신될 때까지 또는 어레이(30)가 대기 모드에 진입할 때까지 활성화된다.
동일한 디지트 라인 쌍에 부착된 엠비트 셀(31) 내의 다른 엠비트 트랜지스터(32) 모두가 그러한 것과 같이, 상보적인 디지트 라인 쌍(D1-D1*) 등이 CMOS 레 벨에 있을 때(예, 감지 증폭기(36)가 활성화된 때), 엠비트 트랜지스터(32a)는 양단에 걸쳐 전체 드레인-소스 전압(Vds)을 가진다(즉, Vds=Vcc-0V). 이러한 바이어스 조건에서, 접속되지 않은 엠비트 셀들(31)은 가속된 비율로 저장 전하를 잃는 경향이 있다. 왜냐하면, 드레인-소스 간 누설 전류가 Vds에 비례하기 때문이다. 따라서, 메모리 어레이(30)에 대한 리프레시 비율은 최악의 경우에서의 리프레시 비율에 남아있어야 한다. 상기한 PSRAM는 예를 들면, 100mS의 동적 리프레시 비율에서 리프레시 되어야만 한다.
도 4는 종래 기수에 따라 워드 라인 드라이버를 도식적으로 나타내는 도면이다. 도 4에 도시된 회로는 CMOS 드라이버라 한다. 본 발명의 범위를 벗어나지 않는 범위 내에서 다른 종류의 워드 라인 드라이버가 사용될 수 있음은 자명하다. 특히 프리차지(PC) 신호 및 어드레스 신호(RA 및 RBout)가 워드 라인 드라이버를 제어하는 데 사용될 수 있다. 일반적으로, 워드라인 드라이버가 액티브 모드에 있을 때, M6가 전도되고, M7이 전도되지 않으며, 워드 라인(WL)이 Vccp로 구동된다. 반면에, 워드라인 드라이버가 대기 모드에 있을 때, M7이 전도되고 M6는 전도되지 않으며, 워드 라인(WL)이 NEGWL(또는 0V와 같은 다른 전위)로 음의 워드라인 전압 발생기(38)에 의해 구동된다. 상술한 바와 같이, 활성화된 워드 라인은 일반적으로, 다른 워드 라인(예, WL1, WL2, WL3, 등)을 활성화하는 신호가 수신되기까지 또는 어레이(30)가 대기 모드에 진입할 때까지 활성화된다.
도 5는 PSRAM(14)의 일부를 나타내는 블록도이다. PSRAM(14)는 본 발명의 일 실시예에 따라 제어 로직(16)을 포함한다. 제어 로직(16)은 특히 어드레스 변환 검 출기 회로(51)와 타임아웃 발생기 회로(46)를 포함한다. 어드레스 검출기 회로(51)는 ATD(address transition detection) 펄스를 메모리 어레이(30)가 액티브 모드 신호를 수신하는(및/또는 생성하는) 시간마다 발생한다. 액티브 모드 신호는 메모리 어레이(30)를 액티브 모드로 진입시키도록 발생되거나 메모리 어레이(30)가 액티브 모드에 있는 동안 발생되는 신호를 말한다. 액티브 모드 신호는 예를 들면, 어드레스 신호 및/또는 제어 신호를 포함한다. 이들 신호는 읽기 및/또는 쓰기 동작이 요청되고 있음을 나타내는 메모리 장치 핀에 인가된다. ATD 펄스는 워드라인 닫힘(CloseWL) 제어 신호를 발생하는 타임아웃 발생기 회로(46)로 입력된다. CloseWL 제어 신호는 하나 이상의 워드 라인 드라이버(35)로 출력되며, 도 3과 관련하여 상술한 바와 같이 어레이(30)의 워드 라인 (WL0, WL1, WL2, WL3)을 구동한다.
일 실시예에서, 제어 로직(16)은 일반적으로 다음과 같은 역할을 한다. 일단 ATD 펄스가 발생하면(예를 들어, 읽기나 쓰기 동작 요청을 위해 워드 라인 "활성화" 명령이 수신되면), 타임아웃 발생기 회로(46)가 타이머를 시작한다. 새로운 읽기나 쓰기 명령이 타이머에 의해 설정된 지정 시간 구간(예, 10μs) 내에 수신되지 않으면, CloseWL 제어 신호가 입력되고, 활성 워드 라인이 자동으로 닫힌다. 현재 실시예에서의 제어 로직(16)의 기능은 "동기식 SRAM과 같은" 다음의 PSRAM 인터페이스와 일치한다.
a) 어드레스 변화 검출기(51)에 의해 검출되는 명령이 읽기 명령이면, 읽기 데이터가 출력 버퍼에 래치되고 이후에 활성 워드 라인이 언제든지 닫힌다.
b) 어드레스 변환 검출기(51)에 의해 검출되는 명령이 비동기식 쓰기 명령이면, 쓰기 인에이블(/we) 로우 신호와 쓰기 데이터 신호가 이후에 비동기식으로 입력된다. 데이터시트 쓰기 사이클 시간을 내부 시간 지연 길이(예, <10μs)와 동일하게 설정함으로써, 데이터시트가 쓰기 동작이 내부 시간 지연 길이(예, <10μs)를 초과하지 않도록 보증한다. 이러한 방법으로, 데이터시트가 CloseWL 제어 신호에 의해 쓰기 명령이 인터럽트 되지 않도록 보증한다. 전형적인 쓰기 명령이 대부분의 시스템에서 60nS-70nS의 최소 사이클 시간에서 완료되기 때문에, 10μs의 최대 쓰기 사이클을 강제하는 것이 부담이 되지 않는다.
도 6 및 7은 일 실시예에 따라 도 5의 타임아웃 발생기 회로(46)를 도식적으로 나타낸 도면 및 이의 타이밍도이다. 타임아웃 발생기 회로(46)는 시간 지연 부분 및 리셋 부분을 포함한다.
도 6의 실시예에서, 시간 지연 부분은 pMOS 트랜지스터(M10)와, 레지스터(49), 커패시터(50), 및 인버터(47, 48)를 포함한다. 트랜지스터(M10)의 드레인은 전압 원(예, Vcc)에 연결되고, 트랜지스터(M10)의 소스는 노드 A에서 레지스터(49)의 일단에 연결된다. 트랜지스터(M10)의 게이트가 어드레스 변환 검출기 회로(51)의 출력에 (즉, ATD 펄스에) 연결된다. 레지스터(49)의 타단이 커패시터(50)와 인버터(47)의 출력에 노드 B에서 병렬로 연결된다. 커패시터(50)의 타단은 접지(GND)된다. 인버터(47, 48)는 직렬로 접속되어, 인버터(47)의 출력이 인버터(48)의 입력으로 제공된다. 인버터(48)의 출력은 워드 라인 드라이버(35)에 연결되고 제어 신호(CloseWL)를 전달한다.
추가로, 리셋 부분은 nMOS 트랜지스터(M11, M12)를 포함한다. 트랜지스터(M11)의 소스 및 드레인은 pMOS 트랜지스터(M10)의 소스에 연결되며(노드 A에서), 각각 접지된다. 트랜지스터(M12)의 소스 및 드레인은 노드 B에 연결되고 각각 접지된다. 두 개의 트랜지스터(M11, M12)는 어드레스 변환 검출기 회로(51)의 출력에 의해(즉, 펄스(ATD)에 의해) 게이트 된다. 다른 컴포넌트, 회로, 및/또는 구성이 본 발명의 범위를 벗어나지 않는 범위에서 사용될 수 있음은 본 발명이 속하는 분야의 당업자에게 자명하다.
동작시에, 타임아웃 발생기 회로(46)는 ATD 펄스를 수신한다. ATD 펄스는, 액티브 모드 신호가 입력되는(예를 들어, 읽기나 쓰기 동작을 나타냄) 시간마다 어드레스 변환 검출기(51)에 의해 발생한다. ATD 가 로우(low)로 천이하면, pMOS 트랜지스터(M10)가 활성화되고, nMOS 트랜지스터(M11, M12)가 비 활성화된다. 노드 A가 Vcc로 빠르게 상승하며, 동시에 레지스터(49)와 커패시터(50)에 의해 형성되는 RC 네트워크에 의해 설정된 시간 지연을 두고 노드 B가 노드 A를 뒤따른다. 노드 B가 인버터들(47, 48)의 문턱 전압을 넘기에 충분한 전압 레벨에 이른 후에, CloseWL 신호가 하이(high)로 천이한다.
ATD 펄스가 하이로 천이하면, pMOS 트랜지스터(M10)가 비활성화되고, nMOS 트랜지스터(M11, M12)가 활성화되며, 노드 A와 B가 빠르게 접지전압으로 내려간다. 그리고 CloseWL 신호가 즉시 로우가 된다. 트랜지스터(M11, M12)는 사실상 "빠른 리셋" 미케니즘을 제공하여, 지정 시간 간격이 지나기 전에 ATD 펄스가 입력되도록 하는 RC 지연을 리셋한다.
이제, 도 7을 참조하면, 어드레스 변환 검출기(51)의 출력(보통 로우임)이 액티브 모드 신호가 검출될 때마다 수 나노초(nanosecond) 동안 하이가 된다. t1에서(즉, ATD 펄스의 상승 에지에서), 노드 A, B와 CloseWL은 각각 로우가 된다. t2에서(즉, ATD 펄스의 하강 에지에서), 노드 A는 빠르게 Vcc로 풀 업되며, 동시에 노드 B는 레지스터(49)와 커패시터(50)에 의해 형성되는 RC 네트워크에 의해 설정된 시간 지연을 두고 노드 A를 따른다. t3에서, 지연(Dt) 후에(예, 10μs 후에), 노드 B가 인버터(47, 48)의 문턱 전압을 넘을 만큼 충분한 전압에 다다르고 CloseWL이 하이가 된다(따라서, 연결된 워드 라인을 비 활성화한다). 레지스터(49)와 커패시터(50)에 의해 제공되는 RC 시상수를 변경함으로써 지연(Dt)의 크기를 쉽게 변경할 수 있는 본 발명이 속하는 분야의 당업자에게 자명하다. 또한, 원하는 딜레이의 크기를 제공하도록 다른 컴포넌트들을 사용할 수 있음이 자명하다.
t4에 연속하여, 다른 액티브 모드 신호가 검출되고, ATD 펄스가 발생한다. 노드 A, B 및 CloseWL은 각각 로우(low)가 된다. t5에서, 노드 A가 빠르게 Vcc로 풀 업되며, 동시에 노드 B는 레지스터(49)와 커패시터(50)에 의해 형성되는 RC 네트워크에 의해 설정된 시간 지연을 두고 노드 A를 따른다. 그러나 Dt 지연이 지나기 전에 그리고 CloseWL 신호가 하이가 되기 전에, 다른 액티브 모드 신호가 검출되고 ATD 펄스가 t6에서 발생한다. CloseWL 로우인 동안에, 노드 A와 B는 로우가 된다. t7에서, 노드 A는 다시 Vcc로 빠르게 끌어 올려지고, 동시에 노드 B는 레지스터(49)와 커패시터(50)에 의해 형성되는 RC 네트워크 의해 설정된 시간 지연을 두고 노드 A를 따른다. t8에서, 노드 B가 인버터(47, 48)의 문턱 전압을 넘을 만큼 충분한 전압에 다다르고 CloseWL이 하이가 된다(따라서, 연결된 워드 라인을 비 활성화한다). 사실상, RC 지연은 t6에서의 리셋이며, CloseWL은 t8까지(즉, t7로부터 Dt가 지난 후) 하이가 되지 않는다.
도 8은 일 실시예에 따라 도 5의 워드 라인 드라이버를 도식적으로 나타내는 회로도이다. 일반적으로, 워드 라인 드라이버가 액티브 모드인 경우에, M6가 전도되고, M7이 전도되지 않으며, 워드 라인(WL)이 Vccp로 구동된다. 반면에, 워드 라인 드라이버가 대기 모드인 경우에, M6가 전도되지 않고, M7이 전도되며, 음의 워드 라인 전압 발생기(38)에 의해 워드 라인(WL)이 NEGWL(또는 0V와 같은 다른 전위)로 구동된다.
도 8에 도시된 바와 같이, CloseWL 제어 신호가 인버터(39)의 입력으로 인가된다. 인버터(39)의 출력은 레벨 트랜지스터 회로(40)로 공급된다. 이는 레벨 트랜지스터(40) 출력(즉, 0V->Vccp)에서의 하이 전압 레벨로 그리고 NAND 게이트(42)의 입력과 NAND 게이트(43)의 입력으로, 레벨 트랜지스터(40) 회로 입력에서의 인버터 CloseWL 제어 신호의 저전압 스윙 레벨(즉, 0V->Vcc)을 "레벨 변환"한다. 레벨 트랜지스터 회로(40)의 출력이 프리차지(PC) 신호 라인에 인가된다. NAND 게이트(42)의 제 2 입력은 신호(RA)를 수신한다. 반면에, NAND 게이트(43)의 제 2 입력은 신호(RBout)를 수신한다. NAND 게이트(42)의 출력은 인버터(44)에 의해 반전되고 트랜지스터(M2)의 게이트에 인가된다. NAND 게이트(43)의 출력은 반전되고 트랜지스터(M2)의 소스에 인가된다. 따라서, 인가될 때, CloseWL 제어 신호는 워드 라인(WL)을 음의 워드 라인 전압(NEGWL)으로 구동함으로써, 워드 라인(35)을 비활성 화한다.
도 9는 일 실시예에 따라 도 5의 어드레스 변환 검출기 회로를 도식적으로 나타내는 도면이다. 인버터(52)는 어드레스 입력 신호를 수신하고 "a" 신호를 발생한다. 이는 인버터(53)와 NAND 게이트(61)의 입력에 공급된다. 인버터(53)는 신호 "a"(즉, a*의 상보 신호)를 발생한다. 이는 NAND 게이트(60)의 입력으로 공급된다. NAND 게이트(60)와 NAND 게이트(61)는 신호 a1*과 a1을 각각 발생한다. NAND 게이트(60)의 출력(즉, a1*)이 NAND 게이트(61)의 입력과 NOR 게이트(62)의 입력으로 공급된다. 반면에, NAND 게이트(61)의 출력(즉, a1)이 NAND 게이트(60)의 입력과 NOR 게이트(63)의 입력으로 공급된다. 인에이블 ATD 신호는 인버터(54)에 의해 반전되어 NOR 게이트(62) 및 NOR 게이트(63)의 입력으로 공급되고, 이는 상보적인 신호들 a2*과 a2을 각각 발생한다.
신호(a2)는 인버터(55)에 의해 반전되고, 지연 회로(64)에 공급되며, 인버터(56)에 의해 반전되어 신호(a2DLY)를 발생한다. 트랜지스터(P0, N2)는 신호(a2DLY)와 게이트가 연결된다. 반면에, 트랜지스터(P1, N1)의 게이트가 신호(a2)와 연결된다. 마찬가지로, 신호(a2*)는 인버터(57)에 의해 반전되고, 지연 회로(65)로 공급되며, 인버터(58)에 의해 반전되어 신호(a2*DLY)를 발생한다. 트랜지스터(N0, P2)는 신호(a2*DLY)와 게이트가 연결된다. 반면에, 트랜지스터(P3, N3)의 게이트가 신호(a2*)와 연결된다.
도 10은 일 실시예에 따라 도 9의 어드레스 변환 검출기 회로(51)에 대한 복수의 파형들을 나타낸다. 신호(a2*, a2, a2DLY, a2*DLY)가 어드레스 입력 신호에 응답하여 발생한다는 것은 본 발명이 속하는 분야의 당업자에게 자명하다. 더욱이, 도 10의 파형에 도시된 바와 같이, n 채널 스택(N0-N1 이나 N2-N3)이 신호(a2*, a2, a2DLY, a2*DLY)에 응답하여 전도되는 것은 본 발명이 속하는 분야의 당업자에게 자명하다. 구체적으로, 짧은 ATD 펄스가 어드레스 입력 신호의 상승 에지나 하강 에지 어느 쪽에도 응답하여 발생한다. 더욱이, 어드레스 변환 검출기 회로에 의해 ATD 펄스 출력의 폭이 지연 회로(64, 65)에 의한 지연에 의존한다는 것은 본 발명이 속하는 분야의 당업자에게 자명하다. 현재 실시예에서, 지연 회로(64, 65)에 의한 지연은 약 1-3ns이다. 따라서 어드레스 변환 검출기 회로(51)에 의한 ATD 펄스 출력의 폭이 약 1-3ns이다.
상술한 본 발명의 실시예들은 단지 예시와 설명을 위한 것일 뿐이며, 본 발명을 설명된 형태로 한정하려는 것이 아니다. 따라서, 다양한 변화 및 변경을 할 수 있음은 본 발명이 속하는 분야의 당업자에게 자명하다. 또한, 이 명세서의 상세한 설명이 본 발명의 범위를 제한하는 것은 아니다. 본 발명의 범위는 첨부된 청구항에 의해서 정의된다.

Claims (23)

  1. 제어 펄스를 발생하는 어드레스 변환 검출기(51); 및
    상기 제어 펄스에 응답하는 타임아웃 발생기 회로(46)를 포함하고,
    상기 타임아웃 발생기 회로는
    지정 시간 지연 간격을 결정하는 시간 지연 부분(M10, 47, 48, 49, 50); 및
    리셋 부분(M11, M12)을 포함하며,
    상기 타임아웃 발생기 회로는 메모리 장치 내의 활성 워드 라인을 닫는 클로즈 신호를 발생하고, 상기 지정 시간 지연 간격의 경과 전에 추가의 제어 펄스가 발생되는 경우 상기 리셋 부분은 상기 추가의 제어 펄스에 응답하여 상기 지정 시간 지연 간격을 다시 시작하도록 동작 가능한, 메모리 장치의 제어 로직(16).
  2. 제 1 항에 있어서,
    상기 어드레스 변환 검출기 회로는 상기 메모리 장치에 액티브 모드 신호가 입력될 때마다 상기 제어 펄스를 생성하도록 동작 가능한, 메모리 장치의 제어 로직(16).
  3. 제 1 항에 있어서,
    상기 시간 지연 부분은 저항 소자(49)와 용량 소자(50)를 포함하고,
    상기 지정 시간 지연 간격은 RC 시상수에 의해 정해지는, 메모리 장치의 제어 로직(16).
  4. 제 1 항에 있어서,
    상기 시간 지연 부분은, 제어 펄스를 수신한 후에, 상기 지정 시간 지연 구간에서 상기 클로즈 신호를 발생하도록 동작 가능한, 메모리 장치의 제어 로직(16).
  5. 삭제
  6. 메모리 어레이 내 활성 워드 라인을 닫는 방법으로서,
    액티브 모드 신호에 응답하여 제어 펄스(ATD)를 발생하는 단계;
    상기 제어 펄스에 응답하여, 지정 시간 지연 간격을 측정하는 타이머(46)를 활성화하는 단계;
    상기 지정 시간 지연 간격의 경과에 응답하여 클로즈 신호(CloseWL)를 발생하는 단계;
    상기 클로즈 신호에 응답하여 상기 활성 워드 라인을 닫는 단계; 및
    상기 지정 시간 지연 간격의 경과 전에 추가의 제어 펄스가 발생되는 경우 상기 추가의 제어 펄스에 응답하여 상기 타이머를 다시 시작하는 단계
    를 포함하는, 메모리 어레이 내 활성 워드 라인을 닫는 방법.
  7. 제 6 항에 있어서,
    상기 제어 펄스를 발생하는 단계는,
    상기 액티브 모드 신호의 상승 에지를 검출하는 단계; 및
    상기 액티브 모드 신호의 하강 에지를 검출하는 단계
    중 적어도 하나의 단계를 포함하는, 메모리 어레이 내 활성 워드 라인을 닫는 방법.
  8. 제 6 항에 있어서,
    액티브 모드 신호를 검출하는 단계를 더 포함하는, 메모리 어레이 내 활성 워드 라인을 닫는 방법.
  9. 제 8 항에 있어서,
    상기 액티브 모드 신호를 검출하는 단계는, 상기 메모리 어레이로 발생하는 읽기 명령을 검출하는 단계와 상기 메모리 어레이로 발생하는 쓰기 명령을 검출하는 단계 중 적어도 하나의 단계를 포함하는, 메모리 어레이 내 활성 워드 라인을 닫는 방법.
  10. 제 6 항에 있어서,
    상기 클로즈 신호를 발생하는 단계는, 쓰기 명령과 읽기 명령 중 적어도 하나의 명령이 인에이블(enabled) 상태인 동안에, 상기 클로즈 신호가 입력되는 것을 막도록 상기 지정 시간 지연 간격을 설정하는 단계를 더 포함하는, 메모리 어레이 내 활성 워드 라인을 닫는 방법.
  11. 제 6 항에 있어서,
    상기 워드 라인이 닫힌 후에 상기 메모리 어레이를 리프레시하는 단계를 더 포함하는, 메모리 어레이 내 활성 워드 라인을 닫는 방법.
  12. 삭제
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