KR101350920B1 - 저 전력 메모리 제어회로 및 방법 - Google Patents

저 전력 메모리 제어회로 및 방법 Download PDF

Info

Publication number
KR101350920B1
KR101350920B1 KR1020087006507A KR20087006507A KR101350920B1 KR 101350920 B1 KR101350920 B1 KR 101350920B1 KR 1020087006507 A KR1020087006507 A KR 1020087006507A KR 20087006507 A KR20087006507 A KR 20087006507A KR 101350920 B1 KR101350920 B1 KR 101350920B1
Authority
KR
South Korea
Prior art keywords
source transistor
delete delete
source
transistor
nmos
Prior art date
Application number
KR1020087006507A
Other languages
English (en)
Other versions
KR20080048485A (ko
Inventor
유승문
최명찬
김영태
손성주
한상균
이선형
Original Assignee
제트모스 테크놀로지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제트모스 테크놀로지 인코포레이티드 filed Critical 제트모스 테크놀로지 인코포레이티드
Publication of KR20080048485A publication Critical patent/KR20080048485A/ko
Application granted granted Critical
Publication of KR101350920B1 publication Critical patent/KR101350920B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4068—Voltage or leakage in refresh operations

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

집적회로 누설전류를 억압하기 위한 회로 및 방법이 기술된다. 많은 회로와 방법이 다이나믹 메모리 회로용으로 특히 적절하다. 예는 가상 전압을 발생하는데 사용되는 전원, 접지, 또는 양자 및 전원과 접지 소스 트랜지스터의 사용을 설명하고 있다. 본 발명의 일 양상은 리프레시 전류를 줄이는 것을 기술한다. 하나의 양상은 대기 전류를 줄이는 것을 기술한다. 본 발명의 일 양상은 로우 디코더 및 워드라인 드라이버와 같은 중복회로로부터 결과적인 누설을 낮추는 것을 기술한다. 일 양상은 소스 트랜지스터의 조기 기동을 수행하는 방법을 기술한다. 다수의 소스 트랜지스터 제어 메카니즘이 교시된다. 회로 배치방법이 소스 트랜지스터를 이용하는 집적회로 배치를 최적화하도록 교시된다.
Figure R1020087006507
메모리 장치, 리프레시, 전력 소모, 누설전류, 대기전류, 조기 기동

Description

저 전력 메모리 제어회로 및 방법{LOW POWER MEMORY CONTROL CIRCUITS AND METHODS}
관련된 출원에 대한 상호 참조(CROSS-REFERENCE TO RELATED APPLICATIONS)
이 출원은 전체적으로 본건에 대한 참조로 결합되는 2005. 9. 23자 출원된 U.S. 가출원 번호 60/720,185를 우선권 주장한다.
연방정부 지원 연구개발과 관련된 진술(STATEMENT REGARDING FEDERALLY SPONSORED RESEARCH OR DEVELOPMENT)
적용사항 무
콤팩트 디스크로 제출한 자료의 레퍼런스 결합(INCORPORATION-BY-REFERENCE OF MATERIAL SUBMITTED ON A COMPACT DISC)
적용사항 무
저작권 보호가 이루어져야 할 자료의 통지(NOTICE OF MATERIAL SUBJECT TO COPYRIGHT PROTECTION)
이 특허 서류에서 자료의 일 부분은 미국 및 타 국가의 저작권법에 따라 저 작권 보호를 받는다. 저작권자는 특허 서류 또는 특허 개시서가 미국 특허청에서 공식적으로 입수할 수 있는 파일 또는 기록이므로 특허 서류 또는 특허 개시서 중 어느 하나에 의한 팩시밀리 재생에 대하여 이의를 제기하지 않으나, 그렇지 않은 경우 그 밖에 모든 저작권은 보유한다. 저작권자는 37 C.F.R. §1.14에 따른 권리를 제한 없이 포함하여 이 특허 서류가 비밀로 유지되는 권리의 어떤 것도 포기하지 않는다.
이 특허 서류에서 자료의 일 부분은 또한 미국 및 타 국가의 마스크웍(maskwork) 등록법에 따라 보호를 받는다. 마스크웍 권리의 권리자는 특허 서류 또는 특허 개시서가 미국 특허청에서 공식적으로 입수할 수 있는 파일 또는 기록이므로 특허 서류 또는 특허 개시서 중 어느 하나에 의한 팩시밀리 재생에 대하여 이의를 제기하지 않으나, 그렇지 않은 경우 그 밖에 모든 마스크웍 권리는 보유한다. 마스크웍 권리자는 37 C.F.R. §1.14에 따른 권리를 제한 없이 포함하여 이 특허 서류가 비밀로 유지되는 권리의 어떤 것도 포기하지 않는다.
본 발명은 메모리 장치에 관한 것으로, 특히 메모리 장치 내에 구비된 제어회로에 관한 것이다.
많은 다른 전자회로 뿐 아니라 메모리 장치는 비트로 이루어진 디지털 데이터를 그 내에 보유하고 있는 메모리 셀을 포함하고 있다. 이들 메모리 셀은 사실상 정적이거나 또는 동적으로 될 수 있다. 다이내믹 랜덤 액세스 메모리(DRAM)에서 메 모리 셀은 휘발성이므로 셀 정보를 유지하기 위하여 전하 복원 동작이 요구된다. 이러한 전하 복원 동작은 이를 테면 메모리 컨트롤러에 의해 수행되는 리프레시 동작(refresh operation)으로 불리어진다. 메모리 셀로부터 전하의 감소(depletion) 현상은 수개의 누설 소스를 통하여 일어난다. 누설의 대부분은 전체 누설전류의 대부분을 이루는 서브-드레시홀드(sub-threshold) 누설전류로부터 일어난다. 많은 메모리 셀 중에 비트라인을 공유하는 종래의 DRAM 셀 조직에서 가장 짧은 데이터 보유 시간은 메모리 블록 활성화 동안 일어난다.
따라서, 메모리 회로, 특히 다이내믹 메모리 회로에서 누설전류를 감소시키기 위한 회로 및 방법의 필요성이 존재한다. 이들 필요성 등이 본 발명 내에서 직면하고 있으며 본 발명은 종전에 개발된 회로와 방법의 결함을 극복하는 것이다.
메모리 회로, 특히 다이나믹 메모리 회로 내에서 전력 소모를 줄이기 위하여 다수의 회로와 방법이 교시된다. 다이나믹 메모리 회로는 여기에서 LA 및 LAb로 언급되는 제1 및 제2 회로 노드 사이의 전압차를 감지하여 증폭하는 제1 교차-결합 트랜지스터를 포함한다. 차 전압을 감지함에 응답하여 상기 제1 또는 제2 회로 노드중 하나가 제1전압으로 구동된다. 이것이 발생하는 노드는 제1전압에 전압이 가장 근접한 회로 노드이다.
본 발명은 제한되지 않는 다음의 설명을 포함하여 다수의 방법으로 구체화될 수 있다.
본 발명의 실시예는 (a) 메모리 셀; 및 (b) 메모리에 접속되는 적어도 하나의 메모리 액세스 트랜지스터를 포함하며; (c) 메모리 액세스 트랜지스터는 게이트-투-소스 전위가 회로 장치의 동작 모드에 응답하여 변하도록 구성되는 회로 장치로서 일반적으로 기술될 수 있다.
전력 소모를 줄이는 회로와 방법은 리프레시 동작을 수행하는데 응답하여 다수의 DRAM 메모리 셀 내에 메모리 상태가 유지되는 다이나믹 랜덤 액세스 메모리(DRAM)에 특히 적합하다.
회로내에서 메모리 셀의 게이트-투-소스 전위는 게이트 전위보다 더 높은 소스 전위로 이루어지며, 예를 들어, 소스 전위는 제로 볼트보다 더 높게 될 수 있고, 또한 게이트 전위는 제로 볼트보다 더 낮게 될 수 있으며, 또한 소스 전위는 제로 볼트보다 더 높고 게이트 전위는 제로 볼트보다 더 낮을 수 있다. 하나의 구현예에서 회로는 메모리 셀 내에서 데이터의 상태를 판독하는데 응답하여 게이트-투-소스 전위를 변경하도록 구성된다. 예로서 회로는 소스 트랜지스터를 제어하도록 구성된 비트라인 센스 증폭기를 포함할 수 있다. 회로는 래치 장치(즉, CMOS) 및 소스 트랜지스터를 포함하며, 상기 소스 트랜지스터는 전원 소스 트랜지스터, 접지 소스 트랜지스터, 또는 소스와 접지 트랜지스터의 조합으로 이루어질 수 있다.
본 발명의 일 양상은 상이한 형태의 소스 트랜지스터를 사용하여 구현될 수 있다. 예로서, PMOS 트랜지스터는 메모리 셀 내에서 데이터의 상태를 판독하는데 응답하여 게이트-투-소스 전위를 변경하는 접지 소스 트랜지스터로서 사용될 수 있다. 하나의 실시예에서 PMOS 트랜지스터의 소스는 CMOS 래치의 2 NMOS 트랜지스터의 공통노드에 결합되고, PMOS 트랜지스터의 드레인은 접지에 연결된다. 이 예에서 PMOS 트랜지스터의 게이트 전위는 메모리 장치의 동작 모드에 응답하여 변한다.
비록 다른 구동 신호가 사용될 수 있지만, PMOS 트터의 게이트 전위는 펄스 신호의 응답에 따라 바람직하게 제어될 수 있다.
소스 트랜지스터는 메모리 동작 모드에 응답하여 변조될 수 있다. 예컨대, 동적 메모리 셀에 대해서는 PMOS 트랜지스터의 게이트 전위가 정상 동작 모드에서 0 볼트보다 낮도록, 또한 장치가 리프레시 모드에서 동작될 때 게이트는 0 볼트로 되도록 구성된다. 리프레시 모드는 메모리 콘트롤러 또는 메모리 장치 또는 유사한 회로에 의해 제어될 수 있다.
소스 트랜지스터는 NMOS 및 PMOS 트터의 각종 배치를 포함할 수 있다. 1예에서, NMOS 소스 트랜지스터터는 메모리 셀 내에 데이터의 상태를 판독함에 응답하여 게이트 대 소스 전위를 변경하는 그라운드 소스 트랜지스터로서 사용될 수 있다. 1 구현예에서, NMOS 소스 트랜지스터의 드레인은 CMOS 래치의 두 NPMOS 트랜지스터의 공통 노드에 결합되고 NMOS 소스 트랜지스터의 소스는 접지될 수 있다. 이 경우에, NMOS 소스 트랜지스터의 게이트 전위는 회로 장치의 동작 모드에 따라 변한다. 이 NMOS 소스 트랜지스터의 게이트 전위는 펄스 신호, 또는 에러 검출기를 통한 기준신호 또는 장치 상태에 응답하는 다른 회로에 의해 바람직하게 제어된다.
본 발명의 1 실시예는, (a) 복수의 메모리 셀; (b) 상기 메모리 셀에 결합된 한쌍의 비트라인을 포함하고, (c) 상기 메모리 셀은 리프레시 동작을 행하는 것에 응답하여 메모리 상태를 유지하도록 구성되고; (d) 상기 메모리 셀은, 셀프 리프레시, 또는 시스템 제어되는 리프레시 모드로 승압되는 고전위의 셀 데이터로 구성되는, 동적 메모리(DRAM) 장치를 개시한다.
1 구현예에서, 이퀄라이징된 비트라인 전압 레벨은, 비트라인 프리챠지 레벨 발생기에 의해 제어되는 바와 같이, 정상 동작 모드에서보다 셀프 리프레시 모드에서 높다. 상기 승압된 전압 전위는, 에러 검출기를 통한 기준 전압신호, 펄스 신호, 기존 신호의 조합, 또는 기준 전압 신호의 조합, 펄스 신호 및 모드 엔트리 및/또는 엑시트 신호에 의해 제어된다. 고전위의 셀 데이터를 발생하는 소스 트랜지스터는 적어도 제1, 제2 및 제3 소스 트랜지스터를 포함한다. 예컨대, 제1 소스 트랜지스터는 PMOS 소스 트랜지스터를 포함하고, 상기 제2 소스 및 제3 소스 트랜지스터는 NMOS 소스 트랜지스터를 포함한다.
1 실시예에서, 상기 제1 트랜지스터는 공급 전원의 스피드를 상승시키도록 구성되고, 제2 및 제3 소스 트랜지스터의 공급 전압보다 높은 전원에 접속되어 있는 것이 바람직하다. 이 실시예에서, 상기 제2 소스 트랜지스터는 주 전원을 발생하고, 상기 제3 소스 트랜지스터는 보조 전원을 발생한다. 상기 제1 PMOS 소스 트랜지스터의 소스 및 제1 NMOS 소스 트랜지스터의 드레인은 내부적으로 생성되는 전원에 접속되고 제2 NMOS 소스 트랜지스터의 드레인은 외부에서 공급되는 전원에 접속된다. 상기 제2 NMOS 소스 트랜지스터의 게이트는 펄스 또는 펄스의 조합 또는 모드 엔트리 및/또는 엑시트 신호에 의해 제어된다. 상기 제2 NMOS 소스 트랜지스터의 드레인은, 정상 동작 모드에서 ON 타임을 초과하는 셀프 리프레시 모드에서의 ON 타임을 제공하도록 구성된다.
본 발명의 1 실시예는, (a) 복수의 메모리 셀; (b) 상기 동적 메모리의 메모리 상태는 리프레시 동작을 행하는 것에 응답하여 유지되고; (c) 상기 메모리 셀에 결합된 한쌍의 비트라인; (d) 상기 메모리 셀의 상태를 감지하기 위해 상기 비트라인에 결합된 비트라인 센스 증폭기; (e) 상기 비트라인 센스 증폭기에 결합된 복수의 소스 트랜지스터를 포함하고, (f) 상기 복수의 소스 트랜지스터는, 제1 PMOS 소스 트랜지스터, 제1 NMOS 소스 트랜지스터, 및 제2 NMOS 소스 트랜지스터를 포함하고, 상기 소스 트랜지스터는 상기 비트라인 센스 증폭기 내에 래치에 접속된, 동적 메모리(DRAM) 장치를 개시한다.
1 구현예에 의하면, 상기 제1 PMOS 소스 트랜지스터의 소스 및 제1 NMOS 소스 트랜지스터의 드레인은 내부적으로 생성되는 전원에 접속되고; 상기 제2 NMOS 소스 트랜지스터의 드레인은 외부에서 공급되는 전원에 접속된다. 상기 제2 NMOS 소스 트랜지스터의 게이트는 펄스 또는 펄스의 조합 또는 모드 엔트리 및/또는 엑시트 신호에 의해 제어된다.
본 발명의 1 실시예는, (a) 메모리 상태가 리프레시 동작을 행하는 것에 응답하여 유지되는 복수의 메모리 셀; (b) 상기 메모리 셀에 결합된 한쌍의 비트라인; (c) 상기 메모리 셀의 상태를 감지하기 위해 상기 비트라인에 결합된 비트라인 센스 증폭기; 및 (d) 상기 비트라인 센스 증폭기에 결합되고 고 데이터의 메모리 셀의 전압 전위를 증가시키도록 구성된 복수의 소스 트랜지스터를 포함한다.
실시예에 있어서, 상기 복수의 소스 트랜지스터는 3개의 소스 트랜지스터를 포함한다. 하나의 경우에, 상기 소스 트랜지스터는, 제1 PMOS 소스 트랜지스터, 제1 NMOS 소스 트랜지스터, 및 제2 NMOS 소스 트랜지스터를 포함하고, 상기 소스 트랜지스터는 상기 비트라인 센스 증폭기 내에 래치에 접속된다. 상기 복수의 소스 트랜지스터 중 제1 소스 트랜지스터는 상기 복수의 소스 트랜지스터 내의 제2 소스 트랜지스터 및 제3 소스 트랜지스터의 공급 전압보다 높은 전압 전위로 구성된 전원에 연결됨으로써 전원을 스피드업하기 위해 사용되고; 상기 제2 소스 트랜지스터는 주 전원을 발하도록 구성되고; 상기 제3 소스 트랜지스터는 보조 전원을 발하도록 구성된다.
1 실시예는 동적 메모리 회로의 전류 감소 방법을 개시하며, (a) 가상 전원으로부터 동작을 위한 동적 메모리 회로의 센스 증폭기에 적어도 하나의 소스 트랜지스터를 결합시키고; (b) 조합된 신호의 수신에 응답하여 액티브-스탠바이 모드에 들어가도록 메모리 블록에 대한 판독 및/또는 기입 액세스를 중지시키고; (c) 상기 메모리 블록의 동작 전류를 감소시키기 위해 상기 메모리 셀에 데이터를 유지하면서 상기 소스 트랜지스터의 상태를 변경하는 것을 포함한다.
1 구현예에서, 상기 소스 트랜지스터는, 적어도 하나의 파워 소스 트랜지스터, 적어도 하나의 그라운드 소스 트랜지스터, 또는 파워 및 그라운드 소스 트랜지스터의 조합을 포함한다. 상기 소스 트랜지스터는, 펄스 신호, 에러 검출기를 통해 수신된 기준 전압, 또는 모드 엔트리 및/또는 엑시트 신호, 또는 펄스, 기준 전압, 또는 모드 엔트리 및/또는 엑시트 신호의 조합을 수신하는 것에 응답하여 제어된다. 상기 소스 트랜지스터의 상태를 변경하는 것은, 액티브 스탠바이 모드에서 비트 라인에 공급된 전압을 낮춘다.
상기 소스 트랜지스터는 다양한 방법으로 구성될 수 있다. 하나의 경우, 소스 트랜지스터는, 적어도 하나의 NMOS 소스 트랜지스터, 또는 적어도 하나의 PMOS 소스 트랜지스터, 또는 NMOS 및 PMOS 소스 트랜지스터의 조합을 포함한다. 예컨대, 소스 트랜지스터는, 동적 메모리 회로가 정상 동작 모드에 있을 때보다 동적 메모리 회로가 액티브 스탠바이 모드에 있을 때 게이트 전위가 낮게 구성되는 적어도 하나의 NMOS 파워 소스 트랜지스터를 포함한다. 상기 소스 트랜지스터는 비트라인 래치에 그라운드 전압을 공급하는 적어도 하나의 그라운드 소스 트랜지스터를 포함하되, 상기 그라운드 전압이. 그라운드 소스 트랜지스터의 상태를 제어하는 것에 응답하여 정상 동작 모드보다 액티브 스탠바이 모드에서 고 전위를 갖는다. 상기 그라운드 소스 트랜지스터는, NMOS 소스 트랜지스터, PMOS 소스 트랜지스터, 또는 NMOS 소스 트랜지스터와 PMOS 소스 트랜지스터 모두를 포함한다.
본 발명의 1 실시예는, 동적 메모리 회로의 전류 감소 방법을 개시하며, (a) 가상 전원으로부터 동작을 위해 구성하도록 동적 메모리회로의 센스 증폭기에 적어도 하나의 소스 트랜지스터를 결합하고; (b) 상기 메모리 셀에 데이터를 유지하는 동안 메모리 블록의 동작 전류를 감소시키기 위해 적어도 하나의 소스 트랜지스터의 상태를 변경하고; (c) 상기 소스 트랜지스터의 상태를 변경하기 위해, 제1 클록에 대해 포지티브 셋업 시간을 갖는 비동기신호(즉, 명령 신호) 또는 제1 클록에 대한 포지티브 셋업 시간을 갖는 제2 클록에 대한 비동기 신호 참조를 수신하는 것을 포함한다. 하나의 경우 상기 제2 클록 및 제1 클록은 상이한 위상 관계를 가지는 동안, 동일한 주파수로 동작한다. 다른 경우, 상기 제2 클록 및 제1 클록은 상이한 주파수로 동작한다.
이 방법의 한 구현예에서, 소스 트랜지스터는 예컨대 NMOS 및/또는 PMOS 소스 트랜지스터의 조합과 같이 파워 소스 트랜지스터를 포함한다. 실시예에서, 둘 이상의 비동기 신호가 파워 소스 트랜지스터를 제어할 수 있으며, 이때 이른 비동기 신호가 PMOS 소스 트랜지스터의 게이트에 인가된다. 상기 비동기 신호는 전원 전위를 초과하는 전압전위를 갖는 NMOS 소스 트랜지스터를 인에이블한다.
이 방법의 한 구현예에서, 소스 트랜지스터는 예컨대 NMOS 및/또는 PMOS 소스 트랜지스터의 조합과 같이 그라운드 소스 트랜지스터를 포함한다. 예컨대, 소스 트랜지스터는 그라운드 소스 트랜지스터를 포함한다. 둘 이상의 비동기 신호가 그라운드 소스 트랜지스터를 제어할 수 있으며, 이른 비동기 신호가 MMOS 소스 트랜지스터의 게이트에 인가되고 후속 신호가 PMOS 트랜지스터에 인가된다. 상기 비동기 신호는 그라운드 전위 미만의 전압 전위를 갖는 PMOS 소스 트랜지스터를 인에이블한다.
다른 구현예에서, 동기 신호 또는 동기 및 비동기신호의 조합을 사용하여 파워 소스 트랜지스터 및 그라운드 소스 트랜지스터를 제어할 수 있다.
다른 실시예는 동적 메모리 회로의 전류 감소 방법을 개시하며, (a) 가상 전원으로부터 동작을 위해 구성하도록 동적 메모리회로의 센스 증폭기에 적어도 하나의 소스 트랜지스터를 결합하고; (b) 상기 메모리 셀에 데이터를 유지하는 동안 메모리 블록의 동작 전류를 감소시키기 위해 적어도 하나의 소스 트랜지스터의 상태를 변경하는 것을 포함하고; (c) 상기 소스 트랜지스터의 상태는 한 클록에 대한 포지티브 셋업 시간을 갖는 비동기 신호의 및 동일한 클록에 대해 참조된 동기 신호(즉 명령)의 수신에 응답하여 변경된다.
또한, 동적 메모리 회로는 논리적 및 물리적으로 섹션들로 분할하고; 한 비동기 신호에 의해 상기 섹션의 제1 부분의 소스 트랜지스터를 제어하고 한 동기 신호에 의해 상기 섹션의 제2 부분의 소스 트랜지스터를 제어한다. 상기 트랜지스터의 사용은 물론, 동기 및 비동기 제어로의 다른 조합이 기술된다.
1 실시예는, (a) 복수의 로직 트랜지스터를 내장하는 메모리 셀의 적어도 하나의 블록; (b) 상기 메모리 셀 블록을 구획하는 적어도 하나의 그라운드 경로와 적어도 하나의 전원 경로; (c) 상기 메모리 셀의 적어도 하나의 블록 내에 메모리 셀의 각 블록에 결합된 행 디코더; (d) 상기 메모리 셀의 적어도 하나의 블록 내에 메모리 셀의 각 블록에 결합된 열 디코더; (e) 상기 메모리 셀의 적어도 하나의 블록 내에 메모리 셀의 각 블록에 결합된 적어도 한쌍의 비트라인; (f) 상기 한쌍의 비트라인에 결합되고 상기 메모리 셀 내의 하나의 메모리 셀의 차동 전압을 감지하기 위해 구성되고 상기 메모리 셀의 하이 또는 로우 상태를 리프레시하기 위한 비트 라인 센스 증폭기; (g) 적어도 하나의 가상 전압 레벨을 발생하기 위해 구성된 상기 메모리 셀의 복수의 로직 트랜지스터 내의 적어도 하나의 소스 트랜지스터; 및 (h) 적어도 하나의 가상 전압 레벨에 결합된 적어도 하나의 가상 파워 경로, 가상 그라운드 경로, 또는 가상 파워 및 그라운드 경로의 조합을 포함하는, 집적회로를 개시한다.
이 집적회로의 레이아웃에 있어서, 적어도 하나의 소스 트랜지스터가, 상기 로직 트랜지스터보다는 그의 각각의 파워 또는 그라운드 라인에 가까이 위치된다. 상기 소스 트랜지스터는 파워 소스 트랜지스터, 그라운드 소스 트랜지스터, 또는 파워 소스 트랜지스터와 그라운드 소스 트랜지스터의 조합을 포함한다. 상기 파워 소스 트랜지스터는 NMOS 소스 트랜지스터를 포함하고, 또는 그라운드 소스 트랜지스터는 PMOS 소스 트랜지스터를 포함하고, 또는 파워 소스 트랜지스터는 NMOS 소스 트랜지스터를 포함하고 그라운드 소스 트랜지스터는 PMOS 소스 트랜지스터를 포함한다.
상기 파워 소스 트랜지스터는 NMOS 및 PMOS 소스 트랜지스터를 포함하고, 또는 그라운드 소스 트랜지스터는 PMOS 및 NMOS 소스 트랜지스터를 포함하고, 또는 파워 및 소스 트랜지스터 모두 PMOS 및 NMOS 소스 트랜지스터를 포함한다.
상기 소스 트랜지스터는, 로직 트랜지스터로 구성되는 상기 메모리 블록 외측에 위치된다. 상기 소스 트랜지스터는, 파워 라인 하에 위치되고 상기 메모리 셀 블록의 복수의 로직 트랜지스터를 가로지르지 않는다. 상기 소스 트랜지스터는, 전체 로직 블록에 대한 소스 트랜지스터의 럼프(lumped) 배치를 포함하고, 또는 상기 소스 트랜지스터는, 파워 및 소스 트랜지스터가 각 레이아웃 블록에 인접한 소스 트랜지스터의 분산된 배치를 포함한다. 상기 소스 트랜지스터는, 전체 레이아웃 블록을 구동하는 그라운드 소스 트랜지스터 및 파워 소스 트랜지스터를 포함한다. 메모리 셀의 각 블록은 세그먼트화되어 있고 그라운드 소스 트랜지스터 및/또는 파워 소스 트랜지스터를 각 세그먼트마다 위치된다.
상기 소스 트랜지스터는, 가상 파워 라인상에 전위를 발생할수 있으며, 예컨대 상기 집적회로의 하나 이상의 파워 라인에 대한 것보다 상기 메모리 셀의 로직 트랜지스터에 가까이 위치된다, 상기 소스 트랜지스터는, 서브 워드라인 드라이버의 교점에서 한쌍의 열 디코더 간의 갭에 위치되거나 또는 스트래핑에 의해 위치된다. 다른 구현예에서, 상기 소스 트랜지스터는, 비트라인 센스 증폭기를 갖는 교점에서 행 디코더들 간의 갭에 위치될 수 있다. 상기 소스 트랜지스터는 비트라인 센스 증폭기를 갖는 교점에서 제1 및 제2 서브 워드라인 드라이버 간의 갭에 위치될 수 있다. 상기 소스 트랜지스터는 비트라인 센스 증폭기의 래치 내에 교차결합된 한쌍의 PMOS 트랜지스터의 NWELL에 위치에 위치된 PMOS 소스 트랜지스터를 포함하고, 또는 상기 소스 트랜지스터는 P형 기판상의 일부에, PWELL에 위치된 NMOS 파워 소스 트랜지스터를 포함할 수 있다. 상기 소스 트랜지스터는 각 쌍의 비트라인 또1군 비트라인쌍에 위치될 수 있다.
본 발명의 1 실시예는, 메모리 회로 내에 적절한 소스 트랜지스터 접속을 결정하기 위한 방법으로서, (a) 상기 메모리 또는 논리 회로를 특정하기 위한 시뮬레이션 루틴을 실행하고; (b) 상기 시뮬레이션시 소스 트랜지스터를 로직 트랜지스터에 접속하는 노드에, VDD 또는 VSS 이외의 공지 상태를 할당하고; 상기 공지 상태는 소정 입력 상태에 대한 논리 출력으로 출력된다.
본 발명의 하나의 양태는, 메모리 회로, 특히 리프레시되는 동적 메모리 회로에서 누설 전류를 감소시키는 것이다.
본 발명의 다른 양태는, 동작 모드에 응답하여 회로의 부분들에 대한 전원을 제공하기 위한 가상 그라운드 전위와 가상 소스를 제공하기 위한 각종 소스 트랜지스터 구성의 채용이다.
본 발명의 다른 양태는, 선택된 소스 트랜지스터 구성을 채용함으로써, 액티브 파워 다운 스탠바이(ICC3P)와 같은 스탠바이 전류를 감소시키는 것이다.
본 발명의 다른 양태는, 행 디코더, 워드 드라이버 등의 이중 회로로부터 야기되는 누설을 감소시키기 위한 것으로. 상기 회로들은, 재활성화에 따라 회로들을 재로드시키도록 이용되는 상태 정보를 저장한 후 비활성화된다.
본 발명의 다른 양태는, 가상 파워 라인을 구동하도록 소스 트랜지스터를 제어하기 위한 여러 회로들을 제공하는 것이다.
본 발명의 다른 양태는, 사용된 칩 면적을 최소화하면서 파워 소스 트랜지스터의 사용을 향상시키기 위한 레이아웃 방법을 제공한다.
본 발명의 또 다른 양태는, 집적회로 설계 및 레이아웃 시 소스 트랜지스터의 사용을 확인하기 위한 방법이다.
본 발명의 다른 양태들은 명세서의 다음 부분에서 명확히 될 것이며, 그 상세한 설명은 제한적인 것이 아니라 본 발명의 바람직한 실시예의 기술을 목적으로 한 것이다.
본 발명은 단지 예시의 목적인 첨부 도면을 참고할 때 좀 더 충분하게 이해될 것이다:
도 1은 셀프-리프레시 전류를 감소시키기 위해 도시된 본 발명의 실시예에 따른 다이내믹 랜덤 액세스 메모리(DRAM)의 개략도이다.
도 2A 내지 도 2B는 도 1의 회로에 대한 정상 동작 및 셀프-리프레시 모드의 타이밍도이다.
도 3A 내지 도 3D는 본 발명에 따른 메모리 회로 내에서 전원 레벨을 제어하기 위한 회로의 개략도이다.
도 4A 내지 도 4D는 본 발명에 따른 메모리 회로 내에서 접지 레벨을 제어하기 위한 회로의 개략도이다.
도 5A는 LAb와 접지 사이에 클램프(LVT-PMOS)를 갖는 조합 PMOS 및 NMOS SAN 컨트롤러를 나타내는 본 발명의 일 양상에 따른 접지 레벨 제어방법의 개략도이다.
도 5B는 도 5A에 도시된 접지 레벨 제어방법에 대한 타이밍도이다.
도 6A는 LAb와 접지 사이에 클램프(LVT-PMOS)를 갖는 NMOS 단독 SAN 컨트롤러를 나타내는 본 발명의 일 양상에 따른 접지 레벨 제어방법의 개략도이다.
도 6B는 도 6A에 도시된 접지 레벨 제어방법에 대한 타이밍도이다.
도 7은 도 1에 도시된 회로에 사용되는 전원 소스 제어를 위한 타이밍도이다.
도 8은 DRAM 코어 회로에 대한 능동 전원-다운 전류를 억압하는 방법에 대한 타이밍도이다.
도 9는 프리-디코딩 신호 래치를 구비한 이중 회로에서 전원 제어를 보여주는 본 발명의 일 양상에 따른 능동 전원 다운 전류를 억압하는 메모리 장치 조직의 블록도이다.
도 10은 본 발명의 일 양상에 따른 반복회로 내에서 비트라인 센스 증폭기와 소스 트랜지스터를 제어하는 조합을 이용하여 능동 전원 다운 전류를 억압하는 방법에 대한 타이밍도이다.
도 11은 본 발명의 일 양상에 따른 전단 및 후단 제어신호 발생을 위한 개략도이다.
도 12는 본 발명에 따른 회로 제어를 위한 PES(선행단) 및 PLS(지연단) 제어신호의 블록도이다.
도 13은 본 발명의 일 양상에 따른 버퍼제어신호에 기초한 제어 발생을 위한 블록도이다.
도 14A는 본 발명의 일 양상에 따른 전원 소스 트랜지스터 제어를 위한 개략도이다.
도 14B는 도 14A의 전원 소스 트랜지스터 제어를 위한 타이밍도이다.
도 15는 본 발명의 실시예에 따른 가상 전원 라인을 지원하는 메모리 블록에서 소스 트랜지스터 위치를 나타내는 회로 유닛(타입 1)의 배치도이다.
도 16A-도 16B는 도 15에 도시된 다수의 유닛 블록으로 이루어진 회로 블록의 배치도이다.
도 17은 본 발명의 실시예에 따른 가상 전원 드라이버를 지원하는 메모리 블록에서 소스 트랜지스터 위치를 나타내는 회로 유닛(타입 2)의 배치도이다.
도 18은 도 17에 도시된 다수의 유닛 블록으로 이루어진 회로 블록의 배치도 이다.
도 19A-도 19b는 디코더 홀에 위치한 가상 전원 드라이버를 나타내는 본 발명의 일 양상에 따른 z-로직 컬럼 디코더의 배치도이다.
도 20A-도 20b는 로우 디코더 홀에 위치한 가상 전원 드라이버 및 비트라인 쌍(단독 또는 다양한 조합)과 관련하여 위치한 비트라인 센스 증폭기의 소스 트랜지스터, 또는 센스 증폭기 영역과 서브 워드라인 드라이버가 교차된 영역을 보여주는 본 발명의 일 양상에 따른 z-로직 로우 디코더의 배치도이다.
도 21은 정상 분산형 내에 N 및 P 센스 증폭기 트랜지스터의 배치도이다.
도 22는 본 발명의 일 양상에 따른 z-로직 분산형 내에 N 및 P 센스 증폭기 트랜지스터의 배치도이다.
도 23은 메모리 셀 어레이 내에 서브-워드 라인 드라이버와 비트 라인 S/A의 교차점에 위치한 드라이버의 배치도이다.
도 24는 본 발명의 일 양상에 따른 지그재그 z-로직 게이트를 이용하여 나타낸 디자인의 개략도이다.
도 25는 도 24에 도시된 디자인의 트랜지스터 레벨 구상의 개략도이다.
도 26-도 27은 양호 및 불량 대기 모드 구성의 개략 구상이다.
예시 목적의 도면을 좀 더 구체적으로 참고하면 본 발명은 도 1 내지 도 27에 전체적으로 도시된 장치에 구체화되어 있다. 여기에 개시된 기본 개념으로부터 이탈하지 않고 본 발명 장치는 그 구성과 부품의 세부적인 사항에 대하여 변경될 수 있고, 본 발명 방법은 구체적인 단계 및 순서에 대하여 변경될 수 있다.
1. 셀프-리프레시 전류를 줄이는 방법
도 1은 본 발명에 따른 다이나믹 메모리 코어를 예시적인 실시예로서 나타내고 있다. 메모리 프리챠지 상태 동안 비트라인 쌍(BL_R, BLB_R, BL_L 및 BLB_L)은 전형적으로 메모리 코어 동작 전압인 VDD 전위의 약 1/2인 전압 전위(voltage potential)를 가진다. 데이터 로우(data low)와 데이터 하이(data high)가 각각 메모리 기억 노드(NS0 및 NS1)에 기억되는 것으로 가정한다. 프리챠지 상태에서 WL0와 WL1과 같은 워드라인은 접지(제로) 전위로 설정된다. 따라서, 트랜지스터(MNA1)(기억 노드(NS1)를 위한 메모리 셀 액세스 트랜지스터)의 VGS and VGD는 각각 -1/2 *VDD 및 -VDD이다. 따라서, 메모리 셀 트랜지스터(MNA1)를 통하여 흐르는 누설전류는 빈약하며 메모리 셀 노드(NS1)에 기억된 하이 데이터는 중대하게 손상되지 않는다.
그러나, 메모리 셀(C0)이 액세스될 때, MNA1에 대한 중대한 누설전류가 형성된다. 워드라인(WL0)이 활성화되고 메모리 셀(C0)과 비트라인(BL_R) 사이의 전하가 공유된 후, MPS1, MPS2, MNS1 및 MNS2로 구성되는 비트라인 센스 증폭기 쌍은 비트라인(BL 및 BLB)에 나타난 신호차를 검출하여 증폭한다. 메모리 셀(C0)에 기억된 데이터의 결과가 로우인 경우, BL_R은 로우(VSS)로 되고 BLB_R은 하이(VDD)가 된다. 이점에서 MNA1의 VGD이 계속 -VDD인 반면에 MNA1의 VGS는 프리챠지 상태에서와 같이 -1/2 *VDD 대신에 제로로 된다. MNA1의 VGS에 대한 역 바이어스 조건이 없기 때문에 MNA1을 통한 누설전류는 상당히 증가하며, 따라서, NS1에 기억된 하이 데이터에 대한 데이터 보유 시간은 급격한 감축이 이루어질 수 있다. DRAM 셀 리프레시 기간이 순전히 메모리 셀에 데이터가 얼마나 오래 저장될 수 있는 가에 기초하여 결정되고 리프레시 기간이 길수록 리프레시 전류는 더 작게 되기 때문에 이러한 누설전류는 셀프-리프레시 모드와 같은 DRAM 동작 모드에서 중대한 문제를 나타낸다. 이러한 셀프-리프레시 전류는 따라서 모바일 어플리케이션 장치와 같은 저 전력 장치에 대하여 중요한 파라미터가 된다.
액세스 되고 있지 않은 메모리 셀에서 누설전류를 억압하는 회로와 방법이 이하에 설명된다. 설명된 전압레벨은 하나의 특정 실시예에 대한 예로서 제공되는 것으로 인식되어야 할 것이며, 이 기술분야의 통상의 지식을 가진 자는 이러한 회로와 방법은 전원 라인에 대한 임의의 소망하는 전압 전위를 지원하도록 구체화될 수 있다는 것을 인식할 것이다.
제1방법에서 워드라인 레벨은 제로보다 약간 더 낮은 전압으로 유지된다. 예를 들어, 프리챠지 상태에서 워드라인 레벨은 0V 대신에 -0.3V로 설정된다. 메모리 셀이 액세스될 때, 비트라인 전압이 VSS로 나타날지라도 액세스되지 않은 메모리 액세스 트랜지스터의 VGS는 OV가 아니라, -0.3V가 된다. 이러 방법의 하나의 단점은 셀프-리프레시 모드에서 부(-) 전압의 필요성과 셀프-리프레시 모드에서 누설전류를 더욱 억압하기 위하여 -0.6v와 같은 더 낮은 전압을 달성해야 하는 어려움이다.
제2방법에서 메모리 액세스 트랜지스터의 VGS가 부(-) 값이 되도록 워드라인 전압이 제로가 되게 유지하는 반면에 발현된 비트라인 레벨은 승압(boost)된다. 이것을 달성하는 하나의 방법은 VSS로 방전하는 대신에 0V보다 더 높은 전압으로 비트라인을 방전하는 것이다. 예를 들어, 메모리 어레이가 액세스될 때 비트라인(BL_R)은 통상적으로 0V인 VSS 대신에 0.3V로 방전된다. 따라서, 액세스 되지 않은 메모리 셀의 워드라인 레벨이 제로일지라도 대응하는 메모리 액세스 트랜지스터의 VGS는 -0.3V로 된다.
비트라인 전압의 클램핑은 임의의 적당한 수단에 의해 달성될 수 있으며, 하나의 이러한 매카니즘이 도 1에 도시되어 있다. NMOS 소스 제어 트랜지스터를 위하여 전형적인 NMOS 트랜지스터를 사용하는 대신에 MPSRC1과 같은 PMOS 트랜지스터가 이용될 수 있다. 예를 들면, 제한되지 않는 것으로 PMOS 소스 트랜지스터에 대한 하나의 제어 방법은 다음과 같이 구현될 수 있다. 정상 동작시에 SAN은 PMOS VT 드롭을 극복하기 위하여 부(-) 전압으로 하강된다. PMOS 드레시홀드 전압에 의한 VSS보다 더 낮은 전압이 VSS로 완전하게 전환하는데 요구되기 때문에 SAN의 전압 레벨은 완전한 Vss 전환을 위해 거의 VSS-VTP로 된다. 그러나, 셀프-리프레시 모드에서 SAN은 MPSRC1의 VTP에서 BL_R 레벨을 클램프 하기 위하여 부(-) 전압으로 진행하는 대신에 VSS로 진행한다. 셀프-리프레시 모드에서 이러한 조건인 경우 MNA1의 VGS는 부(-) 값으로 되어 누설전류를 억제한다.
발현된 비트라인 레벨을 승압하는 단점은 센스 증폭기의 센싱 속도를 더 느리게 한다. 예를 들어, 비트라인 쌍이 1/2 VDD (1V)로 설정되고 노드(LAb)가 0V의 정상적인 값 대신에 어떤 전압(0.3V)으로 승압된다고 가정한다. 승압이 없는 경우 MNS1의 VGS는 센싱 동작이 시작될 때 1/2*VDD (1V)로 될 수 있으며, 그러나 승압이 있는 경우 단지 0.7V로 될 수 있다. 그 자체로 센싱 트랜지스터의 감소된 전류 능력은 센싱 속도를 떨어뜨릴 수 있다. 이러한 단점을 극복하기 위하여 새로운 전원 승압 계획이 이하에 개시된다. 정상 동작시에 DRAM 코어 전압은 VDD 및 VSS이다. 셀프-리프레시 모드에서 DRAM 코어 전압은 VDDH and VSSH이며, 여기서 VDDH and VSSH은 각각 어떤 양만큼 승압된 전원 및 접지 전압이다.
도 2A-도 2B는 도 1에 제시된 DRAM 코어 구성에 기초한 상기 전원 승압 방법을 구현하는 타이밍도를 나타낸다. 도 2A에 도시된 정상 동작시에 SAP는 VSS로부터 VPPZ로 진행하며, 여기서 VPPZ는 NMOS 트랜지스터에 의한 드레시홀드 전압 드롭을 극복하기 위하여 VDD보다 더 높은 미리 설정된 전압이다. SAN는 VDD로부터VBBZ로 진행하며, 여기서 VBBZ는 PMOS 트랜지스터에 의한 드레시홀드 전압 드롭을 극복하기 위하여 VSS보다 더 낮은 미리 설정된 전압이다. 따라서, 비트라인 쌍은 완전하게 VDD 및 VSS로 발현된다. 데이터 로우(data low)가 셀(C0)에 기억된 것으로 가정하면, BL_R 은 VSS로 진행하며 BLB_R은 VDD로 진행한다. 도 2B에 도시된 셀프-리프레시 모드에서 SAP는 비트라인 전압을 VDDH로 승압하기 위하여 VPPZ 보다 더 높은 미리 설정된 전압인 VPPZH로 진행한다.
여기서 필요한 가정은 DRAM 코어 전압(VDD)이 정상 동작 모드보다 셀프-리프레시 모드에서 더 높게 될 수 있다는 것이다. 예를 들어, VDD가 정상 동작 모드인 경우 2V이고 셀프-리프레시 모드인 경우 2.5V이다. 만약 PMOS 트랜지스터가 전원 소스 트랜지스터로 사용되는 경우, PMOS 전원 소스 트랜지스터를 작동시키는 기간은 센스 증폭기에 더 많은 전류를 공급하도록 더 길게 될 수 있다. 따라서, BLB_R은 정상 동작 보다 더 높은 전압(VDDH)으로 진행한다. SAN은 VBBZ 대신에 VSS로 진행하며 BL_R의 레벨은 VSS 대신에 PMOS 소스 트랜지스터(MPSRC1)의 VTP(즉, VSSH 전압 레벨)에 클램프된다. 따라서, WLO이 활성화될 때 메모리 셀(C0)은 판독된다. BL_R이 VSS가 아니고 대신에 VSSH이기 때문에, 그 후 MNA1의 VGS가 제로가 아니고 -VSSH로 되어 누설전류는 크게 억압된다는 점에 유의하여야 한다. 센싱 동작이 완료되고 비트라인 쌍이 등화된 때 비트라인 레벨은 현재 1/2VDD가 아니고 1/2*VDDH의 더 높은 전압으로 된다. 그 결과 NMOS 트랜지스터(MNS1)의 VGS가 감소되지 않기 때문에 장치는 어떤 센싱 속도 저하도 일어나지 않는다.
노드(LA 및 LAb)에서 전압 레벨을 제어하기 위하여 본 발명에 따른 다수의 방법이 존재한다.
하기의 방법은 제한되지 않으며 예시의 방법으로 제공된다.
노드(LA)에 대한 전압 레벨 제어
PMOS 트랜지스터가 전원 소스 트랜지스터로 사용될 때, PMOS 트랜지스터를 턴온시키는 기간은 PMOS 트랜지스터를 작동시키기 위하여 모드 엔트리 및/또는 엑시트 신호에 응답하여 펄스를 제어하거나, 또는 직접 모드 엔트리 및/또는 엑시트 신호를 이용하여 센스 증폭기에 더 높은 전압을 공급하도록 연장되는 것이 바람직하다. 제한되지 않는 예로서 2개의 상이한 소스 트랜지스터 타입(순수 PMOS 및 다이오드를 구비한 PMOS)이 이용될 수 있다. 정상 동작시에 순수 PMOS 트랜지스터 및/또는 다이오드를 구비한 PMOS 트랜지스터는 턴온될 수 있고, 반면에 다이오드를 구비한 PMOS 트랜지스터만이 셀프-리프레시 모드에서 턴온될 수 있다.
NMOS 트랜지스터가 전원 소스 트랜지스터로 사용될 때, 게이트 전압은 펄스 폭 또는 모드 엔트리 및/또는 엑시트 신호 형태로 센스 증폭기에 더 높은 전압을 공급하도록 (예를 들어, 정상 동작보다 더 높은 전압) 제어될 수 있다.
도 3A-도 3D는 메모리 회로의 전원 레벨을 제어하는 예를 나타낸다. 도 3A에서는 PMOS 트랜지스터가 사용되고 게이트 신호가 펄스 또는 모드 엔트리 및/또는 엑시트 신호 또는 신호들의 조합에 의해 제어될 수 있다. 도 3B에서는 NMOS 트랜지스터가 사용되고 따라서 제어된다. 도 3C에서는 PMOS 트랜지스터가 LA의 레벨이 VREFP에 의해 설정되어 있는 에러 검출기와 함께 사용된다. 도 3D에서는 다른 타입의 PMOS 소스 트랜지스터가 따라서 제어된다.
접지 레벨로 전압 레벨 제어
PMOS 트랜지스터가 접지 소스 트랜지스터로 사용될 때, 게이트 전압은 PMOS 드레시홀드 전압 드롭, 예를 들어, VBBZ 대신에 VSS를 극복하지 않도록 인가될 수 있다. 게이트는 펄스 또는 모드 엔트리 및/또는 엑시트 신호, 또는 신호들의 조합의 형태를 이용하여 제어될 수 있다. NMOS 트랜지스터가 접지 소스 트랜지스터로 사용될 때 NMOS 트랜지스터를 턴온시키는데 요구되는 기간은 더 짧게 되도록 제어될 수 있으며, 따라서 VSS로 접지 레벨이 방전하는 것을 방지한다. 이 기간은 펄스 또는 모드 엔트리 및/또는 엑시트 신호 또는 신호들의 조합에 의해 제어될 수 있다. 바람직한 실시예에서, 2개의 다른 상이한 소스 트랜지스터 타입(순수 NMOS 및 다이오드를 구비한 NMOS)이 사용될 수 있다. 정상 동작시에 순수 NMOS 트랜지스터 및/또는 다이오드를 구비한 NMOS 트랜지스터는 정상 동작 동안 턴온될 수 있으며, 반면에 다이오드를 구비한 단지 NMOS 트랜지스터만이 VDIODE로 VSS를 클램프하도록 셀프-리프레시 모드로 턴온될 수 있다.
도 4A-도 4D는 메모리 회로의 전원 레벨을 제어하는 예를 나타낸다. 도 4A에서 NMOS 트랜지스터가 사용되며 게이트는 펄스, 또는 모드 엔트리 및/또는 엑시트 신호, 또는 신호들의 조합의 형태를 이용하여 그에 따라서 제어될 수 있다. 도 4B에서는 PMOS 트랜지스터가 사용되고 그에 따라서 제어된다. 도 4C에서는 NMOS 트랜지스터가 LAb의 레벨이 VREFN에 의해 설정되어 있는 에러 검출기와 함께 사용된다. 도 4D에서는 다른 타입의 NMOS 소스 트랜지스터가 따라서 제어된다.
제3방법은 상기한 2방법의 조합, 부(-) 워드라인 계획 및 새로운 비트라인 제어 계획을 이용한다. 이 방법이 사용될 때, 이 방법을 구체화하기 위한 회로 변형은 상기한 2방법 중 단지 하나만을 사용하며 복작하거나 어렵지 않다. 이 방법에서 제1방법과 같이 프리챠지 워드라인 레벨을 낮추지 않음에 의해 디자인 복잡성을 감소시킬 수 있고, 제2방법과 같이 비트라인 레벨을 승압시키지 않음에 의해 센싱 속도가 크게 손상되지 않으며 전원 레벨이 그 많큼 승압되는 것이 요구되지 않는다. 이러한 더 낮은 레벨의 전압 승압은, 동작 전압이 감소될 때 외부 전압과 내부 DRAM 코어 동작 전압 사이에 어떤 감지할 수 있을 정도의 차이가 없게 되기 때문에 중요하다.
도 5A-도 5B는 일실시예에 따른 접지 레벨 제어 방법의 예시적인 실시예에 대한 개략 구성도 및 타이밍도이다. 도 5A에서는 접지 레벨 제어를 제공하기 위하여 NMOS 트랜지스터와 PMOS 트랜지스터의 조합이 사용된다. LVT-PMOS 클램프가 SAN 라인 위의 각 단부에 도시되어 있고, SAPb 라인이 게이트(gate)에 연결되어 있다. 도 5A로부터 PMOS 트랜지스터의 게이트는 SAPb 라인에 연결되어 있고, 반면에 NMOS 트랜지스터는 SAN 라인에 연결되어 있다. 도 5B에서 제어신호(SAN 및 SAPb)가 동시에 활성화되며 SAPb는 VDD로부터 0V로 변하고, SAN은 0V로부터 VDD로 변하는 것을 알 수 있다. 그러나, 다른 구현예에서 하나의 신호가 다른 신호 전에 출발할 수 있고, 하이 및 로우 전압이 각각 VDD 또는 0V 이외의 것이 될 수 있다. 또한, 이러한 예에 서 제어신호(SAN)는 펄스 제어를 사용하나, 다른 타입의 제어 방법이 이용될 수 있다는 것을 인식하여야 하는 점에 유의해야 한다. 예를 들어, 펄스와 다른 현존하는 신호의 조합이 사용될 수 있다. NMOS 및 PMOS 트랜지스터 모두 접지 레벨 제어에 사용될지라도 PMOS 트랜지스터가 이 예에서 접지 레벨을 실제로 클램프하고 있다.
도 6A-도 6B는 다른 접지 레벨 제어 방법에 대한 예시적인 개략도 및 타이밍도를 나타낸다. 이 예는 도 5A-도 5B의 것과 유사하나, 전원 소스 트랜지스터로 NMOS 소스 트랜지스터를 이용하고 반대 극성의 SAPb 라인을 제공한다. LVT-PMOS 클램프는 SAN 라인 위에 각 단부에 표시되어 있고, SAPb 라인으로부터 반전된 신호가 게이트에 연결되어 있다는 점에 유의해야 한다.
2. ICC3P 전류를 줄이는 방법
DRAM 동작에서 하나의 중요한 파라미터는 ICC3P 모드이며, 이는 “능동 전원-다운 대기 모드”로 불리는 동작 모드이다. ICC3P 모드에서 메모리 뱅크는 활성화되고 CKE(클록 인에이블 신호)는 로우(비활성화)이고 CSB가 하이(비활성화)이나, 어드레스 및 제어 입력은 스위칭되고 반면에 데이터 버스 입력은 스테이블(stable)하다. 이러한 모드의 동작에 응답하여 도 1에 도시된 센스 증폭기는 WL0가 인에이블 상태로 되고 메모리 셀(C0)이 셀 데이터 로우(cell data low)에 의해 액세스되는 것으로 가정하면 셀 데이터를 읽은 후 활성화된다. 도 1을 참고하면 셀 데이터를 읽은 후, BL_R은 로우(low)로 진행하고 BLB_R은 하이(high)로 진행하여 MNSRC1 및 MPSRC1는 턴온된다. 또한, MPS2 및 MNS1는 턴온되나, MPS1 및 MNS2는 턴오프된다.
전원 및 접지 소스 트랜지스터는 도 1과 달라질 수 있다는 점을 인식하여야 한다. 예를 들어, 도 1에서 전원 소스 트랜지스터는 NMOS 트랜지스터 대신에 PMOS 트랜지스터가 될 수 있다. 비록 BL_R 및 BLB_R가 각각 VSS 및 VDD이므로 MPS1 및 MNS2가 턴오프될지라도 MPS1 및 MNS2를 통하여 흐르는 누설전류가 존재한다. 누설전류의 크기는 90nm 기술과 같이 선진처리기술인 경우 수 마이크로 암페어 등급이며, 전류의 크기는 80nm 및 65nm 공정을 향한 기술 진보에 따라 더 커지게 된다. 8K(8*1024) 센스 증폭기가 5μA 누설전류를 갖는 각각의 센스 증폭기로 활성화되는 90nm 기술을 가정하면, 전체 누설전류는 약 40mA로 매우 크게 된다.
도 7은 도 1에 제시된 DRAM 코어 구성에 기초한 DRAM 메모리 디자인에 대한 타이밍도를 나타낸다. 활성 모드(active mode)에서, WLO는 인에이블 상태로 되고 SAN 및 SAP는 각각 VBBZ 및 VPPZ로 진행한다. 각각 데이터가 로우이고, BL_R이 VSS로 진행하며, BLB_R이 VDD(VCORE: DRAM 코어 동작 전압)로 진행하는 것으로 가정한다. 전원 다운 모드가 개시될 때 CKE는 로우로 되나 메모리 뱅크는 여전히 활성화되어 있으며, 센스 증폭기는 턴온되고 턴오프된 트랜지스터를 통하여 흐르는 누설전류는 받아들일 수 없을 정도로 크게 될 수 있다. 본 발명에서 ICC3P와 같은 활성 전원-다운 대기 전류를 억압하는 몇가지 방법이 설명되었으며 이는 또한 유사한 경우에 적용될 수 있다.
도 8은 DRAM 코어 회로에 대한 활성 전원-다운 대기 전류를 억압하는 방법을 나타낸다. 이 방법에서 센스 증폭기의 유효 드레시홀드 전압은 소스-투-바 디(source-to- body) 전압(VSB)을 증가시킴에 의해 증가된다. 전원 다운 모드가 시작될 때, 각각 전원 소스 트랜지스터 게이트는 VPPZ로부터 VCORE로 바이어스되고, 접지 소스 트랜지스터 게이트는 VBBZ로부터 VSS로 바이어스된다. 결국, BLB_R 레벨은 NMOS 트랜지스터 전압 강하로 인하여 VCORE로부터 VCORE-VTN로 하강되고, BL_R 레벨은 PMOS 드레시홀드 전압(VTP)에 의해 상승된다. 따라서, MPS1 및 MNS2의 VSB는 각각 VTN 및 VTP의 양만큼 증가될 수 있다. 결과적으로 턴오프된 트랜지스터(MPS1 및 MNS2)를 통하여 흐르는 누설전류는 효과적으로 감소될 수 있다. 전원 다운 모드가 완료된 후, SAP 및 SAN의 레벨은 각각 VPPZ 및 VBBZ의 정상값으로 귀환된다.
도 9는 활성 전원 다운 전류를 억압하기 위한 메모리 장치 조직의 블록도를 나타낸다. 메모리 회로 내에서 다른 중요한 누설전류 성분은 다수로 이루어진 로우(row) 디코더 및 워드라인 드라이버와 같은 중복회로의 사용에 따라 발생한다는 점을 인식하여야 한다. 따라서, ICC3P 모드에서 누설전류를 억압하는 제2방법은 그것의 상태(온/오프)가 모드 입력 및/또는 종료 신호를 수신하는 것과 같이 장치 모드에 응답하여 변경될 수 있는 중복회로에 소스 트랜지스터를 부가하는 것을 이용하는 것이다. 전원 및 접지 소스 트랜지스터의 임의의 소망하는 트랜지스터가 중복회로의 전력 소모를 제어하는데 이용될 수 있다.
예를 들어, 소스 트랜지스터의 조합은 NMOS 전원 소스 트랜지스터 및 PMOS 접지 소스 트랜지스터, NMOS 전원 소스 트랜지스터 및 NMOS 접지 소스 트랜지스터, NMOS 전원 소스 트랜지스터 및 PMOS 접지 소스 트랜지스터, PMOS 전원 소스 트랜지스터 및 NMOS 접지 소스 트랜지스터, PMOS 전원 소스 트랜지스터 및 PMOS 접지 소스 트랜지스터, NMOS 및 PMOS 전원/접지 소스 트랜지스터, NMOS 및 PMOS 전원 소스 트랜지스터 및 NMOS 전원 소스 트랜지스터 등을 포함한다. 본 발명의 이러한 양상에 따르면, 칩이 ICC3P 모드로 동작할 때, 로우 디코더 및 워드라인 디코더와 같은 이러한 중복회로에 연결된 소스 트랜지스터는 누설전류를 억압하도록 턴오프된다.
본 발명의 일 양상에 따르면, 워드라인의 상태를 유지하는 대신에 워드라인(상태) 정보가 워드라인이 턴오프될 때 회로에 기억되고 워드라인이 다시 턴온될 때 회복된다. 일 구현예에 따르면, 워드라인 정보는 도 9에 도시된 바와 같이 프리-디코딩 신호 래치에 프리-디코더의 출력에 기억된다. 칩이 ICC3P 모드를 종료할 때 워드라인은 프리-디코더의 출력에 기억된 정보를 사용하여 재활성화되고 셀 데이터는 센스 증폭기에 의해 리프레시된다. 전원 다운 모드를 떠날 때 워드라인을 재활성화시키며 셀 데이터를 리프레시시키기 위한 짧지만 충분한 시간(즉, 수십 나노초)이 존재한다는 점을 인식하여야 한다. 중복회로에서 여분의 하이(high) VT 트랜지스터가 소스 트랜지스터를 부가하여 제어하는 대신에 이용될 수 있다.
도 10은 중복회로 내에 비트라인 센스 증폭기와 소스 트랜지스터를 제어하는 조합을 이용하여 활성 전원 다운 전류를 억압하는 제3방법에 대한 타이밍도를 나타낸다. ICC3P 모드가 도입될 때, 로우 디코더와 워드라인 드라이버에 연결된 소스 트랜지스터는 턴오프되고, 워드라인 정보는 로우 프리-디코더 또는 로우 디코더의 출력에 기억된다. 센싱 노드(도 1의 LA 및 LAb)의 레벨은 각각 하강 및 승압되어 센스 증폭기 트랜지스터의 유효 드레시홀드 전압을 증가시킨다. ICC3P 모드가 종료될 때, 워드라인은 재활성화되고 센싱 노드의 레벨은 셀 데이터가 리프레시될 때 정상(각각 VCORE 및 VSS)으로 귀환된다.
센싱 노드의 전압 레벨은 각 센싱 노드에 대한 임의의 소망하는 트랜지스터 타입, 예를 들어: NMOS 전원 소스 트랜지스터 및 PMOS 접지 소스 트랜지스터, PMOS 전원 소스 트랜지스터 및 NMOS 접지 소스 트랜지스터, 또는 NMOS 전원 소스 트랜지스터 및 NMOS 접지 소스 트랜지스터 등의 사용을 통하여 하강될 수 있다는 점을 인식하여야 한다. 도 9의 예에서 NMOS 및 PMOS 소스 트랜지스터는 모두 각각 전원 및 접지 소스 트랜지스터에 사용되는 점에 유의하여야 한다. ICC3P 모드가 시작될 때 NMOS 전원 소스 트랜지스터의 게이트 신호(SAP)는 VPPZ로부터 VCORE로 진행하며, PMOS 접지 소스 트랜지스터의 게이트 신호(SAN)는 VBBZ로부터 VSS로 진행한다. 또한, 센싱 노드(LA 및 LAb)의 레벨은 도 3A-도 3D 및 도 4A-도 4D와 관련하여 설명된 다른 방법을 사용하여 제어될 수 있다는 점에 유의해야 한다.
ICC3P 모드가 시작될 때 로우 디코더와 워드라인 드라이버의 더 높은 VT 트랜지스터는 턴온되는 반면에 더 높은 성능 트랜지스터(정상 또는 로우(low) VT 트랜지스터)는 턴오프된다. 센싱 노드(도 1의 LA 및 LAb)의 레벨은 각각 하강 및 승압되어 센스 증폭기 트랜지스터의 유효 드레시홀드 전압을 증가시킨다. ICC3P 모드가 종료될 때, 센싱 노드의 전압 레벨은 정상(각각 VCORE 및 VSS)으로 귀환되고 셀 데이터는 리프레시된다.
ICC3P 모드가 시작될 때 로우 디코더와 워드라인 드라이버에 연결된 소스 트랜지스터는 턴오프되고, 워드라인 정보는 로우 프리-디코더 또는 로우 디코더의 출력에 기억된다. 비트라인 센스 증폭기의 전원 및 소스 트랜지스터는 턴오프된다. ICC3P 모드가 종료될 때, 워드라인은 활성화되고 비트라인 센스 증폭기의 전원 및 접지 소스 트랜지스터는 정상 레벨(각각 VCORE 및 VSS)로 센싱 노드의 레벨을 회복시키도록 턴온되며 셀 데이터는 리프레시된다.
3. 조기 기동(Early Wake-up)시키는 방법
소스 트랜지스터는 소스 트랜지스터를 차단함에 의해 속도를 향상시키고 누설전류를 줄이기 위하여 로우 VT 트랜지스터로 구현된 회로 블록에 부가된다. 본 발명에 따라 전원/접지 소스 트랜지스터의 몇가지 예시적인 조합은 NMOS/PMOS, NMOS/NMOS, PMOS/PMOS, PMOS/NMOS, NMOS & PMOS/ PMOS & NMOS을 포함할 수 있다. 소스 트랜지스터의 게이트 전압은 특정 애플리케이션에 따라 VPPZ로부터 VBBZ로 변경될 수 있다. 따라서, 본 발명에 따른 소스 트랜지스터 회로 구성에서 소스 트랜지스터의 제어는 임계적이며, 여기서 회로 애플리케이션에 따라 상이한 제어 방법을 이용하는 것이 종종 적합하다.
소스 트랜지스터를 제어하는 제1방법은 명령 정보의 상승 또는 하강 클록 에지에서 그들을 턴온시키는 것이다. 예를 들어, 클록 하강 에지가 명령을 받도록 사 용될 때, 소스 트랜지스터는 명령이 유효한 지를 판단한 후, 턴온된다. 그러나, 이 경우 도 8에서 VDDZ 및 VSSZ의 전위와 같은 가상 전원 및 접지 레벨은 VDD 및 VSS 레벨로 귀환하는 데 시간이 걸리기 때문에 약간의 동작 지연이 존재할 수 있으며 칩은 준비가 되지 않아 따라서 가능한 장치 오동작으로 유도될 수 있다.
다시 도 10을 참고하면 기동수단에 대한 방법을 설명한다. 전형적으로 명령은 클록 에지, 도면에서 상승 에지 앞에 메모리 장치에 제공되며 구성 시간으로 일괄하여 묶여진다. 내부 비동기 신호(N1)는 활성 명령과 같은 명령의 수신 후에 발생된다. 신호(PES)가 유용함에 따라 소스 트랜지스터는 클록보다 더 빠르게 턴온되게 된다.
클록의 상승에지에서 내부 클록과 내부 동기 신호(N2)가 발생된다. 내부 클록이 발생될 때, 명령의 상태는 유효(이 도면에서 로우(low))이고 제어신호(PES)는 유효상태를 유지한다. 만약 명령이 프리챠지 명령과 같이 칩에 의해 수신되는 경우, 이 명령이 칩에서 활성화되지 않았기 때문에 내부 비동기 신호(N1)는 발생되지 않는다(이 도면에서 제2클록에서 하이). 클록의 상승에지에서 N1의 상태가 유효하지 않고, 내부 동기 신호(N2)도 비활성화 상태(하이로 진행하고 있음)에 있기 때문에 내부 클록은 아직 발생되지 않는다. 제어 신호(PES) 또한 비활성화 상태(이 도면에서 로우)이고 소스 트랜지스터는 턴오프된다. 상기한 회로는 클록의 도착보다 더 빠르게 소스 트랜지스터가 동작 가능상태로 되어 명령 상태에 기초하여 그들을 제어하는 수단을 제공한다는 점을 인식하여야 한다.
몇몇 애플리케이션에서 칩은 명령 스위칭이 이루어지나 아이들(idle) 또는 무시(don't-care) 조건에 있다. 이 경우 어떤 특정한 칩 동작이 없을지라도 소스 트랜지스터는 반복적으로 턴온 및 턴오프되며, 반복적인 용량성 충전과 방전으로 인하여 전력이 불필요하게 소모된다. 불필요한 스위칭으로 인한 전력 소모를 줄이기 위하여 본 발명의 일 양상은 전원 소스 트랜지스터를 제어하는 다른 방법을 교시한다.
도 11은 다수의 대체 메카니즘이 여기에 교시에 기초하여 당업자에 의해 구현될 수 있을지라도 소스 제어신호를 발생하는 예시 실시예를 나타낸다. 이 도면에서 회로 블록도는 2(또는 다수) 소스 제어신호를 발생하는 방법을 나타낸다. 선행단에 대한 제어신호(control signal for early stage; PES)는 선회로단을 제어하도록 도 10에 제시된 아이디어에 기초하여 발생된다. 신호(PES)는, 지연 명령신호 및 신호(N2)와 함께 명령신호를 게이팅함에 의해 도시된 바와 같은 클록 상승에지 앞에 소스 전원 트랜지스터가 동작 가능상태가 되도록 발생된다. 지연 단에 대한 다른 제어신호(PLS)는 지연 회로 단을 제어하도록 클록과 명령의 조합에 의해 발생된다.
도 12는 본 발명의 일 양상에 따라 전단 및 후단에서 회로 블록에 대한 제어신호를 게이팅(gating)하는 것을 나타낸다. 이들 제어신호는 각 회로를 동작시키기 위한 타이밍에 따라 회로 또는 회로 블록에 게이팅된다. 선행단의 동작에 사용된 회로를 위하여 비동기 및 동기 정보를 갖는 조기 기동 신호(PES)는 클록보다 더 이르게 소스 트랜지스터를 활성화시키기 위하여 이들 블록에 접속된 소스 트랜지스터 를 제어하도록 게이팅된다. 지연단의 동작에 사용된 회로를 위하여 동기 정보를 갖는 제어신호(PLS)는 불필요한 스위칭 전력소모를 방지하도록 게이팅된다. 제어신호는 상이한 타입의 소스 트랜지스터를 적절하게 제어하기 위하여 따라서 상이한 극성을 가질 수 있다는 점을 주목해야 한다. 어드레스 버퍼 드라이버와 명령 발생기는 조기 기동 신호(PES)에 의해 제어되며 다른 회로는 지연 기동 신호(PLS)에 따라 제어된다.
도 13은 본 발명에 따른 제어 발생기 회로의 다른 적용예를 나타낸다. 도면은 CLK에 동기되는 버퍼 제어신호 블록을 나타내며, 이로부터 조기 기동 신호 블록은 프리-디코더, 디코더 및 기능 제어회로를 구비하는 메모리 회로에 대한 신호를 발생한다. 더욱이, 소스 트랜지스터 제어회로(A)와 소스 트랜지스터 제어회로(B)는 누설전류를 감소시키기 위하여 제공된다.
다수의 중요한 양상이 아직까지 설명되었고, 다음은 부분적인 요약을 통하여 제공된다. 클록 신호보다 더 이르게 수신된 신호에 기초하여 소스 트랜지스터를 작동 가능하게 하기 위한 기동신호가 발생된다. 기동신호의 상태는 클록 에지에서 명령에 의해 판단될 수 있다. 다른 기동신호는 신호 타이밍 흐름에 의존하여 다른 회로 블록을 제어하도록 발생될 수 있다. 조기 기동신호는 소스 트랜지스터가 클록에 기준을 맞춘 동기 명령과 명령의 비동기 정보를 사용하여 클록보다 더 이르게 소스 트랜지스터를 활성화시키도록 발생될 수 있다. 지연 기동신호는 소스 트랜지스터의 불필요한 턴온 및 턴오프로 인하여 불필요한 스위칭 전력 소모를 방지하기 위하여 명령과 클록 정보를 가지고 발생될 수 있다. 조기 기동 신호는 앞선 타이밍 단의 회로에 인가되고, 지연 기동 신호는 지연 타이밍 단의 회로에 인가된다. 각각의 제어회로는 상이한 소스 트랜지스터 타입에 따라 적절한 레벨과 극성을 가질 수 있다.
4. 소스 트랜지스터를 제어하는 방법
도 14A-도 14B는 각각 개략 구성도 및 타이밍도를 보여주는 전원 소스 제어의 예시적인 실시예를 나타낸다. 전원 소스 트랜지스터를 사용할 때 소스 트랜지스터와 연계된 가상 전원 라인은 회로가 의도한 바와 같이 기능을 하도록 조기에 충분하게 충전되며 필요한 공급전류를 공급할 준비가 되는 것이 요구된다. 본 발명에 따라 이를 완수하는 하나의 방법은 외부에서 공급된 전압이 내부에서 발생된 공급전압보다 항상 더 높다는 사실을 이용하는 것이다. 도면을 참고하면 도 1에 도시된 메모리 코어 구성은 소스 트랜지스터가 센스 증폭기를 공급하기 위한 노드(LA)에 연결된 상태로 사용된다. 이 예에서 NMOS 트랜지스터는 접속 영역에 위치되는 것이 바람직하고 PMOS 트랜지스터는 다른 곳에 위치되는 것이 바람직하다. 대체 위치는 예를 들어 요구되는 애플리케이션에 따라 이용될 수 있다.
도시된 경우에 EVC는 외부 공급전압이고 IVC는 내부에서 발생된 전압이다. 제어신호(SAP2)는 NMOS 트랜지스터를 턴온시키기에 충분히 높은 VPPZ2 레벨로 일정한 기간 동안 턴온된다. 이 트랜지스터는, 대량의 전류가 흐를 수 있는 것을 의미하는 EVC에 연결되어 있기 때문에 가상 전원 라인을 빠르게 충전하는 것을 돕는다. 신호(SAP1)에 의해 제어되는 NMOS 트랜지스터는 동시에 가상 전원 라인을 또한 충전하며 IVC의 안정한 성질로 인하여 가상 전원 라인의 최종 전압을 수립한다. 가상 전원 라인을 충전하는 이외에 PMOS 트랜지스터의 중요한 기능은 VPPZ1이 회로 오동작, 환경적인 영향, 프로세스 변화 등으로 인하여 충분히 높은 전압에 도달하지 못한 경우에 최종 가상 전원 라인 전압이 의도한 바와 같이 되는 것을 보장하는 것이다.
PMOS 트랜지스터는 단지 VSS 전압 레벨을 필요로 하며 이는 PMOS 트랜지스터가 완전하게 턴온되게 하여 그 결과 가상 전원 라인 전압이 적절한 레벨로 수립된 것을 보장한다.
이러한 예는 제어신호(SAPB1, SAP1 및 SAP2)가 동시에 턴온하는 것을 보여주며 그러나 그들은 다른 애플리케이션에서 임의의 조합으로 턴온될 수 있다.
5. 배치도 가이드라인(Layout Guidelines)
다음 섹션은 z-로직(z-logic)으로 불리는 본 발명의 일 양상에 따른 유닛 배치도, 블록 배치도 및 코어 배치도를 설명한다.
배치 방법은 로직 트랜지스터로 이루어진 배치 블록의 내측에 적어도 하나의 전원/접지 소스 트랜지스터가 위치되는 것을 제공한다.
예를 들어, 적어도 하나의 전원/접지 소스 트랜지스터는 로직 트랜지스터보다 전원/접지 라인에 더 근접하여 위치되어 있다.
이는 (1) 적어도 하나의 NMOS 트랜지스터를 포함하는 전원 소스 트랜지스터, (2) PMOS 트랜지스터를 포함하는 접지 소스 트랜지스터, (3) 적어도 하나의 NMOS 트랜지스터를 포함하는 전원 소스 트랜지스터 및 적어도 하나의 PMOS 트랜지스터를 포함하는 접지 소스 트랜지스터, (4) NMOS 및 PMOS 트랜지스터를 포함하는 전원 소스 트랜지스터, 또는 (5) PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 접지 소스 트랜지스터를 사용하여 구현될 수 있다는 점을 인식하여야 한다.
이 방법은 또한 로직 트랜지스터로 이루어진 배치 블록의 외측에 적어도 하나의 전원/접지 소스 트랜지스터를 위치시키는 것을 설명한다. 하나의 실시예에서 소스 트랜지스터는 로직 트랜지스터로 이루어진 배치 블록을 횡단하지 않는 전원 라인 하부에 위치된다. 소스 트랜지스터는 상기 리스트의 (1) 내지 (5)와 같이 구성될 수 있다. 더욱이, 소스 트랜지스터는 전체 로직 블록 또는 그것의 임의의 소망하는 부분을 위하여 하나의 덩어리로 만들어질 수 있다. 하나의 실시예에서 소스 트랜지스터는 전원 및 소스 트랜지스터가 각 배치 블록에 인접하여 위치되는 분산된 방식으로 위치될 수 있다. 하나의 구현예에서 전원 소스 트랜지스터 및 접지 소스 트랜지스터는 전체 배치 블록을 구동한다. 하나의 구현예에서 배치 블록은 분할되어 전원 소스 트랜지스터 및 접지 소스 트랜지스터는 각 조각마다 위치된다.
본 발명의 일 양상에 따라 전원 라인 보다 로직 트랜지스터에 더 근접되어 로직 트랜지스터에 소스 트랜지스터를 연결하는 전원 라인인 가상 전원 라인의 배치도를 설명하였다.
하나의 구현예에서 소스 트랜지스터는 서브-워드라인 드라이버 또는 스트래핑(strapping)에 의해 형성된 컬럼 디코더 사이의 갭에 위치된다. 다른 대책으로 소스 트랜지스터는 비트라인 센스 증폭기에 의해 형성되는 로우 디코더 사이의 갭에 위치될 수 있다. 또 다른 대책으로 비트라인 센스 증폭기에 속하는 소스 트랜지 스터는 비트라인 센스 증폭기에 의해 형성되는 서브-워드라인 드라이버 사이의 갭에 위치될 수 있다.
DRAM에 대한 비트라인 센스 증폭기의 하나의 실시예에서 NMOS 래치에 대한 PMOS 접지 소스 트랜지스터는 PMOS 래치의 NWELL에 위치된다. 유사하게 PMOS 래치에 대한 NMOS 전원 소스 트랜지스터는 NMOS 래치의 PWELL 또는 P-형 기판에 위치된다.
DRAM의 일 실시예에서 소스 트랜지스터는 각 비트라인 쌍 또는 비트라인 쌍의 그룹 위에 위치된다.
도 15는 타입 1로 불리는 유닛 배치도를 나타낸다. 가상 전원 라인(VDZ 및 VSZ)은 전원 라인(VDD 및 VSS)과 함께 표시되어 있다. 소스 트랜지스터는 분리되어 위치되어 있다. 또한 도면에는 PMOS 영역(상부에 점선으로 포위됨)이 그것의 하측의 NMOS 영역으로부터 분리되어 있는 것을 볼 수 있다. 반도체 층이 M1C, M2C 및 M3C로 표시되어 있다. 또한, 3 금속층이 도시되어 있으며, 예를 들어 METAL1은 상호 접속을 위한 것이고, METAL2는 국부 전원 및 전체적인 상호 접속을 위한 것이며, METAL3은 전체적인 버스 및 메인 전원을 위한 것이다.
도 16A-도 16B는 배치 페널티(사용 가능한 영역의 손실)를 제거하기 위하여 전원 라인 하측에 배치된 소스 트랜지스터의 그룹을 갖추며 배치도의 중앙을 통하여 도 15에 도시된 다수의 유닛을 포함하는 블록 배치도를 나타낸다. 가상 전원 드라이버가 배치도의 상부로부터 연장되어 있을 때 분해도(16B)에 표시된 버스를 갖 는 각 블록 위에 표시되어 있다.
도 17은 타입 2로 불리는 다른 유닛 배치도를 나타내며, 여기서 소스 트랜지스터는 로직 트랜지스터의 상부 및 하부에 수직으로 위치되고, 그리고/또는 로직 트랜지스터의 다음에 수평으로 위치되어 있다. 소스 트랜지스터는 버스를 갖는 배치도의 상부 및 하부 영역에 표시될 수 있다. NMOS 가상 전원 드라이버는 상부 소스 트랜지스터 영역에 표시되고 PMOS 가상 전원 드라이버는 하부 소스 트랜지스터 영역에 표시되어 있다. 도시된 버스는 VSS, std, VDD, VDZ, VSZ, VSS, stdb 및 VDD 로 구성되어 있다. PMOS 영역은 하측 부분에 위치된 NMOS 영역과 함께 배치도의 상측 반에 표시되어 있다.
도 18은 도 17의 다수의 유닛 배치도를 포함하는 타입 2 블록 배치도이다. 가상 전원 드라이버 위치가 이 도면 내부의 블록의 상부와 하부 위에 표시되어 있다. 이러한 타입의 블록 배치도는 소위 ‘퓨즈-박스 회로’용으로 특히 적합하다.
도 19A-도 19B는 본 발명의 일 양상에 따른 z-로직 컬럼 디코더 배치도를 나타내며, 여기서 소스 트랜지스터는 컬럼 디코더 구멍에 위치되어 있다. 셀 어레이는 서브 워드라인 드라이버, 비트라인 센스 증폭기(S/A), 컬럼 드라이버 등과 교차되어 있는 것이 표시되어 있다. 가상 전원 드라이버 위치는 컬럼 디코더 구멍 내에 서브 워드라인 드라이버와 컬럼 디코더 영역의 교차점에 표시되어 있다. 도 19B는 VSS, stdb, VSZ, V0Z, std 및 VDD가 표시되어 있는 디코더 영역에 버스 라인의 전개도를 나타낸다.
도 20A-도 20B는 z-로직 로우 디코더의 예시적인 배치도 실시예를 나타낸다. 이 예에서 로직 소스 트랜지스터는 디코더 구멍에 위치되며, 비트라인 센스 증폭기의 소스 트랜지스터는 각각 마다, 수개 마다, 블록 마다 비트라인 쌍과 관련하여 위치되거나 또는 영역(A)로 표시된 바와 같이 센스 증폭기 영역과 서브-워드라인 드라이버가 교차된 영역에 위치된다. 도 20B는 또한 버스 영역을 표시하며, 구체적으로는 VSS, stdb, VSZ, VPZ, std 및 VPP이 표시되어 있다.
도 21은 NWELL과 관련된 제1 분산형을 나타낸다.
도 22는 제1측면에 P 샘플 증폭기(S/A) 그리고 반대측에 N 샘플 증폭기(S/A)를 갖는 z-로직 분산형의 예시적인 실시예를 나타내고 있다. N-웰의 영역은 좌측에 점선으로 둘러싸여져 표시되어 있다. 소스 트랜지스터는 각각 마다, 수개 마다, 블록 마다 비트라인 쌍과 관련하여 위치될 수 있으며, 센스 증폭기 영역과 서브-워드라인 드라이버가 교차된 영역에 위치될 수 있다. N S/A에 대한 접지 소스 트랜지스터(예를 들어, PMOS 트랜지스터)는 P S/A의 N 웰에 위치해 있고, P S/A에 대한 전원 소스 트랜지스터(예를 들어, NMOS 트랜지스터)는 N S/A의 P 웰에 위치해 있다. 배치도에는 Pact 영역과 N act 영역이 표시되어 있다.
도 23은 서브-워드라인 드라이버와 비트라인 S/A 경로 사이의 교차점 구멍의 바로 밑에 있는 셀 어레이에 소스 트랜지스터가 배치된 것을 보여준다.
6. 패스 파인더(Path Finder) 소스 트랜지스터 검사
소스 트랜지스터가 로직 트랜지스터에 연결되고 이 알려진 상태가 어떤 입력 상태에 대한 로직 출력으로 출력되는 노드에 VDD 또는 VSS 이외의 알려진 상태를 할당함에 의해 적당한 소스 트랜지스터 접속을 검사하는 방법이 설명된다. 예로서 알려진 상태는 Hi-z 상태이거나 또는 대기모드로 규정된 알려진 상태일 수 있다. 하나의 구현예에서 동일한 타입의 소스 트랜지스터가 모든 다른 로직 게이트에 연결되어 있다.
하나의 구현예에 따르면 방법은 개략구성 그 자체, 외부 텍스트 파일 또는 포트 명으로부터 취해진 포트 특성과 핀 특성 할당을 포함한다.
하나의 구현예에서 방법은 전송 게이트의 양측에서 로직 상태를 비교함에 의해 누설 경로 또는 회로 오 접속(misconnection)을 발견하는 방법이 설명된다.
본 발명에 따른 패스 파인더 방법이 설명되며, 이는 z-기술로서 여기에 언급된다. DRAM 회로와 같이 대기 상태가 설계자에 의해 이미 알려져 있는 회로에서 z-기술을 사용하는 경우, 설계자는 이미 입/출력 포트의 값과 블록에서 내부 노드의 값을 알고 있다. 이 경우 지그재그 스타일의 z-로직 게이트가 이용된다. 지그재그 스타일의 z-로직 게이트를 이용함에 의해 모든 노드는 블록이 대기모드에 있을 때 그들 자신의 대기값으로 설정되어야 한다. 누설경로 발생 조건은 z-로직 게이트가 스위칭 레벨로서 모델링된 경우 시뮬레이터(즉, Verilog 시뮬레이션)를 작동시킴에 의해 발견될 수 있다.
도 24는 지그재그 게이트를 가지고 표시된 실시예 디자인을 나타낸다. 도 25는 도 24에 도시된 게이트의 트랜지스터 레벨 개략 구성을 나타낸다. 도 26은 대기 모드일 때 적합한 트랜지스터 구성을 나타내며, 반면에 도 27은 대기모드에 있을 때 불량한 결과를 낳는 구성을 나타낸다. 도 27에서 만약 포트(A)의 입력 레벨이 대기모드에서 로우(low)인 경우, 노드(B)의 값은 Hi-Z이고 포트(Z)의 값은 알려지지 않은 미확정 상태로 된다. 이 경우에 큰 누설전류가 예상하지 않은 누설 전류 경로에서 발생한다.
본 발명에 따른 패스 파인더는 Verilog 시뮬레이션과 같은 동작 시뮬레이션에 응답하여 지그재그 스타일의 z-로직 구체예의 적당한 구성을 탐지할 수 있다.
또한, 대기모드에 있을 때 누설경로를 검사하는 경우, 초기 상태(예를 들어, 전원 상승 절차)가 유사한 방법으로 검사될 수 있다.
패스 파인더 방법을 사용하기 위하여 미리 정의된 정보가 대기모드에 있을 때 모든 입력/출력 포트에 유용하여야 하며, 개략구성 그 자체, 외부 텍스트 파일 또는 포트 명 자체에서 포트 특성을 포함한다.
적당한 구성은 패스 파인더에 의해 블록 레벨로 검사될 수 있고 본 발명에 따른 z-로직 라이브러리 세트를 사용하여 종래의 시뮬레이션(즉, Verilog 시뮬레이션에 의해 완전한 칩 레벨로 쉽게 검사될 수 있다.
z-로직 라이브러리 세트는 또한 유닛 지연 시뮬레이션의 사용시에 향상된 정밀도를 위해 각 게이트의 타이밍 정보를 포함한다.
비록 상기 설명이 매우 상세한 사항을 포함할지라도, 이들은 본 발명의 범위를 제한하는 것으로 해석되어서는 않되고, 단지 본 발명의 현재 바람직한 실시예의 몇 개의 예를 제공하는 것으로 해석되어야 한다.
따라서, 본 발명의 범위는 당분야의 통상의 지식을 가진 자에게 자명하게 이루어질 수 있는 다른 실시예를 완전하게 포함하며, 본 발명의 범위는 첨부된 청구범위 이외에 어떤 것에 의해서 제한되지 않으며, 단독의 소자에 대한 기준은 명확하게 개진하지 않은 이상 “하나 및 단지 하나”를 의미하도록 의도되는 것이 아니라 오히려 “하나 또는 그 이상”을 의미한다.
당업자에게 알려진 상기한 바람직한 실시예의 소자에 대하여 모든 구조적 및 기능적인 균등물은 참고로 여기에 명백하게 포함되며 본 청구범위에 의해 포함되는 것으로 의도된다.
더욱이, 본 발명에 의해 해결하고자 하는 각각 및 모든 문제를 제기하는 장치 또는 방법이 필요하지 않으며 그것은 본 청구범위에 의해 포함된다.
더욱이, 본 개시서에서 어떤 소자, 부품 또는 방법 단계도 청구범위에 소자, 부품 또는 방법 단계가 명확하게 인용되는 지에 무관하게 공중에 헌신하도록 의도되지 않는다.
여기에 어떤 청구 요소도 그 요소가 구“을 위한 수단(means for)”을 사용하여 명확하게 인용되지 않는 이상 35 U.S.C.112, 6절의 규정에 따라 해석되어서는 않된다.

Claims (130)

  1. 메모리 셀;
    상기 메모리 셀에 결합된 적어도 하나의 메모리 액세스 트랜지스터를 포함하고,
    상기 메모리 액세스 트랜지스터는, 회로 장치의 동작 모드에 응답하여 변하는 게이트 대 소스 전위(gate-to-source potential)로 구성되고,
    상기 메모리 셀 내에 데이터의 상태를 판독하는 것에 응답하여 상기 게이트 대 소스 전위를 변화시키는 그라운드 소스 트랜지스터로서의 PMOS 트랜지스터를 포함하고,
    상기 PMOS 트랜지스터의 소스는, CMOS 래치의 두개의 NMOS 트랜지스터의 공통 노드에 결합되고, 상기 PMOS 트랜지스터의 드레인은 그라운드에 결합된, 회로 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 PMOS 트랜지스터의 게이트 전위는 동작 모드에 응답하여 변하는, 회로 장치.
  4. 제1항에 있어서,
    상기 메모리 셀은 동적(dynamic) 메모리 셀이고;
    상기 PMOS 트랜지스터의 게이트 전위는 정상 동작 모드에서 0 볼트보다 낮고, 상기 게이트 전위는 리프레시 모드에서 0 볼트인, 회로 장치.
  5. 제1항에 있어서,
    상기 메모리 셀 내에 데이터의 상태를 판독하는 것에 응답하여 상기 게이트 대 소스 전위를 변화시키는 그라운드 소스 트랜지스터로서의 NMOS 트랜지스터를 포함하고,
    상기 NMOS 트랜지스터의 드레인은, CMOS 래치의 두개의 NMOS 트랜지스터의 공통 노드에 결합되고, 상기 NMOS 소스 트랜지스터의 소스는 그라운드에 결합되고,
    상기 NMOS 소스 트랜지스터의 게이트 전위는 상기 회로 장치의 동작 모드에 응답하여 변하고,
    상기 메모리 셀은 동적 메모리 셀이고;
    상기 NMOS 소스 트랜지스터의 게이트 전위는 정상 동작 모드에서 보다 리프레시 모드에서 낮은, 회로 장치.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 메모리 셀 내에 데이터의 상태를 판독하는 것에 응답하여 상기 게이트 대 소스 전위를 변화시키는 그라운드 소스 트랜지스터로서의 PMOS 및 NMOS 소스 트랜지스터의 조합을 포함하고,
    상기 PMOS 소스 트랜지스터의 소스는, CMOS 래치의 두개의 NMOS 트랜지스터의 공통 노드에 결합되고,
    상기 NMOS 소스 트랜지스터의 드레인은, CMOS 래치의 두개의 NMOS 트랜지스터의 공통 노드에 결합되고, 상기 NMOS 소스 트랜지스터의 소스는 그라운드에 접속되고,
    상기 NMOS 및 NMOS 소스 트랜지스터의 게이트 전위는 상기 회로 장치의 동작 모드에 응답하여 변하고,
    상기 메모리 셀은 동적 메모리 셀이고;
    상기 NMOS 소스 트랜지스터의 게이트 전위는 정상 동작 모드에서 보다 리프레시 모드에서 낮은, 회로 장치.
  9. 삭제
  10. 삭제
  11. 제1항에 있어서,
    상기 메모리 셀 내에 데이터의 상태를 판독하는 것에 응답하여 상기 게이트 대 소스 전위를 변화시키는 회로를 더 포함하고,
    상기 회로는, CMOS 래치 및 그라운드 소스 트랜지스터를 포함하고;
    상기 메모리 셀은, 두개의 접지 경로로 구성되고, 제1 경로는 그라운드로 가고 제2 경로는 그라운드 이상의 전위로 가는, 회로 장치.
  12. 제11항에 있어서, 상기 접지 경로는,
    CMOS 래치의 두개의 트랜지스터의 공통 노드에 결합된 드레인을 갖는 제1 NMOS 트랜지스터를 갖고, 상기 제1 NMOS 트랜지스터의 소스는 그라운드에 결합된, 제1 접지 경로; 및
    그라운드보다 높은 전압 전위에 접속하는 제2 접지 경로를 포함하고,
    상기 제2 접지 경로는, CMOS 래치의 두개의 NMOS 트랜지스터의 공통 노드에 결합된 드레인을 갖는 제2 NMOS 트랜지스터를 갖고, 상기 제2 NMOS 트랜지스터의 소스는 그라운드보다 높은 전압 전위를 갖는 노드에 접속된, 회로 장치.
  13. 제12항에 있어서, 상기 노드의 그라운드보다 높은 전압 전위는 다이오드 드롭(drop) 또는 전압원에 응답하여 발생되는, 회로 장치.
  14. 제1항에 있어서, 상기 메모리 셀 내에 데이터의 상태를 판독하는 것에 응답하여 상기 게이트 대 소스 전위를 변화시키는 회로를 더 포함하고,
    상기 회로는 CMOS 래치 및 파워 소스 트랜지스터를 포함하고;
    상기 파워 소스 트랜지스터는 NMOS 소스 트랜지스터를 포함하고;
    상기 NMOS 소스 트랜지스터의 소스는 CMOS 래치의 두개의 PMOS 트랜지스터의 공통 노드에 접속되고 상기 NMOS 소스 트랜지스터의 드레인은 전원에 접속되는, 회로 장치.
  15. 제14항에 있어서, 상기 NMOS 소스 트랜지스터의 게이트 전위는 동작 모드에 응답하여 변하는, 회로 장치.
  16. 제14항에 있어서,
    상기 메모리 셀은 동적 메모리 셀이고,
    상기 NMOS 소스 트랜지스터의 게이트 전위는 정상 동작 모드에서 VDD보다 높고 반면에 리프레시 모드에서는 VDD 이하인, 회로 장치.
  17. 제1항에 있어서,
    상기 메모리 셀 내에 데이터의 상태를 판독하는 것에 응답하여 상기 게이트 대 소스 전위를 변화시키는 파워 소스 트랜지스터로서의 PMOS 및 NMOS 소스 트랜지스터의 조합을 포함하고,
    상기 NMOS 소스 트랜지스터의 소스는 CMOS 래치의 두개의 PMOS 트랜지스터의 공통 노드에 결합되고, 상기 NMOS 소스 트랜지스터의 드레인은 전원에 접속되고, 상기 PMOS 소스 트랜지스터의 드레인은 CMOS 래치의 두개의 PMOS 트랜지스터의 공통 노드에 결합되고, 상기 PMOS 소스 트랜지스터의 소스는 전원에 접속되는, 회로 장치.
  18. 제17항에 있어서, 상기 NMOS 및 NMOS 소스 트랜지스터의 조합의 게이트 전위는, 파워 소스 트랜지스터로서, 상기 동작 모드 변화에 응답하여 변하는, 회로 장치.
  19. 제1항에 있어서,
    게이트 대 소스 전위의 차는 셀 데이터를 판독하는 회로에 의해 제어되고,
    상기 회로는, 그라운드 소스 트랜지스터 또는 파워 소스 트랜지스터인 소스 트랜지스터 및 CMOS 래치로 구성되고;
    두개의 전원 경로(power path)가 유지되되, 제1 경로는 전원으로 가고 제2 경로는 전원 전위 미만의 전위로 가는, 회로 장치.
  20. 복수의 메모리 셀;
    상기 메모리 셀에 결합된 한쌍의 비트라인을 포함하고,
    상기 메모리 셀은 리프레시 동작을 행하는 것에 의해 메모리 상태를 유지하도록 구성되고;
    상기 메모리 셀은, 셀프 리프레시, 또는 시스템 제어되는 리프레시 모드로 동작시 승압되는 고 전위 셀 데이터로 구성되고,
    상기 승압된 전압 전위는, 에러 검출기를 통한 기준 전압신호, 펄스 신호, 기존 신호의 조합, 또는 기준 전압 신호의 조합, 펄스 신호 및 모드 엔트리 및/또는 엑시트 신호에 의해 제어되는, 동적 메모리(DRAM) 장치.
  21. 제20항에 있어서, 비트라인의 이퀄라이징 전압 레벨은 정상 동작 모드에서보다 셀프 리프레시 모드에서 높은, 동적 메모리(DRAM) 장치.
  22. 제21항에 있어서, 상기 비트라인의 이퀄라이징 전압 레벨은, 비트라인을 위한 프리챠지 레벨 발생기의 출력 레벨보다 높은, 동적 메모리(DRAM) 장치.
  23. 삭제
  24. 제20항에 있어서, 고 전위 셀 데이터를 발생하는 소스 트랜지스터는 적어도 제1, 제2 및 제3 소스 트랜지스터를 포함하는, 동적 메모리(DRAM) 장치.
  25. 리프레시 동작을 행하는 것에 응답하여 메모리 상태가 유지되는 복수의 메모리 셀;
    상기 메모리 셀에 결합된 한쌍의 비트라인;
    상기 메모리 셀의 상태를 감지하기 위해 상기 비트라인에 결합된 비트라인 센스 증폭기;
    상기 비트라인 센스 증폭기에 결합된 복수의 소스 트랜지스터를 포함하고,
    상기 복수의 소스 트랜지스터는, 제1 PMOS 소스 트랜지스터, 제1 NMOS 소스 트랜지스터, 및 제2 NMOS 소스 트랜지스터를 포함하고,
    상기 소스 트랜지스터는 상기 비트라인 센스 증폭기내 래치에 접속되고;
    상기 제1 PMOS 소스 트랜지스터의 소스 및 제1 NMOS 소스 트랜지스터의 드레인은 내부적으로 발생되는 전원에 접속되고;
    상기 제2 NMOS 소스 트랜지스터의 드레인은 외부에서 공급되는 전원에 접속되는, 동적 메모리(DRAM) 장치.
  26. 삭제
  27. 복수의 메모리 셀;
    동적 메모리의 메모리 상태가 리프레시 동작을 행하는 것에 응답하여 유지되고
    상기 메모리 셀에 결합된 한쌍의 비트라인;
    상기 메모리 셀의 상태를 감지하기 위해 상기 비트라인에 결합된 비트라인 센스 증폭기; 및
    상기 비트라인 센스 증폭기에 결합되고 고데이터 메모리 셀의 전압 전위를 증가시키도록 구성된 복수의 소스 트랜지스터를 포함하고,
    상기 복수의 소스 트랜지스터는 3개의 소스 트랜지스터를 포함하고,
    상기 복수의 소스 트랜지스터 중 제1 소스 트랜지스터는 상기 복수의 소스 트랜지스터 내의 제2 소스 트랜지스터 및 제3 소스 트랜지스터의 공급 전압보다 높은 전압 전위로 구성된 전원에 연결됨으로써 공급 전원을 스피드업하기 위해 사용되고;
    상기 제2 소스 트랜지스터는 주 전원을 발하도록 구성되고;
    상기 제3 소스 트랜지스터는 보조 전원을 발하도록 구성되는, 동적 메모리(DRAM) 장치.
  28. 삭제
  29. 삭제
  30. 동적 메모리 회로의 전류 감소 방법으로서,
    가상 전원으로부터 동작을 위한 동적 메모리 회로의 센스 증폭기에 적어도 하나의 소스 트랜지스터를 결합시키고;
    조합된 신호의 수신에 응답하여 액티브-스탠바이 모드에 들어가도록 메모리 블록에 대한 판독 및/또는 기입 액세스를 중지시키고;
    상기 메모리 블록의 동작 전류를 감소시키기 위해 상기 메모리 셀에 데이터를 유지하는 동안 상기 소스 트랜지스터의 상태를 변경하는 것을 포함하고,
    상기 소스 트랜지스터는, 동적 메모리 회로가 정상 동작 모드에 있을 때보다 동적 메모리 회로가 액티브 스탠바이 모드에 있을 때 게이트 전위가 낮게 구성되는 적어도 하나의 NMOS 파워 소스 트랜지스터를 포함하는, 동적 메모리 회로의 전류 감소 방법.
  31. 삭제
  32. 제30항에 있어서,
    제1 회로에 워드 라인의 어드레스 정보를 저장(storing)하고;
    액티브 스탠바이 모드 또는 다른 저 전력 모드에 들어감에 따라 전류 소모를 감소시키기 위해 제2 회로에 의해 워드라인을 디스에이블링(disabling)하고;
    액티브 스탠바이 모드 또는 다른 저 전력 모드에 들어감에 따라 상기 워드라인을 상기 저장된 어드레스 정보로 복원(restoring)하는 것을 더 포함하는, 동적 메모리 회로의 전류 감소 방법.
  33. 제32항에 있어서,
    상기 제2 회로는, 어드레스 드라이버, 어드레스 프리디코더, 어드레스 디코더 및 워드라인 드라이버로 구성되는 회로 군으로부터 선택된 하나 이상의 회로에 결합된 소스 트랜지스터를 포함하고;
    상기 소스 트랜지스터는 워드라인을 디스에이블하도록 비활성화되고;
    상기 소스 트랜지스터는 NMOS 트랜지스터, PMOS 트랜지스터, 또는 NMOS와 PMOS 트랜지스터의 조합을 포함하는, 동적 메모리 회로의 전류 감소 방법.
  34. 동적 메모리 회로의 전류 감소 방법에 있어서,
    가상 전원으로부터 동작을 위해 구성하도록 동적 메모리회로의 센스 증폭기에 적어도 하나의 소스 트랜지스터를 결합하고;
    상기 메모리 셀에 데이터를 유지하는 동안 메모리 블록의 동작 전류를 감소시키기 위해 적어도 하나의 소스 트랜지스터의 상태를 변경하는 것을 포함하고;
    상기 소스 트랜지스터의 상태는 제1 클록에 대한 포지티브 셋업 시간을 갖는 비동기 신호, 또는 제1 클록에 대해 포지티브 셋업 시간을 갖는 제2 클록에 참조된 동기 신호의 수신에 응답하여 변경되고,
    상기 소스 트랜지스터는 파워 소스 트랜지스터를 포함하고;
    상기 파워 소스 트랜지스터는 NMOS 및 PMOS 소스 트랜지스터의 조합을 포함하고;
    둘 이상의 비동기 신호들이, 상기 파워 소스 트랜지스터를 제어하고 이때 이른 비동기 신호가 PMOS 소스 트랜지스터의 게이트에 인가되는, 동적 메모리 회로의 전류 감소 방법.
  35. 삭제
  36. 제34항에 있어서,
    상기 소스 트랜지스터는 그라운드 소스 트랜지스터를 포함하고;
    상기 그라운드 소스 트랜지스터는 NMOS 및 PMOS 소스 트랜지스터의 조합을 포함하고;
    둘 이상의 비동기 신호들이, 상기 그라운드 소스 트랜지스터를 제어하고 이때 이른 비동기 신호가 NMOS 소스 트랜지스터의 게이트에 인가되는, 동적 메모리 회로의 전류 감소 방법.
  37. 제34항에 있어서,
    상기 소스 트랜지스터는 파워 소스 트랜지스터를 포함하고;
    상기 파워 소스 트랜지스터는 NMOS 및 PMOS 소스 트랜지스터의 조합을 포함하고;
    둘 이상의 동기 신호들이 상기 파워 소스 트랜지스터를 제어하고 이때 이른 동기 신호가 PMOS 트랜지스터의 게이트에 인가되는, 동적 메모리 회로의 전류 감소 방법.
  38. 제34항에 있어서,
    상기 소스 트랜지스터는 그라운드 소스 트랜지스터를 포함하고;
    상기 그라운드 소스 트랜지스터는 NMOS 및 PMOS 소스 트랜지스터의 조합을 포함하고;
    둘 이상의 동기 신호들이 상기 그라운드 소스 트랜지스터를 제어하고 이때 이른 동기 신호가 NMOS 소스 트랜지스터의 게이트에 인가되는, 동적 메모리 회로의 전류 감소 방법.
  39. 동적 메모리 회로의 전류 감소 방법에 있어서,
    가상 전원으로부터 동작을 위해 구성하도록 동적 메모리회로의 센스 증폭기에 적어도 하나의 소스 트랜지스터를 결합하고;
    상기 메모리 셀에 데이터를 유지하는 동안 메모리 블록의 동작 전류를 감소시키기 위해 적어도 하나의 소스 트랜지스터의 상태를 변경하는 것을 포함하고;
    상기 소스 트랜지스터의 상태는, 한 클록에 대한 포지티브 셋업 시간을 갖는 비동기 신호, 또는 동일한 상기 클록에 참조된 동기 신호의 수신에 응답하여 변경되고,
    상기 동적 메모리 회로를 논리적 및 물리적으로 섹션들로 분할하고;
    한 비동기 신호에 의해 상기 섹션의 제1 부분의 소스 트랜지스터를 제어하고 한 동기 신호에 의해 상기 섹션의 제2 부분의 소스 트랜지스터를 제어하는, 동적 메모리 회로의 전류 감소 방법.
  40. 삭제
  41. 제39항에 있어서, 상기 소스 트랜지스터는 NMOS 및 PMOS 소스 트랜지스터의 조합을 포함하고;
    이상의 비동기 또는 동기 신호들이 상기 소스 트랜지스터를 제어하고;
    상기 비동기 또는 동기 신호들 중 이른 신호가, 파워 소스 트랜지스터에 대한 MOS 소스 트랜지스터의 게이트에, 또한 그라운드 소스 트랜지스터에 대한 NMOS 소스 트랜지스터의 게이트에 인가되는, 동적 메모리 회로의 전류 감소 방법.
  42. 복수의 로직 트랜지스터를 내장하는 메모리 셀의 적어도 하나의 블록;
    상기 메모리 셀 블록을 구획하는 적어도 하나의 그라운드 경로와 적어도 하나의 전원 경로;
    상기 메모리 셀의 적어도 하나의 블록 내에 메모리 셀의 각 블록에 결합된 행 디코더;
    상기 메모리 셀의 상기 적어도 하나의 블록 내에 메모리 셀의 각 블록에 결합된 열 디코더;
    상기 메모리 셀의 적어도 하나의 블록 내에 메모리 셀의 각 블록에 결합된 적어도 한쌍의 비트라인;
    상기 한쌍의 비트라인에 결합되고 상기 메모리 셀 내의 하나의 메모리 셀의 차동 전압을 감지하기 위해 구성되고 상기 메모리 셀의 하이 또는 로우 상태를 리프레시하기 위한 비트 라인 센스 증폭기;
    적어도 하나의 가상 전압 레벨을 발생하기 위해 구성된 상기 메모리 셀의 복수의 로직 트랜지스터 내의 적어도 하나의 소스 트랜지스터; 및
    적어도 하나의 가상 전압 레벨에 결합된 적어도 하나의 가상 파워 경로, 가상 그라운드 경로, 또는 가상 파워 및 그라운드 경로의 조합을 포함하고,
    적어도 하나의 소스 트랜지스터가, 로직 트랜지스터로 구성되는 상기 메모리 블록 외측에 위치되는, 집적회로.
  43. 삭제
  44. 제42항에 있어서, 서브 워드라인 드라이버의 교점에서 한쌍의 열 디코더 간의 갭에 위치되거나 또는 스트래핑에 의해 위치되는, 집적회로.
  45. 메모리 또는 논리 회로 내에 적절한 소스 트랜지스터 접속을 결정하기 위한 방법으로서,
    상기 메모리 또는 논리 회로를 특정하기 위한 시뮬레이션 루틴을 실행하고; 상기 시뮬레이션시 소스 트랜지스터를 로직 트랜지스터에 접속하는 노드에, VDD 또는 VSS 이외의 공지 상태를 할당하고;
    상기 공지 상태는 소정 입력 상태에 대한 논리 출력으로 출력되는, 방법.
  46. 제45항에 있어서, 상기 공지 상태는 고 임피던스(Hi-Z) 상태인, 방법.
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 삭제
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
  64. 삭제
  65. 삭제
  66. 삭제
  67. 삭제
  68. 삭제
  69. 삭제
  70. 삭제
  71. 삭제
  72. 삭제
  73. 삭제
  74. 삭제
  75. 삭제
  76. 삭제
  77. 삭제
  78. 삭제
  79. 삭제
  80. 삭제
  81. 삭제
  82. 삭제
  83. 삭제
  84. 삭제
  85. 삭제
  86. 삭제
  87. 삭제
  88. 삭제
  89. 삭제
  90. 삭제
  91. 삭제
  92. 삭제
  93. 삭제
  94. 삭제
  95. 삭제
  96. 삭제
  97. 삭제
  98. 삭제
  99. 삭제
  100. 삭제
  101. 삭제
  102. 삭제
  103. 삭제
  104. 삭제
  105. 삭제
  106. 삭제
  107. 삭제
  108. 삭제
  109. 삭제
  110. 삭제
  111. 삭제
  112. 삭제
  113. 삭제
  114. 삭제
  115. 삭제
  116. 삭제
  117. 삭제
  118. 삭제
  119. 삭제
  120. 삭제
  121. 삭제
  122. 삭제
  123. 삭제
  124. 삭제
  125. 삭제
  126. 삭제
  127. 삭제
  128. 삭제
  129. 삭제
  130. 삭제
KR1020087006507A 2005-09-23 2006-09-22 저 전력 메모리 제어회로 및 방법 KR101350920B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US72018505P 2005-09-23 2005-09-23
US60/720,185 2005-09-23
PCT/US2006/037285 WO2007038448A2 (en) 2005-09-23 2006-09-22 Low power memory control circuits and methods

Publications (2)

Publication Number Publication Date
KR20080048485A KR20080048485A (ko) 2008-06-02
KR101350920B1 true KR101350920B1 (ko) 2014-01-15

Family

ID=37900366

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087006507A KR101350920B1 (ko) 2005-09-23 2006-09-22 저 전력 메모리 제어회로 및 방법

Country Status (7)

Country Link
US (2) US7929367B2 (ko)
EP (1) EP1934981A4 (ko)
JP (1) JP2009512961A (ko)
KR (1) KR101350920B1 (ko)
CN (1) CN101501778A (ko)
TW (1) TW200721163A (ko)
WO (1) WO2007038448A2 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090113560A (ko) * 2008-04-28 2009-11-02 삼성전자주식회사 안정적인 동작을 보장하는 반도체 장치
US7692975B2 (en) * 2008-05-09 2010-04-06 Micron Technology, Inc. System and method for mitigating reverse bias leakage
US8130576B2 (en) * 2008-06-30 2012-03-06 Intel Corporation Memory throughput increase via fine granularity of precharge management
KR101001145B1 (ko) 2008-12-26 2010-12-17 주식회사 하이닉스반도체 상변환 메모리 장치의 내부전압 생성회로 및 생성방법
US20110044121A1 (en) * 2009-08-20 2011-02-24 Kim Joung-Yeal Semiconductor memory device having device for controlling bit line loading and improving sensing efficiency of bit line sense amplifier
KR20110054773A (ko) * 2009-11-18 2011-05-25 삼성전자주식회사 비트라인 디스털번스를 개선하는 반도체 메모리 장치
KR101036926B1 (ko) * 2009-12-30 2011-05-25 주식회사 하이닉스반도체 반도체 메모리 장치
US8351272B2 (en) * 2010-07-02 2013-01-08 Micron Technology, Inc. Apparatuses and methods to reduce power consumption in digital circuits
KR20130038030A (ko) * 2011-10-07 2013-04-17 삼성전자주식회사 반도체 메모리 장치
KR20130082004A (ko) * 2012-01-10 2013-07-18 에스케이하이닉스 주식회사 반도체메모리장치
US9087559B2 (en) * 2012-12-27 2015-07-21 Intel Corporation Memory sense amplifier voltage modulation
US9147465B2 (en) 2013-01-17 2015-09-29 Samsung Electronics Co., Ltd. Circuit for controlling sense amplifier source node in semiconductor memory device and controlling method thereof
JP2014149884A (ja) * 2013-01-31 2014-08-21 Micron Technology Inc 半導体装置
KR102126436B1 (ko) 2013-12-20 2020-06-24 삼성전자주식회사 저장 장치 및 그것의 래치 관리 방법
JP2015176617A (ja) * 2014-03-14 2015-10-05 マイクロン テクノロジー， インク． 半導体装置
US9431398B2 (en) 2014-04-28 2016-08-30 Infineon Technologies Ag Semiconductor chip having a circuit with cross-coupled transistors to thwart reverse engineering
US9564441B2 (en) * 2014-09-25 2017-02-07 Kilopass Technology, Inc. Two-transistor SRAM semiconductor structure and methods of fabrication
US9747963B2 (en) * 2014-11-03 2017-08-29 Mediatek Inc. Multi-channel memory system using asymmetric channel frequency scaling and related power management method
CN107452418A (zh) * 2016-06-01 2017-12-08 华邦电子股份有限公司 半导体存储器装置
US9978435B1 (en) * 2017-01-25 2018-05-22 Winbond Electronics Corporation Memory device and operation methods thereof
US10347316B2 (en) 2017-08-04 2019-07-09 Micron Technology, Inc. Input buffer circuit
KR20190075334A (ko) * 2017-12-21 2019-07-01 에스케이하이닉스 주식회사 반도체 장치
US10403347B2 (en) * 2018-01-29 2019-09-03 Micron Technology, Inc. Apparatuses and methods for accessing ferroelectric memory including providing reference voltage level
US10566036B2 (en) * 2018-06-15 2020-02-18 Micron Technology, Inc. Apparatuses and method for reducing sense amplifier leakage current during active power-down
DE102019123555B4 (de) 2019-09-03 2022-12-01 Infineon Technologies Ag Physisch obfuskierter schaltkreis
TWI824233B (zh) * 2020-02-12 2023-12-01 美商新思科技股份有限公司 具有漏電流中的統計變化之動態隨機存取記憶體通路電晶體的設計
US11495284B2 (en) 2020-07-17 2022-11-08 Samsung Electronics Co., Ltd. Memory device including bitline sense amplifier and operating method thereof
US11605421B2 (en) * 2020-07-17 2023-03-14 Micron Technology, Inc. Semiconductor device having driver circuits and sense amplifiers

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307773B1 (en) * 2000-07-28 2001-10-23 National Semiconductor Corporation Non-volatile latch with program strength verification
US6337824B1 (en) * 1999-06-08 2002-01-08 Mitsubishi Denki Kabushiki Kaisha Dynamic semiconductor memory device with reduced current consumption in sensing operation
KR20020045959A (ko) * 2000-12-12 2002-06-20 박 성 식 대기 모드에서 대기 전류를 감소시키는 반도체 메모리 장치
US6700826B2 (en) * 2001-02-20 2004-03-02 Hitachi, Ltd. Semiconductor apparatus

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3569310B2 (ja) * 1993-10-14 2004-09-22 株式会社ルネサステクノロジ 半導体記憶装置
KR0121777B1 (ko) * 1994-05-23 1997-12-05 김영환 고속 동작용 감지 증폭기
JP3705842B2 (ja) * 1994-08-04 2005-10-12 株式会社ルネサステクノロジ 半導体装置
JPH08139290A (ja) * 1994-11-11 1996-05-31 Toshiba Corp 半導体記憶装置
JP3260583B2 (ja) * 1995-04-04 2002-02-25 株式会社東芝 ダイナミック型半導体メモリおよびそのテスト方法
KR0158111B1 (ko) * 1995-07-06 1999-02-01 김광호 반도체 메모리 장치의 센스앰프 제어회로
JP4036487B2 (ja) * 1995-08-18 2008-01-23 株式会社ルネサステクノロジ 半導体記憶装置、および半導体回路装置
KR0166505B1 (ko) * 1995-08-18 1999-02-01 김주용 분리된 다수의 내부 전원전압을 사용하는 디램 및 감지증폭기 어레이
KR0177776B1 (ko) * 1995-08-23 1999-04-15 김광호 고집적 반도체 메모리 장치의 데이타 센싱회로
JP3704188B2 (ja) * 1996-02-27 2005-10-05 株式会社ルネサステクノロジ 半導体記憶装置
JP4353546B2 (ja) * 1997-06-30 2009-10-28 富士通マイクロエレクトロニクス株式会社 ダイナミック型半導体記憶装置
US5862089A (en) * 1997-08-14 1999-01-19 Micron Technology, Inc. Method and memory device for dynamic cell plate sensing with ac equilibrate
KR100279058B1 (ko) * 1998-07-13 2001-01-15 윤종용 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치
JP4424770B2 (ja) * 1998-12-25 2010-03-03 株式会社ルネサステクノロジ 半導体記憶装置
JP2000243085A (ja) 1999-02-22 2000-09-08 Hitachi Ltd 半導体装置
US6762951B2 (en) * 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
JP2001222888A (ja) * 2000-02-08 2001-08-17 Fujitsu Ltd 半導体記憶装置
JP2001256781A (ja) * 2000-03-14 2001-09-21 Mitsubishi Electric Corp 半導体記憶装置
JP4326127B2 (ja) * 2000-07-07 2009-09-02 株式会社ルネサステクノロジ 半導体記憶装置
JP4053718B2 (ja) * 2000-09-07 2008-02-27 富士通株式会社 半導体記憶装置の内部電源供給回路及び半導体記憶装置の内部電源供給方法
US6501696B1 (en) * 2001-05-15 2002-12-31 Cypress Seminconductor Corp. Current steering reduced bitline voltage swing, sense amplifier
KR100431289B1 (ko) 2001-06-27 2004-05-12 주식회사 하이닉스반도체 반도체 메모리 장치의 비트라인 센스앰프 제어회로
JP4257056B2 (ja) * 2001-12-13 2009-04-22 エルピーダメモリ株式会社 ダイナミック型半導体記憶装置及びリフレッシュ制御方法
US6535443B1 (en) 2002-06-13 2003-03-18 Dmel Incorporated Reduction of standby current
KR100437464B1 (ko) * 2002-07-02 2004-06-23 삼성전자주식회사 오프셋 보상 감지 방식을 갖는 반도체 메모리 장치
US6728151B2 (en) * 2002-08-29 2004-04-27 Micron Technology, Inc. Driving a DRAM sense amplifier having low threshold voltage PMOS transistors
KR100512168B1 (ko) * 2002-09-11 2005-09-02 삼성전자주식회사 미소 전압차를 감지하는 감지증폭기 및 감지 증폭 방법
JP2004234729A (ja) * 2003-01-29 2004-08-19 Renesas Technology Corp 半導体記憶装置
JP4119773B2 (ja) * 2003-03-06 2008-07-16 松下電器産業株式会社 半導体記憶装置および半導体装置
JP3913709B2 (ja) * 2003-05-09 2007-05-09 株式会社東芝 半導体記憶装置
KR100525460B1 (ko) * 2003-05-23 2005-10-31 (주)실리콘세븐 2개의 메모리 블락 사이에 3개의 센스앰프를 가지며,인출과 기입 동작 구간이 분리되는 리프레쉬 동작을수행하는 에스램 호환 메모리 및 그 구동방법
CN1898744A (zh) * 2003-09-05 2007-01-17 兹摩斯科技股份有限公司 低电压工作动态随机访问存储器电路
WO2005088642A1 (ja) * 2004-03-11 2005-09-22 Fujitsu Limited 半導体メモリ
JP4032039B2 (ja) * 2004-04-06 2008-01-16 株式会社東芝 半導体記憶装置
US7209399B2 (en) * 2004-07-13 2007-04-24 Samsung Electronics Co., Ltd. Circuit and method of driving bitlines of integrated circuit memory using improved precharge scheme and sense-amplification scheme
KR100702004B1 (ko) * 2004-08-02 2007-03-30 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법
KR100652414B1 (ko) * 2005-06-10 2006-12-01 삼성전자주식회사 딥 파워 다운 모드일 때 일부 데이터를 보존할 수 있는메모리 장치 및 그 동작 방법
US7330388B1 (en) * 2005-09-23 2008-02-12 Cypress Semiconductor Corporation Sense amplifier circuit and method of operation
US7375999B2 (en) * 2005-09-29 2008-05-20 Infineon Technologies Ag Low equalized sense-amp for twin cell DRAMs
US7408813B2 (en) * 2006-08-03 2008-08-05 Micron Technology, Inc. Block erase for volatile memory
JP2008146727A (ja) * 2006-12-07 2008-06-26 Elpida Memory Inc 半導体記憶装置及びその制御方法
JP4498374B2 (ja) * 2007-03-22 2010-07-07 株式会社東芝 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6337824B1 (en) * 1999-06-08 2002-01-08 Mitsubishi Denki Kabushiki Kaisha Dynamic semiconductor memory device with reduced current consumption in sensing operation
US6307773B1 (en) * 2000-07-28 2001-10-23 National Semiconductor Corporation Non-volatile latch with program strength verification
KR20020045959A (ko) * 2000-12-12 2002-06-20 박 성 식 대기 모드에서 대기 전류를 감소시키는 반도체 메모리 장치
US6700826B2 (en) * 2001-02-20 2004-03-02 Hitachi, Ltd. Semiconductor apparatus

Also Published As

Publication number Publication date
EP1934981A4 (en) 2009-11-18
US20070081405A1 (en) 2007-04-12
US7929367B2 (en) 2011-04-19
JP2009512961A (ja) 2009-03-26
WO2007038448A3 (en) 2009-04-23
CN101501778A (zh) 2009-08-05
WO2007038448A2 (en) 2007-04-05
EP1934981A2 (en) 2008-06-25
US20120201085A1 (en) 2012-08-09
TW200721163A (en) 2007-06-01
KR20080048485A (ko) 2008-06-02

Similar Documents

Publication Publication Date Title
KR101350920B1 (ko) 저 전력 메모리 제어회로 및 방법
JP4873182B2 (ja) 半導体記憶装置及びその駆動方法
US7505345B2 (en) Circuit and method for an SRAM with two phase word line pulse
US7251176B2 (en) Semiconductor memory device
TWI467572B (zh) 記憶體裝置及操作此記憶體裝置之方法
KR20140113357A (ko) 메모리 디바이스 및 이 메모리 디바이스내의 누설전류 제어방법
JP2009505315A (ja) 独立の読み書き回路を有するｓｒａｍセル
JP2002352580A (ja) ワードライン放電方法及び半導体メモリ装置
KR20140023230A (ko) 복수의 정적 랜덤-액세스 메모리 셀들을 포함하는 디바이스 및 그 동작 방법
JP4907117B2 (ja) 半導体装置
US7307901B2 (en) Apparatus and method for improving dynamic refresh in a memory device
JP2009070480A (ja) 半導体記憶装置
US20030147272A1 (en) Suppression of leakage currents in VLSI logic and memory circuits
JP5980229B2 (ja) 半導体記憶装置
US9990985B1 (en) Memory device with determined time window
US20070058447A1 (en) Technique to suppress bitline leakage current
US5764565A (en) Static type semiconductor memory device with two word lines for one row
JP5564829B2 (ja) 半導体記憶装置及びその制御方法
JP2008176907A (ja) 半導体記憶装置
US20040042303A1 (en) Method and system for accelerating coupling of digital signals
US20060098499A1 (en) Random access memory with stability enhancement and early read elimination
KR101696702B1 (ko) 정적 랜덤 액세스 메모리 및 그 구동 방법
JP2000149551A (ja) 半導体記憶装置
JPH097372A (ja) 半導体記憶装置
JPH05325551A (ja) 出力回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee