KR102126436B1 - 저장 장치 및 그것의 래치 관리 방법 - Google Patents

저장 장치 및 그것의 래치 관리 방법 Download PDF

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Abstract

본 발명에 따른 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 저장 장치의 래치 관리 방법은: 상기 저장 장치가 슬립 모드 혹은 전력 감소 모드로 진입하는 단계; 상기 적어도 하나의 비휘발성 메모리 장치에 저장된 이니셜 래치 데이터를 읽는 단계; 및 상기 읽혀진 이니셜 래치 데이터를 근거로 하여 래치들을 설정하는 단계를 포함한다.

Description

저장 장치 및 그것의 래치 관리 방법{STORAGE DEVICE AND LATCH MANAGEMENT METHOD THEREOF}
본 발명은 저장 장치 및 그것의 래치 관리 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 누설 전류를 줄이는 저장 장치 및 그것의 래치 관리 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 저장 장치의 래치 관리 방법은: 상기 저장 장치가 슬립 모드 혹은 전력 감소 모드로 진입하는 단계; 상기 적어도 하나의 비휘발성 메모리 장치에 저장된 이니셜 래치 데이터를 읽는 단계; 및 상기 읽혀진 이니셜 래치 데이터를 근거로 하여 래치들을 설정하는 단계를 포함한다.
실시 예에 있어서, 상기 슬립 모드 혹은 상기 전력 감소 모드로 진입하는 단계 전에 외부의 호스트로부터 상기 슬립 모드 혹은 상기 전력 감소 모드 진입을 요청 받는 단계를 더 포함한다.
실시 예에 있어서, 상기 슬립 모드 혹은 상기 전력 감소 모드로 진입하는 단계 전에 외부의 호스트의 요청없이 상기 저장 장치에서 환경 정보를 근거로 하여 상기 슬립 모드 혹은 상기 전력 감소 모드 진입을 결정하는 단계를 더 포함한다.
실시 예에 있어서, 상기 저장 장치의 파워-업 후에 상기 이니셜 래치 데이터를 상기 적어도 하나의 비휘발성 메모리 장치에 저장하는 단계를 더 포함한다.
실시 예에 있어서,상기 슬립 모드 혹은 상기 전력 감소 모드로 진입하는 단계는, 상기 적어도 하나의 비휘발성 메모리 장치에서 상기 메모리 제어기로부터 전송된 슬립 모드 명령 혹은 상기 전력 감소 명령을 입력 받는 단계를 더 포함한다.
실시 예에 있어서, 상기 저장 장치의 파워-업 후에 상기 적어도 하나의 비휘발성 메모리 장치로부터 파워-업 플래그 셀을 읽는 단계를 더 포함하고, 상기 파워-업 플래그 셀은 파워-업 횟수에 관련된 데이터를 저장한다.
실시 예에 있어서, 상기 파워-업 플래그 셀로부터 읽혀진 데이터를 근거로 하여 상기 이니셜 래치 데이터의 프로그램 여부를 결정하는 단계를 더 포함한다.
실시 예에 있어서, 상기 파워-업 플래그 셀로부터 읽혀진 데이터가 상기 파워-업 횟수가 1회 미만을 지시할 때, 상기 이니셜 데이터 및 상기 파워-업 플래그 셀에 상기 파워-업 횟수가 1회 이상인 값을 지시하는 데이터를 상기 적어도 하나의 비휘발성 메모리 장치에 프로그램시키는 단계를 더 포함한다.
실시 예에 있어서, 상기 이니셜 래치 데이터는 상기 적어도 하나의 비휘발성 메모리 장치의 제조 단계에서 저장된다.
실시 예에 있어서, 상기 래치들은 상기 메모리 제어기에 포함된다.
실시 예에 있어서, 상기 래치들은 상기 적어도 하나의 비휘발성 메모리 장치에 포함된다.
실시 예에 있어서, 상기 래치들은 상기 비휘발성 메모리 장치의 페이지 버퍼들 각각에 포함된다.
본 발명의 실시 예에 따른 저장 장치는, 이니셜 래치 데이터를 저장하는 소정의 영역과 복수의 래치들을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 메모리 제어기는, 파워-업 후에 상기 복수의 래치들에 저장된 데이터를 상기 이니셜 래치 데이터로 상기 소정의 영역에 저장시키고, 슬립 모드 혹은 전력 감소 모드 진입시 상기 이니셜 래치 데이터를 근거로 하여 상기 복수의 래치들을 설정하는 이니셜 래치 셋업 유닛을 포함한다.
실시 예에 있어서, 상기 복수의 래치들은 상기 적어도 하나의 비휘발성 메모리 장치의 페이지 버퍼들 각각에 포함되고, 상기 파워-업 후에 상기 페이지 버퍼들 각각에 포함된 복수의 래치들에 저장된 데이터를 상기 이니셜 래치 데이터로 저장된다.
실시 예에 있어서, 상기 적어도 하나의 비휘발성 메모리 장치는 파워-업 횟수에 관련된 데이터를 저장하는 적어도 하나의 파워-업 플래그 셀을 포함한다.
본 발명의 실시 예에 따른 전자 장치는, 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 저장 장치; 및 상기 저장 장치의 데이터를 이용하는 호스트를 포함하고,상기 저장 장치는 상기 호스트로부터 전송된 슬립 모드 혹은 전력 감소 모드 진입 요청에 따라 상기 적어도 하나의 비휘발성 메모리 장치에 저장된 이니셜 데이터를 읽고, 상기 읽혀진 이니셜 데이터를 근거로 하여 논리 회로들을 설정한다.
실시 예에 있어서, 상기 저장 장치의 파워-업 후에 상기 이니셜 데이터가 상기 적어도 하나의 비휘발성 메모리 장치에 저장되고, 상기 이니셜 데이터는 상기 파워-업 후에 상기 논리 회로들에 설정된 데이터 상태에 대응하는 데이터이다.
실시 예에 있어서, 상기 저장 장치의 제조자에 의해 상기 이니셜 데이터가 상기 적어도 하나의 비휘발성 메모리 장치에 저장된다.
실시 예에 있어서, 상기 호스트는 어플리케이션 프로세서이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 워드라인들과 비트라인들에 연결된 복수의 메모리 셀들을 갖는 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 메모리 블록들 중 어느 하나는 선택하는 어드레스 디코더; 상기 비트라인들에 연결되고, 프로그램 동작시 상기 메모리 셀 어레이에 저장될 데이터를 임시로 저장하거나 읽기 동작시 상기 메모리 셀 어레이로부터 데이터를 읽어 오는 복수의 페이지 버퍼들; 및 상기 프로그램 동작 혹은 상기 읽기 동작시 상기 어드레스 디코더 및 상기 복수의 페이지 버퍼들을 제어하는 제어 로직을 포함하고,상기 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함하고, 상기 복수의 래치들은 슬립 모드 명령 혹은 전력 감소 명령을 입력 받을 때 이니셜 래치 데이터를 이용하여 설정되고, 상기 이니셜 래치 데이터는, 파워-업 시에 상기 복수의 래치들에 설정된 데이터로써, 상기 메모리 블록들 중 어느 하나에 저장된다.
상술한 바와 같이 본 발명에 따른 저장 장치 및 그것의 래치 관리 방법은, 슬립 모드/전력 감소 모드시 저장된 이니셜 래치 데이터를 이용하여 래치들을 설정함으로써 누설전류를 크게 줄일 수 있다.
도 1은 본 발명의 개념을 설명하기 위한 도면이다.
도 2는 도 1에 도시된 비휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 래치들의 누설 전류의 패스들을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 래치 관리 방법에 대한 제 1 실시 예를 예시적으로 보여주는 흐름도이다.
도 5는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 래치 관리 방법에 대한 제 2 실시 예를 예시적으로 보여주는 흐름도이다.
도 6은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 래치 관리 방법에 대한 제 3 실시 예를 예시적으로 보여주는 흐름도이다.
도 7은 본 발명의 다른 실시 예에 따른 저장 장치를 예시적으로 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 전자 장치를 예시적으로 개념적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 전자 장치의 래치 관리 방법을 보여주는 흐름도이다.
도 10은 본 발명의 실시 예에 따른 전자 장치의 논리 회로 관리 방법을 보여주는 흐름도이다.
도 11은 본 발명의 실시 예에 따른 VNAND의 메모리 블록(BLK)을 예시적으로 보여주는 도면이다.
도 12는 내지 도 15은 본 발명의 응용 예들을 보여주는 도면들이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 실시 예에 따른 저장 장치는 특정한 모드에 진입할 때 사전에 저장된 이니셜 래치 데이터(initial latch data)를 이용하여 래치들을 설정함으로써, 래치들에 흐르는 누설전류를 크게 줄일 수 있다.
도 1은 본 발명의 개념을 설명하기 위한 도면이다. 도 1를 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기(200)를 포함한다.
비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다.
또한, 비휘발성 메모리 장치(100)는 복수의 래치들(L1 ~ Lk, k는 2 이상의 정수)를 포함한다.
메모리 제어기(200)는 비휘발성 메모리 장치(100)의 복수의 래치들(L1 ~ Lk)의 데이터를 설정하는 이니셜 래치 셋업 유닛(220)을 포함한다.
이니셜 래치 셋업 유닛(220)은 저장 장치(10)가 특정 모드 진입할 때(예를 들어, 슬립 모드 혹은 전력 감소 모드) 비휘발성 메모리 장치(100)에 저장된 이니셜 래치 데이터를 이용하여 복수의 래치들(L1 ~ Lk)의 데이터를 설정할 수 있다. 여기서 이니셜 래치 데이터는 비휘발성 메모리 장치(100)의 특정 영역(112)에 저장될 수 있다. 도 1에서는 이니셜 래치 데이터가 비휘발성 메모리 장치(100)에 저장되었지만, 본 발명이 여기에 제한되지 않을 것이다. 이니셜 래치 데이터는 비휘발성 메모리 장치(100)이 아닌 다른 비휘발성 메모리 장치에 저장될 수 있다.
실시 예에 있어서, 이니셜 래치 셋업 유닛(220)은 저장 장치(10)의 파워-업(power-up)과 동시에 래치들(L1 ~ Lk)에 저장된 데이터를 이니셜 래치 데이터로 저장시킨다.
다른 실시 예에 있어서, 이니셜 래치 셋업 유닛(220)은 저장 장치(10)의 요청에 응답하여 래치들(L1 ~ Lk)에 저장된 데이터를 이니셜 래치 데이터로 저장시킨다.
또 다른 실시 예에 있어서, 이니셜 래치 데이터는 비휘발성 메모리 장치(100)의 제조자에 의해 저장된 값일 수 있다.
일반적인 저자 장치는 메모리 셀들을 구동하기 위한 수많은 래치들을 갖는 비휘발성 메모리 장치를 포함한다. 메모리 셀의 비트라인 피치(pitch)가 줄어들면, 구동 회로의 래치 크기도 더욱 작게 된다. 그런데, 공정적인 이유로 래치의 크기가 줄어들면 줄어들수록 스탠바이(standby) 전류도 상대적으로 크게 증가하게 된다.
반면에, 본 발명의 실시 예에 따른 저장 장치(10)는 누설 전류를 최소화시키는 이니셜 래치 데이터를 저장해 두었다가 이를 이용하여 래치들(L1 ~ Lk)을 설정함으로써, 스탠바이 전류를 크게 줄일 수 있다.
한편, 본 발명의 래치들은 비휘발성 메모리 장치의 페이지 버퍼의 내부 구성 요소일 수 있다.
도 2는 도 1에 도시된 비휘발성 메모리 장치(100)를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 및 제어 로직(140)을 포함한다.
메모리 셀 어레이(110)는 워드라인들(WL1 ~ WLm, m은 2 이상의 정수), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BL1 ~ BLn, n은 2 이상의 정수)을 통해 입출력 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(도시되지 않음)을 포함한다. 도 2에서는 메모리 블록들 중 어느 하나의 메모리 블록만을 도시한다.
메모리 블록은, 도 2에 도시된 바와 같이, 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 실시 예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 다른 실시 예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들(도시 되지 않음) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 워드라인들(WL1 ~ WLm), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WL1 ~ WLm), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(120)는 입력된 어드레스(ADDR) 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 것이다.
입출력 회로(130)는 비트라인들(BL1 ~ BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(130)는 디코딩된 컬럼 어드레스(DCA)를 이용하여 비트라인들(BLs)을 선택할 것이다.
입출력 회로(130)는 복수의 페이지 버퍼들(PB1 ~ PBn)을 포함한다. 도 1에 도시된 페이지 버퍼들(PB1 ~ PBn) 각각은 올-비트라인(all-bitline) 구조에 대응한다. 하지만, 본 발명의 페이지 버퍼들이 반드시 올-비트라인 구조에 제한되지 않을 것이다. 본 발명의 페이지 버퍼들은 이븐-오드(even-odd) 비트라인 구조에도 적용 가능하다.
복수의 페이지 버퍼들(PB1 ~ PBn)은 외부로부터(예를 들어, 메모리 제어기(200), 도 1 참조) 데이터를 입력 받고, 입력된 데이터를 메모리 셀 어레이(110)에 저장한다. 또한, 복수의 페이지 버퍼들(PB1 ~ PBn)은 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽혀진 데이터를 외부로 출력할 것이다.
도 2에 도시된 바와 같이, 페이지 버퍼들(PB1 ~ PBn) 각각은 복수의 래치들(L1 ~ Lk)로 구성될 수 있다. 여기서 복수의 래치들(L1 ~ Lk)은, 기능에 따라 감지 래치, 복수의 데이터 래치, 캐쉬 래치 등으로 구성될 수 있다.
제어 로직(140)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(140)은 외부로부터 입력된 제어 신호들(CTRL) 혹은 명령에 응답하여 동작할 수 있다.
또한, 제어 로직(140)은 파워-업 혹은 외부의 요청에 응답하여 페이지 버퍼들(PB1 ~ PBn) 각각의 래치들(L1 ~ Lk)에 래치된 데이터를 이니셜 래치 데이터로 소정의 영역(도 1 참조, 112)에 저장시킬 수 있다. 여기서 파워-업시 래치들(L1 ~ Lk)에 래치된 데이터는 가장 안정적인 데이터(혹은, 누설 전류가 가장 적은 데이터)일 수 있다. 여기서 소정의 영역(112)은 도 2에 도시되지 않았지만, 메모리 블록들 중 어느 하나의 블록일 수 있다.
또한, 제어 로직(140)은 외부의 요청에 응답하여 이니셜 래치 데이터를 읽고, 읽혀진 이니셜 래치 데이터를 근거로 하여 페이지 버퍼들(PB1 ~ PBn) 각각의 래치들(L1 ~ Lk)를 설정할 수 있다. 예를 들어, 제어 로직(140)은 슬립 모드 명령 혹은 전력 감소 명령(혹은, 저전력 모드 명령)을 입력 받을 때 이니셜 래치 데이터를 읽고, 읽혀진 이니셜 래치 데이터를 이용하여 페이지 버퍼들(PB1 ~ PBn) 각각의 래치들(L1 ~ Lk)을 설정시킬 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 저장된 이니셜 래치 데이터를 근거로 하여 페이지 버퍼들(PB1 ~ PBn) 각각의 래치들(L1 ~ Lk)을 설정함으로써, 스탠바이 전류를 줄일 수 있다.
도 3은 본 발명의 실시 예에 따른 래치들의 누설 전류의 패스들을 예시적으로 보여주는 도면이다. 설명의 편의를 위하여 도 3에 도시된 래치는 직렬 연결된 인버터들(A,B)로 구성되었다고 가정하겠다. 도 3a의 경우, 제 2 인버터(B)의 입력단과 접지단(GND) 사이에 누설 전류 패스(R)가 존재한다. 도 3b의 경우, 제 2 인버터(B)의 출력단과 접지단(GND) 사이에 누설 전류 패스(R)가 존재한다. 도 3c의 경우, 제 1 인버터(A)의 출력단과 전원단(VDD) 사이에 누설 전류 패스(R)가 존재한다. 도 3d의 경우, 제 1 인버터(A)의 입력단과 전원단(VDD) 사이에 누설 전류 패스(R)가 존재한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100, 도 2 참조)는 도 3에 도시된 바와 같이 다양한 종류의 누설 전류 패스들을 찾고, 누설 전류를 최소화시키는 이니셜 래치 데이터로 래치들을 설정시킬 수 있다.
도 4는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 래치 관리 방법에 대한 제 1 실시 예를 예시적으로 보여주는 흐름도이다. 도 4를 참조하면, 비휘발성 메모리 장치의 래치 관리 방법은 다음과 같다.
저장 장치(10, 도 1 참조)의 파워-업시, 비휘발성 메모리 장치(100)에 전원이 입력될 것이다(S110). 비휘발성 메모리 장치(100)는 페이지 버퍼(PB1 ~ PBn) 각각의 래치들(L1 ~ Lk)에 저장된 데이터를 이니셜 래치 데이터로 소정의 영역에 프로그램시킨다(S120). 저장 장치(10)의 메모리 제어기(200, 도 1 참조)로부터 슬립 모드 명령 혹은 전력 감소 명령이 비휘발성 메모리 장치(100)으로 입력 된다(S130). 비휘발성 메모리 장치(100)는 입력된 슬립 모드 명령 혹은 전력 감소 명령에 응답하여 소정의 영역에 저장된 이니셜 래치 데이터를 읽는다(S140). 이후, 비휘발성 메모리 장치(100)는 읽혀진 이니셜 래치 데이터를 근거로 하여 페이지 버퍼(PB1 ~ PBn) 각각의 래치들(L1 ~ Lk)을 설정한다(S150).
본 발명의 실시 예에 따른 래치 관리 방법은 파워-업시 저장된 이니셜 래치 데이터를 필요시 래치들(L1 ~ Lk)을 설정하는데 이용할 수 있다.
한편, 도 4에서는 파워-업시마다 이니셜 래치 데이터가 저장되었다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명은 한 번의 파워-업시에만 이니셜 래치 데이터를 저장하고, 그 후에는 저장된 이니셜 래치 데이터를 계속하여 사용할 수도 있다.
도 5는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 래치 관리 방법에 대한 제 2 실시 예를 예시적으로 보여주는 흐름도이다. 도 5를 참조하면, 비휘발성 메모리 장치의 래치 관리 방법은 다음과 같다.
저장 장치(10, 도 1 참조)의 파워-업시, 비휘발성 메모리 장치(100, 도 1 참조)에 전원이 입력될 것이다(S210). 이때 비휘발성 메모리 장치(100)는 적어도 하나의 파워-업 플래그 셀을 읽는다. 여기서 파워-업 플래그 셀은 파워-업의 횟수와 관련된 데이터가 저장될 수 있다(S212). 파워-업 플래그 셀에 저장된 데이터가 파워-업 회수가 '1'이라는 것을 지시하는 지가 판별될 것이다(S214).
만일, 파워-업 횟수가 "1"이 아니라면(즉, 처음 파워-업된 것이라면), 비휘발성 메모리 장치(100)는 페이지 버퍼(PB1 ~ PBn) 각각의 래치들(L1 ~ Lk)에 저장된 데이터를 이니셜 래치 데이터로 소정의 영역에 프로그램시키고, 동시에 파워-업 플래그 셀에도 "1"을 지시하는 데이터가 소정의 영역에 프로그램될 것이다(S220). 실시 예에 있어서, 이니셜 래치 데이터가 저장되는 영역과 파워-업 플래그 셀이 포함된 영역이 동일한 영역(예를 들어, 동일한 페이지 혹은 동일한 메모리 블록)일 수 있다. 다른 실시 예에 있어서, 이니셜 래치 데이터가 저장되는 영역과 파워-업 플래그 셀이 포함된 영역이 서로 다른 영역일 수 있다. 파워-업 플래그 셀은 비휘발성 메모리 장치(100)가 아닌 다른 메모리 장치에 저장될 수 있다.
반면에, 파워-업 횟수가 "1"이면, 즉, 처음 파워-업된 것이 아니라면, S230 단계가 진행된다.
저장 장치(10)의 메모리 제어기(200, 도 1 참조)로부터 슬립 모드 명령 혹은 전력 감소 명령이 비휘발성 메모리 장치(100)로 입력 된다(S230). 비휘발성 메모리 장치(100)는 입력된 슬립 모드 명령 혹은 전력 감소 명령에 응답하여 소정의 영역에 저장된 이니셜 래치 데이터를 읽는다(S240). 이후, 비휘발성 메모리 장치(100)는 읽혀진 이니셜 래치 데이터를 근거로 하여 페이지 버퍼(PB1 ~ PBn) 각각의 래치들(L1 ~ Lk)을 설정한다(S250).
한편, 본 발명의 비휘발성 메모리 장치(100)는 메모리 제어기(200, 도 1 참조)의 요청에 의하여 특정 시점에서 파워-업 플래그 셀의 데이터를 "1"을 지시하지 않는 값으로 소거할 수 있다.
본 발명의 실시 예에 따른 래치 관리 방법은 최초 파워-업시 저장된 이니셜 래치 데이터를 필요시 래치들(L1 ~ Lk)을 설정하는데 계속적으로 이용할 수 있다.
한편, 도 4 및 도 5는 파워-업시 래치에 저장된 데이터를 이니셜 래치 데이터로 이용하였다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 이니셜 래치 데이터는 비휘발성 메모리 장치의 제조자에 의해 사전에 결정된 데이터일 수도 있다.
도 6은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 래치 관리 방법에 대한 제 3 실시 예를 예시적으로 보여주는 흐름도이다. 도 6을 참조하면, 비휘발성 메모리 장치의 래치 관리 방법은 다음과 같다.
저장 장치(10, 도 1 참조)의 파워-업시, 비휘발성 메모리 장치(100)에 전원이 입력될 것이다(S310). 저장 장치(10)의 메모리 제어기(200, 도 1 참조)로부터 슬립 모드 명령 혹은 전력 감소 명령이 비휘발성 메모리 장치(100)으로 입력 된다(S230). 비휘발성 메모리 장치(100)는 입력된 슬립 모드 명령 혹은 전력 감소 명령에 응답하여 소정의 영역에 저장된 이니셜 래치 데이터를 읽는다. 여기서 이니셜 래치 데이터는 비휘발성 메모리 장치(100)의 제조자에 의해 비휘발성 메모리 장치(100)의 소정의 영역에 사전에 저장된 데이터일 수 있다(S340). 이후, 비휘발성 메모리 장치(100)는 읽혀진 이니셜 래치 데이터를 근거로 하여 페이지 버퍼(PB1 ~ PBn) 각각의 래치들(L1 ~ Lk)을 설정한다(S350).
본 발명의 실시 예에 따른 래치 관리 방법은 제조자에 의해 저장된 이니셜 래치 데이터를 필요시 래치들(L1 ~ Lk)을 설정하는데 이용할 수 있다.
한편, 도 1 내지 도 6에서는 비휘발성 메모리 장치(100)에 포함된 래치들(L1 ~ Lk)의 누설 전류를 줄이는 래치 관리 방법을 설명하였다. 하지만, 본 발명이 여기에 제한되지 않을 것이다. 본 발명은 메모리 제어기에 포함된 래치들(L1 ~ Lk)의 누설 전류를 줄이는 래치 관리 방법에도 적용 가능하다.
도 7은 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여주는 블록도이다. 도 7를 참조하면, 저장 장치(20)는 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기를 포함한다. 비휘발성 메모리 장치(100)는 이니셜 래치 데이터를 저장하는 소정의 영역을 포함한다. 메모리 제어기(200a)는 소정의 영역에 저장된 이니셜 래치 데이터를 이용하여 특정 모드시 메모리 제어기(200a) 내부의 래치들(L1 ~ Lk)을 설정하는 이니셜 래치 셋업 유닛(220a)을 포함한다. 여기서 이니셜 래치 데이터는 저장 장치(20)의 제조자에 의해 저장된 값일 수도 있고, 저장 장치(20)가 특정 모드에 진입할 때 메모리 제어기(200a)에 의해 저장된 값일 수 있다.
본 발명의 실시 예에 따른 저장 장치(20)는 비휘발성 메모리 장치(100)에 저장된 이니셜 래치 데이터를 메모리 제어기(200a) 내부의 래치들(L1 ~ Lk)을 설정하는데 이용할 수 있다.
한편, 본 발명은 외부의 요청(예를 들어, 슬립 모드, 전력 감소 모드 등)에 응답하여 누설 전류 감소를 위한 래치 관리 동작을 수행할 수 있다.
도 8은 본 발명의 실시 예에 따른 전자 장치(30)를 예시적으로 개념적으로 보여주는 도면이다. 도 8을 참조하면, 전자 장치(30)는 저장 장치(32) 및 저장 장치(32)에 저장된 데이터를 이용하는 호스트(34)를 포함한다. 호스트(34)는 필요에 따라 저장 장치(32)를 슬립 모드 진입 혹은 전력 감소(혹은, 저전력) 모드 진입을 요청할 수 있다. 저장 장치(32)는 슬립 모드 진입 요청 혹은 전력 감소 모드 진입 요청에 근거로 하여 도 1 내지 도 7에 개시된 이니셜 래치 관리 동작을 수행할 수 있다. 즉, 누설 전류를 줄이도록 비휘발성 메모리 장치에 저장된 이니셜 래치 데이터를 이용하여 래치들이 설정될 수 있다.
본 발명의 실시 예에 따른 전자 장치(30)는 특정 모드 진입 요청에 따라 누설 전류를 줄이는 래치 관리 동작을 수행할 수 있다.
한편, 도시되지 않았지만, 호스트의 요청에 상관없이 저장 장치 내부에서 하드웨어/소프트웨어/펨웨어적 요청에 의거하여 누설 전류를 줄이는 래치 관리 동작이 수행될 수도 있다.
도 9는 본 발명의 실시 예에 따른 전자 장치의 래치 관리 방법을 보여주는 흐름도이다. 도 8 내지 도 9를 참조하면, 전자 장치(30)의 래치 관리 방법은 다음과 같다.
저장 장치(32)로 호스트(34)로부터 발생된 슬립 모드 진입 혹은 전력 감소 모드 진입이 입력된다. 이에 저장 장치(32)는 슬립 모드로 진입하거나 전력 감소 모드로 진입한다(S420). 저장 장치(32)는 내부의 비휘발성 메모리 장치에 저장된 이니셜 래치 데이터를 읽는다(S430). 읽혀진 이니셜 래치 데이터를 근거로 하여 저장 장치(32)의 래치들이 설정된다(S440).
본 발명의 실시 예에 따른 전자 장치(30)는 슬립 모드/전력 감소 모드 진입시 이니셜 래치 데이터를 이용하여 래치들을 설정할 수 있다.
한편, 도 1 내지 도 9에서는 누설 전류를 줄이기 위한 래치 관리 방법을 설명하였다. 하지만 본 발명이 래치 관리 방법에 제한되지 않을 것이다. 본 발명은 누설 전류를 야기할 수 있는 어떠한 종류의 논리 회로에도 적용 가능하다.
도 10은 본 발명의 실시 예에 따른 전자 장치의 논리 회로 관리 방법을 보여주는 흐름도이다. 도 10을 참조하면, 전자 장치의 논리 회로 관리 방법은 다음과 같다.
전자 장치가 슬립 모드 진입 혹은 전력 감소 모드 진입한다(S520). 전자 장치의 내부에 속하는 비휘발성 메모리 장치에 저장된 이니셜 데이터를 읽는다(S530). 여기서 이니셜 데이터는 누설 전류를 줄이기 위하여 논리 회로를 설정하기 위한 데이터이다. 읽혀진 이니셜 데이터를 근거로 하여 전자 장치 내부의 논리 회로들이 설정된다(S540).
본 발명의 실시 예에 따른 전자 장치는 슬립 모드/전력 감소 모드 진입시 이니셜 데이터를 이용하여 누설 전류를 줄이도록 논리 회로들을 설정할 수 있다.
한편, 본 발명은 VNAND에 적용 가능하다.
도 11은 본 발명의 실시 예에 따른 VNAND의 메모리 블록(BLK)을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 기판(111) 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다.
실시 예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층 될 수 있다.
각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(Common Source Line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(113)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.
도 11에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록(BLK)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.
본 발명은 SSD(solid state drive)에 적용 가능하다.
도 12는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 12를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 10에서 설명된 바와 같이 이니셜 래치 데이터를 이용하여 래치들을 관리하도록 구현될 수 있다. SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명의 실시 예에 따른 SSD(1000)는 이니셜 래치 데이터를 이용하여 래치들을 관리함으로써 특정 모드에서의 누설 전류를 크게 줄일 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다.
도 13은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 13을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 SDR(single data rate) 낸드 혹은 DDR(double data rate) 낸드일 수 있다. 혹은 낸드 플래시 메모리 장치(2100)는 이니셜 래치 데이터를 저장할 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 도 1 내지 도 10에 설명된 바와 같이 이니셜 래치 데이터를 근거로 하여 래치들을 관리할 수 있다.
메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(1200)에 제공된다. 실시 예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
실시 예에 있어서, eMMC(2000)는 무선통신(예를 들어 WiPi) 기능을 탑재할 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 슬립 모드/저전력 모드에서 이니셜 래치 데이터를 이용하여 래치들에 흐르는 누설 전류를 최소화시킴으로써, 모바일 장치에 더욱 최적화될 수 있다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다.
도 14는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 14를 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 1에 도시된 저장 장치(10) 혹은 도 7에 도시된 저장 장치(20)로 구현될 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), MIPI, mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 15는 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)를 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 10에서 설명된 바와 같이, 특정 모드에서 누설 전류를 줄이기 위하여 이니셜 래치 데이터를 이용하여 래치들을 관리하거나, 이니셜 데이터를 이용하여 논리 회로들을 관리하도록 구현될 것이다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시 예에 따른 모바일 장치(4000)는 누설 전류를 줄이도록 래치들 및 논리 회로들을 관리하는 저장 장치(4400)를 구비함으로써 시스템적인 성능 향상을 꾀할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10, 20, 32: 저장 장치
30: 전자 장치
100: 비휘발성 메모리 장치
200, 200a, 34: 메모리 제어기
220: 이니셜 래치 셋업 유닛

Claims (10)

  1. 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 저장 장치의 래치 관리 방법에 있어서:
    상기 저장 장치가 슬립 모드 혹은 전력 감소 모드로 진입하는 단계;
    상기 적어도 하나의 비휘발성 메모리 장치에 저장된 이니셜 래치 데이터를 읽는 단계; 및
    상기 읽혀진 이니셜 래치 데이터를 근거로 하여 상기 비휘발성 메모리 장치의 래치들을 설정하는 단계를 포함하되,
    상기 이니셜 래치 데이터는 상기 래치들 각각의 누설 전류를 제어하기 위한 데이터에 대응하는 래치 관리 방법.
  2. 제 1 항에 있어서,
    상기 슬립 모드 혹은 상기 전력 감소 모드로 진입하는 단계 전에 외부의 호스트로부터 상기 슬립 모드 혹은 상기 전력 감소 모드 진입을 요청 받는 단계를 더 포함하는 래치 관리 방법.
  3. 제 1 항에 있어서,
    상기 저장 장치의 파워-업 후에 상기 이니셜 래치 데이터를 상기 적어도 하나의 비휘발성 메모리 장치에 저장하는 단계를 더 포함하는 래치 관리 방법.
  4. 제 3 항에 있어서,
    상기 슬립 모드 혹은 상기 전력 감소 모드로 진입하는 단계는,
    상기 적어도 하나의 비휘발성 메모리 장치에서 상기 메모리 제어기로부터 전송된 슬립 모드 명령 혹은 상기 전력 감소 명령을 입력 받는 단계를 더 포함하는 래치 관리 방법.
  5. 제 1 항에 있어서,
    상기 저장 장치의 파워-업 후에 상기 적어도 하나의 비휘발성 메모리 장치로부터 파워-업 플래그 셀을 읽는 단계를 더 포함하고,
    상기 파워-업 플래그 셀은 파워-업 횟수에 관련된 데이터를 저장하는 래치 관리 방법.
  6. 제 5 항에 있어서,
    상기 파워-업 플래그 셀로부터 읽혀진 데이터를 근거로 하여 상기 이니셜 래치 데이터의 프로그램 여부를 결정하는 단계를 더 포함하고,
    상기 파워-업 플래그 셀로부터 읽혀진 데이터가 상기 파워-업 횟수가 1회 미만을 지시할 때, 상기 이니셜 데이터 및 상기 파워-업 플래그 셀에 상기 파워-업 횟수가 1회 이상인 값을 지시하는 데이터를 상기 적어도 하나의 비휘발성 메모리 장치에 프로그램시키는 단계를 더 포함하는 래치 관리 방법.
  7. 제 1 항에 있어서,
    상기 이니셜 래치 데이터는 상기 적어도 하나의 비휘발성 메모리 장치의 제조 단계에서 저장되는 래치 관리 방법.
  8. 제 1 항에 있어서,
    상기 래치들은 상기 적어도 하나의 비휘발성 메모리 장치에 포함되는 래치 관리 방법.
  9. 제 8 항에 있어서,
    상기 래치들은 상기 비휘발성 메모리 장치의 페이지 버퍼들 각각에 포함되는 래치 관리 방법.
  10. 이니셜 래치 데이터를 저장하는 소정의 영역과 복수의 래치들을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
    상기 메모리 제어기는, 파워-업 후에 상기 복수의 래치들에 저장된 데이터를 상기 이니셜 래치 데이터로 상기 소정의 영역에 저장시키고, 슬립 모드 혹은 전력 감소 모드 진입시 상기 이니셜 래치 데이터를 근거로 하여 상기 복수의 래치들을 설정하는 이니셜 래치 셋업 유닛을 포함하되,
    상기 이니셜 래치 데이터는 상기 복수의 래치들 각각의 누설 전류를 제어하기 위한 데이터에 대응하는 저장 장치.
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