KR20090026496A - 플래시 메모리 소자의 페이지 버퍼 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 페이지 버퍼에 관한 것으로, 다수의 메모리 셀이 연결된 비트라인과 상기 감지 노드를 연결하거나 차단하는 비트라인 선택부와, 상기 감지 노드를 일정 시간 동안 프리차지 하는 프리차지 회로, 및 상기 감지 노드를 통해 상기 다수의 메모리 셀 중 선택된 메모리 셀의 독출 데이터를 센싱하여 임시 저장하며, 센싱된 상기 독출 데이터의 초기값에 응답하여 상기 독출 데이터을 일정하게 유지하는 레지스터를 포함하는 플래시 메모리 소자의 페이지 버퍼를 제공한다.
페이지 버퍼, 누설 전류, 래치, 보상회로

Description

플래시 메모리 소자의 페이지 버퍼{Page buffer of flash memory device}
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 플래시 메모리 소자의 페이지 버퍼에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자(memory device)의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 지우는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. NAND형 플래시 메모리 소자는 NOR형 플래시 메모리 소 자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 NAND형 플래시 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압(threshold voltage)을 제어함으로써 이루어진다.
NAND형 플래시 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하기 위하여 페이지 버퍼(page buffer)가 사용된다.
도 1을 참조하면, 플래시 메모리 소자는 다수의 메모리 셀을 갖는 셀 어레이(10)과 페이지 버퍼(20)를 포함한다.
페이지 버퍼(20)는 셀 어레이(10)의 비트라인(BLe 및 BLo)과 감지 노드(SO) 사이에 연결된 비트라인 선택부(210)와 감지 노드(SO)에 연결된 프리차지부(22)와 감지 노드(SO)와 입출력 단자(YA) 사이에 연결된 레지스터(23)를 포함한다. 레지스터는 데이터를 임시 저장하는 래치(24)를 포함한다.
페이지 버퍼(20)는 프로그램 동작시 프리차지부(22)에 의해 프리차지된 감지 노드(SO)를 통해 프로그램 데이터를 비트라인(BLe 또는 BLo)에 전송하고, 독출 동작시 메모리 셀 어레이(10)로부터 전송된 데이터를 프리차지부(22)에 의해 프리차지된 감지 노드(SO)를 통해 레지스터(23)의 래치(24)에 저장한다. 이외의 카피백 동작, 검증 동작등의 플래시 메모리 소자의 여러 동작 중에 감지 노드(SO)는 프리차지부(22)에 의해 프리차지된다.
상술한 종래 기술에 따른 페이지 버퍼는 메모리 셀의 오프(off) 누설 전류로 인하여 감지 노드(SO)의 전위가 하강할 경우 초기화되어 있는 래치(24)에 데이터를 입력하는 트랜지스터의 구동력이 떨어져 데이터를 입력하지 못하여 초기화된 데이터를 유지하는 문제점이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 페이지 버퍼의 레지스터에 감지 노드의 전위가 누설 전류에 의하여 하강하여도 이를 보상할수 있는 전위 보상 회로를 이용하여 래치의 제1 밑 제2 노드의 전위를 안정화하여 데이터 센싱 동작의 마진을 증가시킬수 있는 플래시 메모리 소자의 페이지 버퍼를 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 페이지 버퍼는 다수의 메모리 셀이 연결된 비트라인과 상기 감지 노드를 연결하거나 차단하는 비트라인 선택부와, 상기 감지 노드를 일정 시간 동안 프리차지 하는 프리차지 회로, 및 상기 감지 노드를 통해 상기 다수의 메모리 셀 중 선택된 메모리 셀의 독출 데이터를 센싱하여 임시 저장하며, 센싱된 상기 독출 데이터의 초기값에 응답하여 상기 독출 데이터을 일정하게 유지하는 레지스터를 포함한다.
상기 레지스터는 상기 독출 데이터를 임시 저장하는 래치, 및 상기 래치의 제1 노드의 전위값에 응답하여 상기 래치의 제2 노드에 전원 전압을 인가하는 보상 회로를 포함한다.
상기 래치는 상기 제1 노드와 상기 제2 노드 사이에 역방향 병렬 연결된 제1 및 제2 인버터를 포함한다.
상기 보상 회로는 상기 전원 전압과 상기 제2 노드 사이에 연결된 트랜지스 터를 포함하며, 상기 트랜지스터는 상기 제1 노드의 전위에 응답하여 턴온 또는 턴오프된다.
상기 레지스터는 상기 래치의 상기 제2 노드와 접지 전압 사이에 연결되고, 초기화 신호에 응답하여 상기 래치를 초기화 시키는 초기화 회로, 및 상기 제1 노드와 접지 전압 사이에 연결되고, 상기 감지 노드의 전위와 독출 신에 응답하여 상기 감지 노드에 전송된 상기 독출 데이터를 상기 래치에 전송하는 센싱회로를 더 포함한다.
상기 메모리 셀 오프 누설 전류에 의하여 상기 감지 노드의 전위가 하이 레벨에서 하강하여도 상기 보상 회로에 의하여 상기 래치에 저장된 상기 독출 데이터가 유지된다.
본 발명의 일실시 예에 따르면, 페이지 버퍼의 레지스터에 감지 노드의 전위가 누설 전류에 의하여 하강하여도 이를 보상할수 있는 전위 보상 회로를 이용하여 래치의 제1 밑 제2 노드의 전위를 안정화하여 데이터 센싱 동작의 마진을 증가시킬수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 상세 회로도이다.
도 2를 참조하면, 플래시 메모리 소자는 셀 어레이(100)와 페이지 버퍼(200)를 포함한다.
페이지 버퍼(200)는 비트라인 선택 회로(210), 프리차지부(220), 및 레지스터(230)를 포함한다.
비트라인 선택부(210)는 다수의 NMOS 트랜지스터(N201 내지 N204)들로 구성된다. NMOS 트랜지스터(N201 및 N202)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 사이에 직렬로 연결되고, 디스차지 신호(DISCHe 및 DISCHo)에 따라 구동되어 바이어스 신호(VIRPWR)가 비트라인(BLe 및 BLo)에 인가된다. NMOS 트랜지스터(N203 및 N204)는 비트라인(BLe 및 BLo)과 감지 노드(SO) 사이에 연결되고, 비트라인 선택 신호(BSLe 및 BSLo)에 따라 구동되어 비트라인(BLe 및 BLo)과 감지 노드(SO)가 연결된다.
프리차지부(220)는 전압 단자(VCC)와 감지 노드(SO) 사이에 연결된 PMOS 트랜지스터(P201)로 구성된다. PMOS 트랜지스터(P201)는 프리차지 신호(PRECHb)에 따라 턴온 또는 턴오프되어 전원 전압(VCC)을 감지 노드(SO)에 인가하거나 차단한다.
레지스터(230)는 감지 노드(SO)와 입출력 단자(YA) 사이에 연결되고, 데이터를 임시 저장하는 래치(231) 및 래치(231)의 제1 노드(Qb) 전위에 응답하여 제1 노 드(Q)의 전위를 보상하는 보상회로(232)를 포함하여 구성되는데, 그 상세 구성을 설명하면 다음과 같다.
NMOS 트랜지스터(N210)는 노드(Q)와 접지 단자(VSS) 사이에 연결되고, 리셋 신호(RESET)에 따라 턴온되어 접지 전압(VSS)이 제2 노드(Q)에 인가된다. 따라서, 래치(231)의 제2 노드(Q)가 로우 레벨로 초기화된다. NMOS 트랜지스터(N208)는 제1 노드(Qb)와 입출력 단자(YA) 사이에 연결되고, 데이터 입력 신호(DI)에 따라 턴온되어 제1 노드(Qb)와 입출력 단자(YA)를 연결한다. NMOS 트랜지스터(N209)는 제2 노드(Q)와 입출력 단자(YA) 사이에 연결되고, 반전 데이터 입력 신호(nDI)에 따라 턴온되어 입출력 단자(YA)와 제2 노드(Q)를 연결한다. NMOS 트랜지스터(N22)는 제2 노드(Q)와 감지 노드(SO) 사이에 연결되고, 프로그램 신호(PGM)에 따라 턴온되어 제2 노드(Q)와 감지 노드(SO)를 연결한다. NMOS 트랜지스터(N206)와 NMOS 트랜지스터(N207)는 제1 노드(Qb)와 접지 단자(VSS) 사이에 직렬 연결된다. NMOS 트랜지스터(N206)는 감지 노드(SO) 전위에 따라 턴온되고, NMOS 트랜지스터(N207)는 독출 신호(READ)에 따라 턴온되어 접지 전압(VSS)이 제1 노드(Qb)에 인가된다. 따라서, 제1 노드(Qb)의 전위가 변화된다. NMOS 트랜지스터(N211)은 래치(231)의 제2 노드(Q)와 입출력 단자(YA) 사이에 연결되고 데이터 출력 신호(DO)에 따라 턴온되어 읽기 동작시 래치(231)에 저장된 데이터를 입출력 단자(YA)에 전달한다. PMOS 트랜지스터(P202)는 전원 전압(VCC)와 검출 신호 단자(nWDO) 사이에 연결되고 래치(231)의 노드(Q)의 전위에 따라 턴온 또는 턴오프되어 검증 동작시 검출 신호 단자(nWDO)와 전원 전압(VCC)을 연결하거나 차단한다.
래치(231)는 제1 노드(Qb) 및 제2 노드(Q) 사이에 역방향 병렬 연결된 인버터(IV1 및 IV2)로 구성된다. 따라서 제1 노드(Qb) 및 제2 노드(Q)는 서로 반전된 데이터를 저장한다.
보상회로(232)는 전원 전압(Vcc)과 제2 노드(Q) 사이에 연결된 PMOS 트랜지스터(P202)로 구성된다. PMOS 트랜지스터(P202)는 제1 노드(Qb)의 전위에 응답하여 제2 노드(Q)에 전원 전압(Vcc)을 인가하거나 차단한다.
도 3은 도 2에 도시된 플래시 메모리 소자의 독출 동작을 설명하기 위한 회로의 신호 파형도이다.
도 2 및 도 3을 참조하여, 본 발명의 일실시 예에 따른 플래시 메모리 소자의 페이지 버퍼의 독출 동작을 설명하면 다음과 같다.
본 발명의 실시 예에서는 설명의 편의를 위하여 이븐 비트라인(BLe)에 연결된 메모리 셀의 데이터를 독출하는 동작을 예로 들어 설명한다.
1) 래치의 초기화 구간
리셋 신호(RESET)가 레지스터(231)의 NMOS 트랜지스터(N210)에 인가되어 래치(231)의 제2 노드(Q)와 접지(VSS)이 연결된다. 따라서 제2 노드(Q)가 로우 레벨로, 제1 노드(Qb)는 하이 레벨로 초기화 된다.
2) 프리차지 구간(t1)
일정시간 동안 인가되는 로우 레벨의 프리차지 신호(PRECHb)에 응답하여 PMOS 트랜지스터(P201)가 턴온된다. 이에 따라 전원 전압(VCC)이 감지 노드(SO)에 인가되어 감지 노드(SO)는 전원 전압(VCC) 레벨로 프리차지된다.
이때 이븐 비트라인 선택 신호(BSLe)가 하이 레벨로 인가되어 NMOS 트랜지스터(N203)가 턴온된다. 이로 인하여 감지 노드(SO)와 이븐 비트라인(BLe)이 연결되어 감지 노드(SO)의 전위에 의해 이븐 비트라인(BLe)이 하이 레벨로 프리차지된다.
3) 이밸류에이션(evaluation) 단계(t2)
하이 레벨로 인가되던 이븐 비트라인 선택 신호(BSLe)가 로우 레벨로 천이하여 NMOS 트랜지스터(N203)가 턴오프된다. 이로 인하여 감지 노드(SO)와 이븐 비트라인(BLe)이 차단된다. 이븐 비트라인(BLe)은 연결된 메모리 셀의 상태에 따라 하이 레벨을 유지하거나 로우 레벨로 디스차지된다. 예를 들어 연결된 메모리 셀이 프로그램 셀(Pgm Cell)일 경우 하이 레벨을 유지하고, 소거 셀(Er Cell)일 경우 로우 레벨로 디스차지된다.
4) 데이터 센싱 단계(t3)
로우 레벨의 프리차지 신호(PRECHb)가 하이 레벨로 천이하여 PMOS 트랜지스터(P201)가 턴오프된다. 이에 따라 전원 전압(VCC)과 감지 노드(SO)가 차단된다.
이븐 비트라인 선택 신호(BSLe)가 하이 레벨로 인가되어 NMOS 트랜지스터(N203)가 턴온된다. 이로 인하여 감지 노드(SO)와 이븐 비트라인(BLe)이 연결되어 감지 노드(SO)의 전위가 이븐 비트라인(BLe)에 연결된 메모리 셀의 상태에 따라 하이 레벨을 유지하거나 로우 레벨로 디스차지된다.
이 후, 독출 신호(READ_L)가 하이 레벨로 인가되어 레지스터(230)의 NMOS 트랜지스터(N207)가 턴온된다. 이때 감지 노드(SO)의 전위에 따라 턴온 또는 턴오프 되는 NMOS 트랜지스터(N206)의 구동 상태에 따라 래치(231)에 독출 데이터가 입력 된다.
예를 들어, 독출 데이터가 프로그램 셀(Pgm Cell)일 경우, 감지 노드(SO)는 하이 레벨을 유지하여 NMOS 트랜지스터(N206)가 턴온된다. 이로 인하여 제1 노드(Qb)는 로우 레벨이 되고 제2 노드(Q)는 하이 레벨이 된다. 이때 메모리 셀의 오프 누설 전류에 의하여 감지 노드(SO)의 전위가 하강하게 되어 NMOS 트랜지스터(N206)의 구동력이 떨어지게 되어도 보상 회로(232)에 의해 제2 노드(Q)는 하이 레벨로 보상된다. 이를 좀더 상세하게 설명하면, 제1 노드(Qb)의 전위에 따라 구동되는 PMOS 트랜지스터(P203)에 의해 제2 노드(Q)는 전원 전압(Vcc)을 공급받아 하이 레벨을 유지할 수 있다. 이로 인하여 메모리 셀의 오프 누설 전류가 발생하여 감지 노드의 전위가 하강하여도 정확한 데이터를 센싱할 수 있다.
독출 데이터가 소거 셀(Er Cell)일 경우, 감지 노드(SO)는 하이 레벨에서 로우 레벨로 디스차지되어 NMOS 트랜지스터(N206)가 턴오프된다. 이로 인하여 독출 신호(READ_L)가 하이 레벨로 인가되어도 제1 노드(Qb)는 초기 전위 즉, 하이 레벨을 유지하게 되고 제2 노드(Q)는 로우 레벨을 유지하게 된다.
본 발명의 일실시 예에서는 단일 레지스터 구조를 갖는 페이지 버퍼를 예를 들어 설명하였으나, 듀얼 레지스터 구조를 갖는 페이지 버퍼에도 적용 가능하다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 페이지 버퍼 블럭도이다.
도 2는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 페이지 버퍼 상세 회로도이다.
도 3은 도 2에 도시된 페이지 버퍼의 동작 설명을 위한 신호들의 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
10, 100 : 셀 어레이 20, 200 : 페이지 버퍼
21, 210 : 비트라인 선택부 22, 220 : 프리차지부
23, 230 : 레지스터 24, 231 : 래치
232 : 보상 회로

Claims (7)

  1. 플래시 메모리 소자의 동작시 감지 노드의 전위를 센싱하여 독출 데이터를 임시 저장하며, 상기 감지 노드의 전위가 누설 전류에 의해 하강하여도 상기 독출 데이터를 보상하여 저장하는 레지스터;
    상기 감지 노드를 일정 시간 동안 프리차지 하는 프리차지 회로; 및
    다수의 메모리 셀이 연결된 비트라인과 상기 감지 노드를 연결하거나 차단하는 비트라인 선택부를 포함하는 플래시 메모리 소자의 페이지 버퍼.
  2. 다수의 메모리 셀이 연결된 비트라인과 상기 감지 노드를 연결하거나 차단하는 비트라인 선택부;
    상기 감지 노드를 일정 시간 동안 프리차지 하는 프리차지 회로; 및
    상기 감지 노드를 통해 상기 다수의 메모리 셀 중 선택된 메모리 셀의 독출 데이터를 센싱하여 임시 저장하며, 센싱된 상기 독출 데이터의 초기값에 응답하여 상기 독출 데이터을 일정하게 유지하는 레지스터를 포함하는 플래시 메모리 소자의 페이지 버퍼.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 레지스터는 상기 독출 데이터를 임시 저장하는 래치; 및
    상기 래치의 제1 노드의 전위값에 응답하여 상기 래치의 제2 노드에 전원 전압을 인가하는 보상 회로를 포함하는 플래시 메모리 소자의 페이지 버퍼.
  4. 제 3 항에 있어서,
    상기 래치는 상기 제1 노드와 상기 제2 노드 사이에 역방향 병렬 연결된 제1 및 제2 인버터를 포함하는 플래시 메모리 소자의 페이지 버퍼.
  5. 제 3 항에 잇어서,
    상기 보상 회로는 상기 전원 전압과 상기 제2 노드 사이에 연결된 트랜지스터를 포함하며, 상기 트랜지스터는 상기 제1 노드의 전위에 응답하여 턴온 또는 턴오프되는 플래시 메모리 소자의 페이지 버퍼.
  6. 제 3 항에 있어서,
    상기 레지스터는 상기 래치의 상기 제2 노드와 접지 전압 사이에 연결되고, 초기화 신호에 응답하여 상기 래치를 초기화 시키는 초기화 회로; 및
    상기 제1 노드와 접지 전압 사이에 연결되고, 상기 감지 노드의 전위와 독출 신에 응답하여 상기 감지 노드에 전송된 상기 독출 데이터를 상기 래치에 전송하는 센싱회로를 더 포함하는 플래시 메모리 소자의 페이지 버퍼.
  7. 제 6 항에 있어서,
    상기 메모리 셀 오프 누설 전류에 의하여 상기 감지 노드의 전위가 하이 레벨에서 하강하여도 상기 보상 회로에 의하여 상기 래치에 저장된 상기 독출 데이터가 유지되는 플래시 메모리 소자의 페이지 버퍼.
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* Cited by examiner, † Cited by third party
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US8102717B2 (en) 2009-05-29 2012-01-24 Hynix Semiconductor Inc. Method of testing for a leakage current between bit lines of nonvolatile memory device
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CN108074596A (zh) * 2016-11-17 2018-05-25 三星电子株式会社 页缓冲区、包括该页缓冲区的存储器件及其读取操作方法

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