KR100672117B1 - 플래시 메모리 소자의 순간 과전류를 줄이는 프로그램 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 비트라인을 전원 전압보다 낮은 레벨로 프리차지하고, 이후에 2차 프리차지 혹은 디스차지하여 순간 과전류의 발생 정도를 억제하여 플래시 메모리 소자의 용량 증가에 따른 순간 과전류로 인한 소자의 오동작을 막을 수 있는 방법이 개시된다.
플래시 메모리 소자, 비교 전압, 프로그램 동작

Description

플래시 메모리 소자의 순간 과전류를 줄이는 프로그램 방법{Programming method for reducing excessive current in flash memory device}
도 1은 일반적인 NAND형 플래시 메모리 소자의 구성도이다.
도 2는 도 1의 프로그램 방법을 설명하기 위한 동작 파형도이다.
도 3은 일반적인 NAND형 플래시 메모리 소자의 상세 회로도이다.
도 4는 본 발명에 따른 프로그램 방법을 설명하기 위한 동작 파형도이다.
＜도면의 주요 부분에 대한 부호의 설명＞
10 : 셀 어레이 20 : 페이지 버퍼
21 : 비트라인 선택부 22 : 프리차지부
23 : 레지스터 24 : 래치
본 발명은 플래시 메모리 소자의 프로그램 방법에 관한 것으로, 특히 NAND형 플래시 메모리 소자에서 순간 과전류의 발생 정도를 줄여 오동작을 막을 수 있는 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 또한 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술 연구가 활발히 연구되고 있다.
메모리 셀의 고집적화를 위해 복수 개의 메모리 셀(memory cell)들이 직렬로 접속되어 스트링(string)을 구성하는 NAND형 플래시 메모리 소자(NAND type flash memory device)가 개발되었다. NAND형 플래시 메모리 소자는 셀의 플로팅 게이트(floating gate)에 파울러 노드하임 터널링(Fowler-Nordheim Tunneling)의 방법으로 전자를 주입하거나 빼냄으로써, 프로그램 및 소거를 실시하게 된다.
한편, NAND형 플래시 메모리 소자는 짧은 시간 내에 대용량의 정보를 프로그램 동작, 읽기 동작 및 정상적인 프로그램과 소거 검증 동작을 위해 페이지 버퍼(page buffer)를 사용한다.
도 1은 일반적인 NAND형 플래시 메모리 소자의 구성도로서, 복수 개의 셀 스트링을 포함하는 셀 어레이(10)와 페이지 버퍼(20)로 구성되어 있다. 도 2는 일반적인 NAND형 플래시 메모리 소자의 프로그램 동작을 나타내는 파형도로서, 도 1과 도 2를 이용하여 NAND형 플래시 메모리 소자의 프로그램 동작에서 이븐 비트라인을 선택하여 프로그램하는 경우를 예를 들어 설명하면 다음과 같다.
1) 도 2의 T 1 구간 : 래치의 초기화 구간
리셋 신호(RESET)가 레지스터(23)에 하이 레벨로 인가되어 래치(24)가 임의의 레벨로 초기화된다. 그 후, '1' 데이터를 래치(24)에 입력시 레지스터(23)에 데이터 입력 신호(DI)가 인가되어 입출력 단자(YA)와 래치(24)가 연결된다. 따라서 래치(24)에 '1' 데이터가 임시 저장된다. 반면 '0' 데이터 입력 시 반전 데이터 입력 신호(nDI)가 인가되어 입출력 단자(YA)와 래치(24)가 연결되어 래치(24)에 '0' 데이터가 임시 저장된다.
2) 도 2의 T 2 구간 : 프리차지 구간
디스차지 신호(DISCHe 및 DISCHo)가 비트라인 선택부(21)에 인가되어 바이어스 신호(VIRPWR)가 비트라인(BLe 및 BLo)에 인가된다. 바이어스 신호(VIRPWR)는 프로그램 시 전원 전압(Vcc)을 유지하므로, 비트라인(BLe 및 BLo)은 전원 전압(Vcc) 레벨로 프리차지 된다.
3) 도 2의 T 3 구간 : 디스차지 구간
이븐 디스차지 신호(DISCHe)가 비트라인 선택부(21)에 로우 레벨로 인가되어 이븐 비트라인(BLe)에 인가되던 바이어스 신호(VIRPWR)가 차단된다. 이븐 비트라인 선택 신호(BSLe)가 비트라인 선택부(21)에 하이 레벨로 인가되어 감지 노드(SO)와 이븐 비트라인(BLe)이 연결된다. 이와 동시에, 프로그램 신호(PGM)가 레지스터(23)에 인가되어 래치(24)와 이븐 비트라인(BLe)이 연결된다. 따라서, 이븐 비트라인(BLe)은 래치(24)에 저장된 데이터가 '1' 일 경우 하이 레벨을 유지하고, 래치(24)에 저장된 데이터가 '0' 일 경우 점차 전위를 상실하여 로우 레벨이 된다.
4) 도 2의 T 4 구간 : 프로그램 구간
이븐 비트라인(BLe)에 인가된 데이터가 셀 어레이(10)에 저장된다.
상술한 바와 같이, 플래시 메모리 소자의 프로그램 동작은 바이어스 신호(VIRPWR)에서 공급된 전원 전압(Vcc)이 비트라인(BLe 및 BLo)에 인가되어 전원 전압(Vcc) 레벨로 프리차지되고, 디스차지 구간에서 페이지 버퍼에 미리 저장된 데이터가 선택된 비트라인(BLe 또는 BLo)을 통해 셀 어레이(10)에 전달된다. 이후, 워드라인(WL)에 프로그램 신호가 인가되어 프로그램이 실시된다. 만일 '0' 데이터가 모든 워드라인(WL)에 프로그램되는 경우, 프리차지 구간에서 전원 전압(Vcc) 레벨로 프리차지되었던 모든 비트라인(BLe 또는 BLo)은 디스차지 구간에서 그라운드 레벨(Ground Level)로 디스차지 되어야 하며, 이때 빠져나오는 전류는 비트라인(BLe 또는 BLo)의 갯 수에 비례하여 증가한다. 따라서, 대용량의 메모리 소자에서 증가된 비트라인(BLe 또는 BLo)은 순간 과전류를 야기하고, 이는 순간적으로 오작동을 유발시킨다.
본 발명의 목적은 비트라인의 프리차지 레벨을 전원 전압보다 낮은 레벨로 1차 프리차지하고, 이후에 2차 프리차지 혹은 디스차지하여 대용량의 메모리 소자에서의 순간 과전류로 인한 오동작을 막을 수 있는 방법을 제공하는데 있다.
본 발명에 따른 페이지 버퍼를 이용한 플래시 메모리 소자의 프로그램 방법 은 페이지 버퍼에 프로그램될 데이터가 입력되는 단계, 비트라인 선택부가 상기 비트라인들을 전원 전압 레벨보다 낮은 제 1전압으로 1차 프리차지하는 단계와, 비트라인 선택부가 상기 1차 프리차지로부터 소정 시간 후 상기 제 1 전압으로 1차 프리차지된 비트라인들 중 선택된 비트라인을 디스차지하고, 비 선택된 비트라인을 전원 전압 레벨로 2차 프리차지하는 단계와, 페이지 버퍼에 입력된 프로그램될 데이터를 상기 선택된 비트라인으로 전송하여 메모리 셀들에 프로그램 하는 단계 이루어진다.
이하, 본 발명의 실시 예에 관하여 첨부된 도면들을 참조하여 상세히 설명한다.
도 3은 일반적인 NAND형 플래시 메모리 소자의 회로도로서, 복수 개의 셀 스트링을 포함하는 셀 어레이(10)와 페이지 버퍼(20)를 포함하고, 상기 페이지 버퍼(20)는 프로그램될 비트라인을 선택하여 프리차지하는 비트라인 선택부(21)와 감지 노드(SO)를 프리차지하는 프리차지부(22) 및 프로그램 될 데이터를 임시 저장하는 레지스터(23)를 포함한다. 그 구조를 상세히 보면 다음과 같다.
도 3을 참조하면, 비트라인 선택부(21)는 다수의 NMOS 트랜지스터(N301~N304)들로 구성된다. NMOS 트랜지스터(N301 및 N302)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 사이에 직렬로 연결되고, 디스차지 신호(DISCHe 및 DISCHo)에 따라 구동되어 바이어스 신호(VIRPWR)가 비트라인(BLe 및 BLo)에 인가된다. NMOS 트랜지스터(N303 및 N304)는 비트라인(BLe 및 BLo)과 감지 노드(SO) 사이에 연결되고, 비트라인 선택 신호(BSLe 및 BSLo)에 따라 구동되어 비트라인(BLe 및 BLo)과 감지 노드(SO)가 연결된다.
프리차지부(22)는 전원 단자(Vcc)와 감지 노드(SO) 사이에 연결된 PMOS 트랜지스터(P301)로 구성된다. 프리차지 신호(PRECHb)에 따라 PMOS 트랜지스터(P301)가 구동되어 전원 전압(Vcc)이 감지 노드(SO)에 인가된다.
레지스터(23)는 감지 노드(SO)와 입출력 단자(YA) 사이에 연결되고, 데이터를 임시 저장하는 래치(24)를 포함하여 구성되는데, 그 상세 구성을 설명하면 다음과 같다. NMOS 트랜지스터(N309)는 노드(Qb)와 접지 단자(Vss) 사이에 연결되고, 리셋 신호(RESET)에 따라 구동되어 접지 전원(Vss)이 노드(Q)에 인가된다. 따라서, 래치(24) 노드(Q)가 로우 레벨로 초기화된다. NMOS 트랜지스터(N307)는 노드(Qb)와 입출력 단자(YA) 사이에 연결되고, 데이터 입력 신호(DI)에 따라 구동되어 노드(Qb)와 입출력 단자(YA)가 연결된다. NMOS 트랜지스터(N308)는 노드(Q)와 입출력 단자(YA) 사이에 연결되고, 반전 데이터 입력 신호(nDI)에 따라 구동되어 입출력 단자(YA)와 노드(Q)가 연결된다. NMOS 트랜지스터(N310)는 노드(Q)와 감지 노드(SO) 사이에 연결되고, 프로그램 신호(PGM)에 따라 구동되어 노드(Q)와 감지 노드(SO)가 연결된다. NMOS 트랜지스터(N305)와 NMOS 트랜지스터(N306)는 노드(Qb)와 접지 단자(Vss) 사이에 직렬 연결된다. NMOS 트랜지스터(N305)는 감지 노드(SO) 전위에 따라 구동되고, NMOS 트랜지스터(N306)는 독출 신호(READ)에 따라 구동되어 접지 전원(Vss)이 노드(Qb)에 인가된다. 따라서, 노드(Qb)의 전위가 변화된다. NMOS 트랜지스터(N311)은 래치(24)의 노드(Q)와 입출력 단자(YA) 사이에 연결되고 데이터 출력 신호(DO)에 따라 구동되어 읽기 동작시 래치(24)된 데이터를 입출력 단자(YA)에 전달한다. PMOS 트랜지스터(P302)는 전원 단자(Vcc)와 검출 신호 단자(nWDO) 사이에 연결되고 래치(24)의 노드(Q)의 전위에 따라 구동되어 검증 동작시 검출 신호 단자(nWDO)와 전원 단자(Vcc)를 연결하거나 차단한다.
도 4는 본 발명에 따른 플래시 소자의 프로그램 동작 파형도이다. 도 3과 도 4를 이용하여 본 발명에 따른 플래시 메모리 소자의 프로그램 동작에서 이븐 비트라인(BLe)에 프로그램할 경우를 예를 들어 상세히 설명하면 다음과 같다.
1)도 4의 T 1 구간 : 래치의 초기화 구간
리셋 신호(RESET)가 레지스터(23)의 NMOS 트랜지스터(N309)에 인가되어 래치(24)의 노드(Q)와 접지 전원(Vss)이 연결된다. 따라서 노드(Q)가 로우 레벨로 초기화된다. 그 후, '1' 데이터를 래치(24)에 입력 시 레지스터(23)의 NMOS 트랜지스터(N307)에 데이터 입력 신호(DI)가 인가되어 입출력 단자(YA)와 래치(24)의 노드(Qb)가 연결된다. 따라서 노드(Qb)는 로우 레벨이 되고, 노드(Q)는 하이 레벨이 된다. 반면 '0' 데이터를 입력 시 반전 데이터 입력 신호(nDI)가 NMOS 트랜지스터(N308)에 인가되어 입출력 단자(YA)와 래치(24)의 노드(Q)가 연결된다. 따라서 노드(Qb)는 하이 레벨을 유지하고, 노드(Q)도 로우 레벨을 유지하게 된다.
2-1) 도 4의 T 2a 구간 : 제 1 프리차지 구간
비트라인 선택부(21)의 NMOS 트랜지스터(N301 및 N302)에 디스차지 신호(DISCHe 및 DISCHo)가 전원 전압(Vcc+Vt)보다 낮은 제 2 전압(V2)으로 인가되어 NMOS 트랜지스터(N301 및 N302)가 조금만 턴온된다. 따라서, NMOS 트랜지스터(N301 및 N302)를 통해 비트라인(BLe 및 BLo)으로 흐르는 바이어스 신호(VIRPWR)의 전류 량이 종전의 전원 전압(Vcc+Vt) 레벨을 갖는 디스차지 신호(DISCHe 및 DISCHo)가 인가되었을때의 전류량보다 작아진다. 따라서, 바이어스 신호(VIRPWR)가 전원 전압(Vcc) 레벨로 인가되어도 디스차지 신호(DISCHe 및 DISCHo)에 의해 전류량이 조절되어 전원 전압(Vcc)보다 낮은 제 1 전압(V1) 레벨로 비트라인(BLe 및 BLo)에 인가된다. 따라서, 비트라인(BLe 및 BLo)은 제 1 전압(V1) 레벨로 1차 프리차지된다. 그 후, NMOS 트랜지스터(N310)에 전원 전압(Vcc)보다 낮은 제 3 전압(V3) 레벨의 프로그램 신호(PGM)가 인가되어 NMOS 트랜지스터(N310)가 조금만 턴온된다 . 따라서, 제 3 전압(V3) 레벨의 프로그램 신호(PGM)에 따라 NMOS 트랜지스터(N310)를 통해 감지 노드(SO)와 래치의 노드(Qb) 사이에 흐르는 전류량이 전원 전압(Vcc) 레벨의 프로그램 신호(PGM)가 인가되었을때보다 작게 조절되어, 이후에 이루어지는 디스차지시 디스차지 되는 전류량이 종전보다 작게 조절된다.
2-2) 도 4의 T 2b 구간 : 제 2 프리차지 구간
전원 전압(Vcc) 레벨 보다 낮은 제 4 전압(V4) 레벨을 갖는 이븐 비트라인 선택 신호(BSLe)가 비트라인 선택부(21)에 인가되기 이전, 전원 전압(Vcc+Vt) 레벨을 갖는 디스차지 신호(DISCHe 및 DISCHo)가 비트라인 선택부(21)의 NMOS 트랜지스터(N301 및 N302)에 인가된다. 따라서, NMOS 트랜지스터(N301 및 N302)가 완전히 턴온되어 바이어스 신호(VIRPWR)가 전원 전압(Vcc) 레벨로 비트라인(BLe 및 BLo)에 인가된다. 그 후, 제 4 전압(V4) 레벨을 갖는 이븐 비트라인 선택 신호(BSLe)가 비트라인 선택부(21)의 NMOS 트랜지스터(N303)에 인가되어 NMOS 트랜지스터(N303)가 조금만 턴온된다. 따라서, 종전의 전원 전압(Vcc) 레벨을 갖는 이븐 비트라인 선택 신호(BSLe)가 인가되었을때보다 NMOS 트랜지스터(N303)를 통해 흐르는 전류의 양이 작이지게 된다. 따라서, 데이터 프로그램 시 제 4 전압(V4) 레벨을 갖는 이븐 비트라인 선택 신호(BSLe)가 NMOS 트랜지스터(N303)에 인가되어 이븐 비트라인(BLe)과 로우 레벨을 갖는 감지 노드(SO)가 연결된다. 따라서, 이븐 비트라인(BLe)은 감지 노드(SO)를 통해 일부 차지가 디스차지된다. 그 후, 전원 전압(Vcc) 레벨의 프로그램 신호(PGM)가 NMOS 트랜지스터(N310)에 인가되어 감지 노드(SO)와 래치(24)의 노드(Qb)가 연결된다. 따라서, 데이터 프로그램 시 이븐 비트라인(BLe)은 감지 노드(SO)로 차지가 빠져나가 점차 디스차지된다. 따라서, 종래 기술에서 데이터 프로그램 시 전원 전압(Vcc) 레벨에서 디스차지되던 것이 제 1 전압(V1) 레벨에서 디스차지되어 디스차지되는 전류량이 줄어들게 된다.
3) 도 4의 T 3 구간 : 디스차지 구간
이븐 디스차지 신호(DISCHe)가 비트라인 선택부(21)의 NMOS 트랜지스터(N301)에 로우 레벨로 인가되어 NMOS 트랜지스터(N301)가 턴오프된다. 따라서 이븐 비트라인(BLe)에 인가되던 바이어스 신호(VIRPWR)가 차단되어 데이터 프로그램시 이븐 비트라인(BLe)은 그라운드 레벨로 디스차지 된다.
4) 도 4의 T 4 구간 : 프로그램 구간
이븐 비트라인(BLe)에 인가된 데이터가 셀 어레이(10)에 프로그램된다.
상술한 바와 같이, 제 1차 프리차지 구간에서 디스차지 신호(DISCHe 및 DISCHo)가 비트라인 선택부(21)에 제 2 전압(V2) 레벨로 인가되어 비트라인(BLe 및 BLo)이 제 1 전압(V1) 레벨로 1차 프리차지된다. 소정 시간후, 제 2차 프리차지 구 간에서 디스차지 신호(DISCHe 및 DISCHo)가 비트라인 선택부(21)에 전원 전압(Vcc) 레벨로 인가된다. 이때, 이븐 비트라인 선택 신호(BSLe)가 비트라인 선택부(21)에 제 4 전압(V4)으로 인가된다. 따라서, 프로그램 시 1차 프리차지 되어 있던 이븐 비트라인(BLe)은 일부 차지가 디스차지된다. 소정 시간후, 이븐 비트라인 선택 신호(BSLe)와 프로그램 신호가 각각 비트라인 선택부(21)와 레지스터(23)에 전원 전압(Vcc) 레벨로 인가되어 이븐 비트라인(BLe)의 전위를 그라운드 레벨로 디스차지하게 된다. 따라서, 모든 워드라인(WL)에 데이터가 프로그램될 시 이븐 비트라인(BLe)은 전원 전압(Vcc) 레벨에서가 아닌 제 1 전압 레벨에서 디스차지되어, 디스차지되는 전류의 양이 즐어든다. 이로 인해, 대용량의 플래시 메모리 소자에서 '0' 데이터가 모든 비트라인에 쓰여져야 하는 경우 발생하는 순간 과전류를 감소시켜 오동작을 방지할 수 있다.
상술한 바와 같이 본 발명의 프로그램 방법에 따르면, 종전에 비해 순간 과전류 발생에 의한 영향을 현저하게 감소시켜 보다 신뢰성 있는 소자의 구현이 가능하며, 비트라인 갯 수에 대한 허용 정도를 증가시킬 수 있어 소자 특성의 개선이 가능하다.

Claims (8)

  1. 비트라인쌍을 이루는 비트라인들과 워드라인들의 교차영역에 배치되는 다수의 메모리 셀들로 이루어진 어레이; 및 감지 노드를 통해서 상기 비트라인들과 접속되는 복수개의 페이지 버퍼를 이용한 플래시 메모리 소자의 프로그램 방법에 있어서,
    상기 복수개의 페이지 버퍼에 프로그램될 데이터가 입력되는 단계;
    상기 비트라인들을 전원 전압 레벨보다 낮은 제 1전압으로 1차 프리차지하는 단계;
    상기 1차 프리차지로부터 소정 시간 후 상기 제 1 전압으로 1차 프리차지된 비트라인들 중 선택된 비트라인을 디스차지하고, 비 선택된 비트라인을 전원 전압 레벨로 2차 프리차지하는 단계; 및
    상기 복수개의 페이지 버퍼에 입력된 상기 프로그램될 데이터를 상기 선택된 비트라인으로 전송하여 상기 메모리 셀들에 프로그램 하는 단계로 이루어지는 플래시 메모리 소자의 프로그램 방법.
  2. 제 1 항에 있어서, 상기 제 1 전압으로 1차 프리차지된 비트라인들 중 상기 선택된 비트라인의 디스차지 시 상기 제 1전압에서 디스차지되는 전류량이 전원 전압에서 디스차지되는 전류량보다 작은 플래시 메모리 소자의 프로그램 방법.
  3. 제 1 항에 있어서, 상기 1차 프리차지 단계는 전원 전압 레벨보다 낮은 제 2 전압 레벨을 갖는 디스차지 신호가 상기 복수개의 페이지 버퍼에 인가되는 단계; 및
    상기 단계로 인하여 상기 비트라인들에 인가되는 바이어스 신호의 전압을 상기 제 1 전압 레벨로 조절하여 상기 비트라인들을 상기 제 1 전압 레벨로 1차 프리차지하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  4. 제 1 항에 있어서, 상기 2차 프리차지 단계는 전원 전압 레벨을 갖는 디스차지 신호가 상기 복수개의 페이지 버퍼에 인가되는 단계; 및
    상기 단계로 인하여 상기 비 선택된 비트라인들에 인가되는 바이어스 신호의 전압을 상기 전원 전압 레벨로 조정하여 상기 비 선택된 비트라인들을 상기 전원 전압 레벨로 2차 프리차지하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  5. 제 1 항에 있어서, 상기 페이지 버퍼에 입력된 상기 프로그램될 데이터를 상기 감지 노드를 통하여 상기 선택된 비트라인에 전송시키는 프로그램 신호를 전원 전압 레벨보다 낮은 제 3 전압 레벨로 상기 복수개의 페이지 버퍼에 인가하여 상기 감지 노드에 흐르는 전류량을 전원 전압의 프로그램 신호가 인가되었을때의 전류량보다 작게 조절하는 단계; 및
    상기 프로그램 신호를 전원 전압 레벨로 상기 복수개의 페이지 버퍼에 인가하여 상기 레지스터와 상기 감지 노드에 흐르는 전류량을 전원 전압 레벨의 전류량으로 조절하는 단계를 더 포함하는 플래시 메모리 소자의 프로그램 방법.
  6. 제 5 항에 있어서, 상기 제 3 전압 레벨의 프로그램 신호는 상기 제 2 전압의 디스차지 신호 인가후 상기 복수개의 페이지 버퍼에 인가되고, 상기 전원 전압 레벨의 프로그램 신호는 상기 전원 전압 레벨의 디스차지 신호가 상기 복수개의 페이지 버퍼에 인가된 후 인가되는 플래시 메모리 소자의 프로그램 방법.
  7. 제 1 항에 있어서, 상기 디스차지 단계는 전원 전압의 디스차지 신호가 상기 복수개의 페이지 버퍼에 인가된 직후에 상기 비트라인들 중 프로그램될 비트라인을 선택하는 비트라인 선택 신호를 상기 상기 복수개의 페이지 버퍼에 인가하여 상기 선택된 비트라인을 디스차지하는 플래시 메모리 소자의 프로그램 방법.
  8. 제 1 항에 있어서, 상기 디스차지 단계는 상기 비트라인들 중 프로그램될 비트라인을 선택하는 비트라인 선택 신호를 전원 전압보다 낮은 제 4 전압 레벨로 상기 복수개의 페이지 버퍼에 1차 인가하여 상기 선택된 비트라인의 차지를 일부 디스차지하는 단계; 및
    상기 단계로부터 소정 시간 후, 상기 비트라인 선택 신호를 전원 전압 레벨로 상기 복수개의 페이지 버퍼에 2차 인가하여 상기 선택된 비트라인을 디스차지하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
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