KR100830584B1 - 플래시 메모리 장치 및 그것을 포함한 스마트 카드 - Google Patents

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Abstract

여기에 제공되는 플래시 메모리 장치는 행들과 열들로 배열된 메모리 셀들을 갖는 어레이와; 프로그램 동작시 상기 어레이로 공급되는 고전압을 발생하도록 구성된 고전압 발생 회로와; 선택된 메모리 셀들에 각각 대응하며, 입력 데이터에 응답하여 상기 선택된 메모리 셀들을 프로그램 전압 또는 프로그램 금지 전압으로 각각 구동하도록 구성된 쓰기 버퍼들과; 상기 쓰기 버퍼들 각각은 대응하는 입력 데이터가 프로그램 금지 데이터일 때 더미 셀 전류를 소모하도록 구성되며; 공통 감지 라인을 통해 상기 쓰기 버퍼들에 공통으로 연결되며, 상기 공통 감지 라인을 통해 상기 쓰기 버퍼들로 전류를 상기 더미 셀 전류로서 공급하고 상기 공급된 전류에 비례하는 전압을 출력하는 전류-전압 변환 회로와; 그리고 상기 전류-전압 변환 회로로부터 출력된 전압에 응답하여 상기 고전압 발생 회로의 출력으로부터 전류를 방전하도록 구성된 전류 싱크 회로를 포함한다.

Description

플래시 메모리 장치 및 그것을 포함한 스마트 카드{FLASH MEMORY DEVICE AND SMART CARD INCLUDING THE SAME}
도 1은 본 발명의 제 1 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 쓰기 버퍼 회로, 감지 회로, 그리고 고전압 전류 싱크 회로를 보여주는 회로도이다.
도 3은 본 발명의 제 2 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 4는 도 3에 도시된 고전압 전류 싱크 회로를 보여주는 회로도이다.
도 5는 본 발명의 제 3 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 6은 도 5에 도시된 메인 셀 어레이 및 더미 셀 어레이를 보여주는 블록도이다.
도 7은 도 5에 도시된 더미 셀 어레이의 다른 실시예를 보여주는 블록도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 플래시 메모리 장치를 포함한 스마트 카드를 개략적으로 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1100 : 메모리 셀 어레이 1200 : 행 선택기 회로
1300 : 열 선택기 회로 1400 : 쓰기 버퍼 회로
1500 : 펌프 회로 1600 : 레귤레이터
1700 : 감지 회로 1800 : 고전압 전류 싱크 회로
본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것을 포함한 스마트 카드에 관한 것이다.
반도체 메모리 장치들은 메모리 장치가 전원 제거시 메모리 내용을 유지할 수 있는 지의 여부에 따라 휘발성 또는 비휘발성으로 여겨질 것이다. 일반적이고 잘 알려진 휘발성 메모리 장치들은 SRAM 및 DRAM과 같은 랜덤 액세스 메모리들을 포함하고, 불 휘발성 메모리 장치들은 읽기 전용 메모리들(ROM)을 포함할 것이다. 소거 및 프로그램 가능한 읽기 전용 메모리(erasable and programmable read only memory) (EEPROM), 전기적으로 소거 및 프로그램 가능한 읽기 전용 메모리(EEPROM), 그리고 플래시 메모리를 포함한 많은 형태의 ROM 장치들이 존재한다.
최근, 플래시 메모리 장치들은 보다 작은 크기, 저전력 소모, 향상된 읽기/쓰기 성능으로 인해 상당한 인기를 얻고 있다. 예를 들면, 플래시 메모리 장치들은 셀룰러 폰들, 디지털 카메라들, 오디오/비디오 리코더들, 모뎀들, 스마트 카드들, 등과 같은 포터블 장치들을 위한 온-칩 메모리를 제공하는 데 종종 사용되며, 그러한 포터블 장치들에는 빠른 업데이트를 필요로 하는 정보를 저장하는 것이 요구된다. 보안이 요구되는 스마트 카드에 있어서, 카드 내부에서의 동작이 어떤 경로를 통해서든 스마트 카드 외부에 알려지는 것은 바람직하지 않다. 특히, 최근의 해킹 기술은 스마트 카드의 내부 동작 중 발생하는 전류 소모나 전자기장의 변화를 감지하여 스마트 카드의 내부 동작을 유추하는 것이 일반적이다. 그러한 까닭에, 보안 기능이 요구되는 스마트 카드의 내부 동작이 전류 소모나 전자기장 변화와 같은 현상으로 인해 외부로 누설되지 않도록 해야 한다.
플래시 메모리 셀 예를 들면, 분리-게이트 플래시 메모리 셀은 소거를 위해서 F-N 터널링을 그리고 프로그램을 위해서 소오스 사이드 채널 핫 일렉트론 주입(source side channel hot electron injection)을 이용한다. 프로그램될 메모리 셀의 소오스 사이드 채널 핫 일렉트론 주입을 위해서, 예를 들면, 선택된 메모리 셀의 워드 라인은 약 1.2V의 전압으로 구동되고, 선택된 메모리 셀의 소오스 라인은 약 9V의 전압으로 구동된다. 프로그램 데이터의 경우, 선택된 메모리 셀의 비트 라인은 약 0.3V의 전압으로 구동될 것이다. 이러한 바이어스 조건에 따르면, 선택된 메모리 셀을 통해 소오스 라인에서 비트 라인으로 전류가 흐르게 된다. 이는 전류가 소모됨을 의미한다. 이에 반해서, 프로그램 금지 데이터의 경우, 선택된 메모리 셀의 비트 라인은 전원 전압으로 구동될 것이다. 이는 메모리 셀이 턴 오프되게 하며, 그 결과 소오스 라인에서 비트 라인으로 전류가 흐르지 않는다.
상술한 바와 같은 플래시 메모리 셀들을 갖는 플래시 메모리 장치를 탑재한 보안 집적 회로 카드에 있어서, 전기적으로 특정 정보를 쓰거나 지우기 위해서 전원 전압보다 높은 고전압이 주로 사용되고 있다. 그러한 고전압을 생성하기 위한 고전압 발생 장치는, 일반적으로, 낮은 전류 효율을 가지며, 프로그램 동작 동안 소모되는 전류량은 프로그램 데이터 비트들의 수에 따라 가변될 것이다. 예를 들면, 32개의 메모리 셀들을 동시에 프로그램할 때 소모되는 전류량은 16개의 메모리 셀들을 동시에 프로그램할 때 소모되는 전류량과 다를 것이다. 그러한 까닭에, 고전압에서의 작은 전류 소모의 차이는 전원 전압에서는 큰 전류로 감지될 수 있으며, 이는 보안상 취약점이 될 수 있다.
따라서, 프로그램 데이터 비트 수에 관계없이 전류 소모를 일정하게 유지할 수 있는 새로운 기술이 요구되고 있다.
본 발명의 목적은 프로그램 데이터 비트 수에 관계없이 전류 소모를 일정하게 유지할 수 있는 플래시 메모리 장치 및 그것을 포함한 스마트 카드를 제공하는 것이다.
본 발명의 예시적인 실시예들은 행들과 열들로 배열된 메모리 셀들을 갖는 어레이와; 프로그램 동작시 상기 어레이로 공급되는 고전압을 발생하도록 구성된 고전압 발생 회로와; 선택된 메모리 셀들에 각각 대응하며, 입력 데이터에 응답하여 상기 선택된 메모리 셀들을 프로그램 전압 또는 프로그램 금지 전압으로 각각 구동하도록 구성된 쓰기 버퍼들과; 상기 쓰기 버퍼들 각각은 대응하는 입력 데이터 가 프로그램 금지 데이터일 때 더미 셀 전류를 소모하도록 구성되며; 공통 감지 라인을 통해 상기 쓰기 버퍼들에 공통으로 연결되며, 상기 공통 감지 라인을 통해 상기 쓰기 버퍼들로 전류를 상기 더미 셀 전류로서 공급하고 상기 공급된 전류에 비례하는 전압을 출력하는 전류-전압 변환 회로와; 그리고 상기 전류-전압 변환 회로로부터 출력된 전압에 응답하여 상기 고전압 발생 회로의 출력으로부터 전류를 방전하도록 구성된 전류 싱크 회로를 포함하는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서, 상기 쓰기 버퍼들 각각은 상기 프로그램 동작시 대응하는 입력 데이터에 응답하여 대응하는 메모리 셀을 구동하도록 구성된 구동부와; 그리고 상기 프로그램 동작시 상기 대응하는 입력 데이터에 응답하여 상기 공통 감지 라인으로부터 상기 더미 셀 전류를 방전하도록 구성된 전류 싱크부를 포함한다.
예시적인 실시예에 있어서, 상기 쓰기 버퍼들 각각의 전류 싱크부를 통해 소모되는 상기 더미 셀 전류는 상기 프로그램 동작시 하나의 메모리 셀을 통해 소모되는 셀 전류에 대응한다.
예시적인 실시예에 있어서, 상기 전류-전압 변환 회로는 상기 선택된 메모리 셀들이 모두 프로그램될 때 소모되는 전류의 양만큼 상기 공통 감지 라인으로 전류를 공급하도록 구성된다.
예시적인 실시예에 있어서, 상기 선택된 메모리 셀들이 프로그램될 때 소모되는 전류의 양과 상기 쓰기 버퍼들에 의해서 소모되는 더미 셀 전류의 양의 합은 상기 입력 데이터 중 프로그램 데이터 비트들의 수에 관계없이 일정하게 유지된다.
본 발명의 다른 예시적인 실시예들은 행들과 열들로 배열된 메모리 셀들을 갖는 어레이와; 프로그램 동작시 상기 어레이로 공급되는 고전압을 발생하도록 구성된 고전압 발생 회로와; 그리고 입력 데이터에 응답하여 선택된 메모리 셀들을 프로그램 전압 또는 프로그램 금지 전압으로 각각 구동하도록 구성된 쓰기 버퍼들를 포함하는 플래시 메모리 장치의 프로그램 방법을 제공하며, 이 프로그램 방법은 입력 데이터에 응답하여 선택된 메모리 셀들을 프로그램 전압 또는 프로그램 금지 전압으로 각각 구동함과 동시에 상기 입력 데이터가 프로그램 금지 데이터일 때 상기 각 쓰기 버퍼를 통해 더미 셀 전류를 소모하는 단계와; 상기 쓰기 버퍼들에 공통으로 연결된 공통 감지 라인을 통해 상기 더미 셀 전류로서 상기 쓰기 버퍼들로 공급된 전류에 비례하는 전압을 출력하는 단계와; 그리고 상기 공급된 전류에 비례하는 전압에 응답하여 상기 고전압 발생 회로의 출력으로부터 전류를 방전하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 선택된 메모리 셀들이 프로그램될 때 소모되는 전류의 양과 상기 쓰기 버퍼들에 의해서 소모되는 더미 셀 전류의 양의 합은 상기 입력 데이터 중 프로그램 데이터 비트들의 수에 관계없이 일정하게 유지된다.
본 발명의 또 다른 예시적인 실시예들은 행들과 열들로 배열된 메모리 셀들을 갖는 어레이와; 펌프 전압을 발생하도록 구성된 펌프 회로와; 상기 펌프 전압을 조정하여 상기 어레이로 공급될 고전압을 발생하는 레귤레이터와; 그리고 상기 고전압의 감소분에 의거하여 상기 프로그램 동작시 선택된 메모리 셀들에 의해서 소모되는 셀 전류의 양의 검출하고, 상기 검출된 셀 전류와 최대 셀 전류의 차만큼 상기 펌프 회로의 출력으로부터 더미 셀 전류를 방전하도록 구성되는 전류 싱크 회로를 포함하는 플래시 메모리 장치를 제공한다.
예시적인 실시예에 있어서, 상기 최대 셀 전류는 상기 선택된 메모리 셀들이 모두 프로그램될 때 소모되는 전류의 양에 대응한다.
예시적인 실시예에 있어서, 상기 전류 싱크 회로는 상기 어레이에 프로그램될 데이터에 관계없이 상기 펌프 회로의 출력으로부터 더미 셀 전류를 방전하도록 구성된다.
예시적인 실시예에 있어서, 상기 전류 싱크 회로는 상기 고전압의 감소에 응답하여 상기 프로그램 동작시 소모되는 셀 전류의 양을 검출하고 상기 검출 결과에 따라 소모되는 셀 전류의 양에 비례하는 검출 전압을 발생하는 소모 전류 검출부와; 상기 총 셀 전류의 양으로부터 상기 소모되는 셀 전류의 양을 감산하고 상기 감산된 전류의 양에 비례하는 싱크 전압을 출력하는 전류 감산부와; 그리고 상기 싱크 전압에 응답하여 상기 펌프 회로의 출력으로부터 상기 더미 셀 전류를 방전하는 전류 싱크부를 포함한다.
예시적인 실시예에 있어서, 상기 소모 전류 검출부는 상기 펌프 회로의 출력과 상기 레귤레이터의 출력 사이에 연결된 PMOS 트랜지스터와; 상기 고전압을 분배하여 분배 전압을 출력하는 전압 분배부와; 그리고 상기 분배 전압과 기준 전압을 비교하여 상기 검출 전압을 출력하는 비교기를 포함하며, 상기 PMOS 트랜지스터는 상기 검출 전압에 의해서 제어된다.
예시적인 실시예에 있어서, 상기 전류 감산부는 상기 펌프 회로의 출력과 감 산 노드 사이에 연결되며, 상기 검출 전압에 의해서 제어되는 제 1 PMOS 트랜지스터와; 상기 감산 노드와 접지 전압 사이에 연결되며, 바이어스 전압에 의해서 제어되는 제 2 PMOS 트랜지스터와; 그리고 상기 펌프 회로의 출력과 상기 감산 노드 사이에 연결되며, 상기 싱크 전압으로서 게이트 전압을 출력하는 다이오드-연결된 PMOS 트랜지스터를 포함한다.
예시적인 실시예에 있어서, 상기 제 1 PMOS 트랜지스터를 통해 흐르는 전류는 상기 프로그램 동작시 소모되는 셀 전류에 대응하고, 상기 제 2 PMOS 트랜지스터를 통해 흐르는 전류는 상기 선택된 메모리 셀들이 모두 프로그램될 때 소모되는 셀 전류에 대응한다.
예시적인 실시예에 있어서, 상기 제 1 PMOS 트랜지스터를 통해 흐르는 전류와 상기 제 2 PMOS 트랜지스터를 통해 흐르는 전류의 차만큼 상기 다이오드-연결된 PMOS 트랜지스터를 통해 전류가 흐른다.
예시적인 실시예에 있어서, 상기 전류 싱크부는 상기 펌프 회로의 출력에 연결된 소오스, 다이오드-연결된 NMOS 트랜지스터를 통해 접지된 드레인, 그리고 상기 싱크 전압을 입력받도록 연결된 게이트를 갖는 PMOS 트랜지스터를 포함한다.
본 발명의 또 다른 예시적인 실시예들은 행들과 열들로 배열된 메모리 셀들을 갖는 어레이를 포함하는 플래시 메모리 장치의 프로그램 방법을 제공하며, 이 방법은 펌프 전압을 발생하는 단계와; 상기 펌프 전압을 조정하여 상기 어레이로 공급될 고전압을 발생하는 단계와; 상기 고전압의 감소분에 의거하여 상기 프로그램 동작시 선택된 메모리 셀들에 의해서 소모되는 셀 전류의 양의 검출하는 단계 와; 그리고 상기 검출된 셀 전류와 최대 셀 전류의 차만큼 상기 펌프 회로의 출력으로부터 더미 셀 전류를 방전하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 최대 셀 전류는 상기 선택된 메모리 셀들이 모두 프로그램될 때 소모되는 전류의 양에 대응한다.
예시적인 실시예에 있어서, 상기 더미 셀 전류는 상기 어레이에 프로그램될 데이터에 관계없이 상기 펌프 회로의 출력으로부터 방전된다.
예시적인 실시예에 있어서, 상기 더미 셀 전류를 방전하는 단계는 상기 고전압의 감소에 응답하여 상기 프로그램 동작시 소모되는 셀 전류의 양을 검출하고 상기 검출 결과에 따라 소모되는 셀 전류의 양에 비례하는 검출 전압을 발생하는 단계와; 상기 총 셀 전류의 양으로부터 상기 소모되는 셀 전류의 양을 감산하고 상기 감산된 전류의 양에 비례하는 싱크 전압을 출력하는 단계와; 그리고 상기 싱크 전압에 응답하여 상기 펌프 회로의 출력으로부터 상기 더미 셀 전류를 방전하는 단계를 포함한다.
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앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 분리-게이트 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 N-비트 데이터 정보(N은 1 또는 그 보다 큰 정수)를 저장하는 메모리 셀 어레이(1100)를 포함 한다. 비록 도면에는 도시되지 않았지만, 메모리 셀 어레이(1100)는 행들(또는 워드 라인들)과 열들(또는, 비트 라인들)로 배열된 메모리 셀들로 구성될 것이다. 메모리 셀들은, 예를 들면, F-N 터널링 방식으로 소거되고 소오스 사이드 채널 핫 일렉트론 주입 방식으로 프로그램되는 분리-게이트 플래시 메모리 셀 트랜지스터로 구성될 것이다. 하지만, 본 발명에 따른 메모리 셀들이 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 셀 어레이(1100)의 행들 즉, 워드 라인들은 행 선택기 회로(1200)에 의해서 선택 및 구동될 것이다. 열 선택기 회로(1300)는 메모리 셀 어레이(1100)의 열들 즉, 비트 라인들을 미리 결정된 단위(예를 들면, x32)로 선택할 것이다. 선택된 비트 라인들은 쓰기 버퍼 회로(1400)에 연결될 것이다. 열 선택기 회로(1300)는 프로그램 동작시 전원 전압으로 그리고 소거/프로그램 동작시 접지 전압으로 비선택된 비트 라인들을 구동하도록 구성될 것이다.
쓰기 버퍼 회로(1400)는, 프로그램 동작 동안, 입력 데이터에 따라 선택된 비트 라인들을 프로그램 전압 또는 프로그램 금지 전압으로 구동할 것이다. 예를 들면, 입력 데이터가 프로그램 데이터인 경우, 쓰기 버퍼 회로(1400)는 선택된 비트 라인을 프로그램 전압(예를 들면, 0.3V)으로 구동할 것이다. 입력 데이터가 프로그램 금지 데이터인 경우, 쓰기 버퍼 회로(1400)는 선택된 비트 라인을 프로그램 금지 전압(예를 들면, Vdd)으로 구동할 것이다. 쓰기 버퍼 회로(1400)는 입출력 비트 구조에 따라 복수의 쓰기 버퍼들로 구성될 것이다. 예를 들면, 입출력 비트 구조가 x32인 경우, 쓰기 버퍼 회로(1400)는 32개의 쓰기 버퍼들로 구성될 것이다. 쓰기 버퍼들은 공통 감지 라인(1001)에 공통으로 연결되어 있다. 쓰기 버퍼들 각각은 입력 데이터 비트가 프로그램 금지 비트일 때 더미 셀 전류를 소모하도록 구성될 것이다. 선택된 메모리 셀들(예를 들면, 32개의 메모리 셀들)이 모두 프로그램될 때, 쓰기 버퍼 회로(1400)에서 소모되는 더미 셀 전류는 없다. 32개의 메모리 셀들 중 16개의 메모리 셀들이 프로그램될 때, 쓰기 버퍼 회로(1400)는 프로그램 금지된 메모리 셀들인 16개의 메모리 셀들에 의해서 소모되어야 할 양만큼 더미 셀 전류를 소모할 것이다.
계속해서 도 1을 참조하면, 플래시 메모리 장치(1000)는 펌프 회로(1500), 레귤레이터(1600), 감지 회로(1700), 그리고 고전압 전류 싱크 회로(1800)를 더 포함할 것이다. 펌프 회로(1500)는 잘 알려진 방식에 따라 펌프 전압(Vpump)을 발생하고, 레귤레이터(1600)는 펌프 전압(Vpump)을 조정하여 고전압(Vpp)을 발생한다. 고전압(Vpp)은, 비록 도면에는 도시되지 않았지만, 프로그램 동작시 메모리 셀 어레이(1100)의 선택된 메모리 셀의 소오스 라인으로 공급될 것이다. 감지 회로(1700)는 공통 감지 라인(1001)으로 전류를 공급하도록 구성되며, 공통 감지 라인(1001)을 통해 쓰기 버퍼 회로(1400)에 의해서 소모되는 전류량을 감지할 것이다. 다시 말해서, 공톨 감지 라인(1001)의 전압은 프로그램 금지 데이터 비트들의 수에 따라 쓰기 버퍼 회로(1400)를 통해 흐르는 더미 셀 전류의 양과 공통 감지 라인(1001)을 통해 공급되는 감지 전류의 양의 차에 의해서 결정될 것이다. 감지 회로(1700)는 감지된 전류량(또는 감지된 전류차)에 대응하는 검출 전압(Vdet1)을 발생할 것이다. 예를 들면, 감지된 전류량이 상대적으로 많을 때 검출 전압(Vdet1)은 감지된 전류량이 상대적으로 적을 때 검출 전압보다 높다. 상술한 바에 의하면, 감지 회로(1700)는 소모되는 전류량을 전압으로 변환하는 전류-전압 변환 회로로서 동작할 것이다. 고전압 전류 싱크 회로(1800)는 레귤레이터(1600)의 출력단에 연결되며, 검출 전압(Vdet1)에 응답하여 레귤레이터(1600)에서 공급되는 전류를 소모할 것이다.
이상의 설명으로부터 알 수 있듯이, 본 발명에 따른 플래시 메모리 장치(1000)는 프로그램 동작 동안 선택된 메모리 셀들을 통해 소모되는 전류량이 다르더다도 전체 소모 전류량을 일정하게 유지할 수 있다. 다시 말해서, 본 발명에 따른 플래시 메모리 장치(1000)는 프로그램 데이터 비트 수에 관계없이 선택된 메모리 셀들이 모두 프로그램될 때와 동일하게 전류를 소모할 것이다.
도 2는 도 1에 도시된 쓰기 버퍼 회로, 감지 회로, 그리고 고전압 전류 싱크 회로를 보여주는 회로도이다.
도 2를 참조하면, 쓰기 버퍼 회로(1400)는 복수 개의, 예를 들면, 32개의 쓰기 버퍼들(WB0∼WB31)을 포함한다. 쓰기 버퍼들(WB0∼WB31)은 대응하는 데이터 라인들(DL0∼DL31)에 각각 연결되며, 서로 동일하게 구성될 것이다. 편의상, 쓰기 버퍼(WB0)를 기준으로 회로 구성 및 동작이 설명될 것이다. 쓰기 버퍼(WB0)는 구동기(410)와 전류 싱크부(420)로 구성될 것이다. 구동기(410)는 도면에 도시된 바와 같이 연결된 인버터(411), PMOS 트랜지스터(412), 그리고 NMOS 트랜지스터들(413, 414)로 구성될 것이다. 구동기(410)는 프로그램 동작시 입력 데이터(D0)와 바이어스 전압(Vpgmbl)에 응답하여 대응하는 데이터 라인(DL0)을 구동할 것이다. 예를 들 면, 프로그램 동작시, 구동기(410)는 입력 데이터(D0)가 '0'일 때 데이터 라인(DL0)을 접지 전압으로 구동할 것이다. 이때, 데이터 라인(DL0)은 NMOS 트랜지스터들(413, 414)의 문턱 전압들에 의해서 접지 전압보다 높은 전압(예를 들면, 0.3V)으로 설정될 것이다. 데이터 라인(DL0)이 접지 전압보다 높은 전압으로 구동됨에 따라, 비트 라인을 통해 데이터 라인(DL0)에 연결된 메모리 셀은 프로그램될 것이다. 이에 반해서, 구동기(410)는 입력 데이터(D0)가 '1'일 때 데이터 라인(DL0)을 전원 전압으로 구동할 것이다. 데이터 라인(DL0)이 전원 전압으로 구동됨에 따라, 잘 알려진 바와 같이, 비트 라인을 통해 데이터 라인(DL0)에 연결된 메모리 셀은 프로그램 금지될 것이다.
전류 싱크부(420)는 도면에 도시된 바와 같이 연결된 NMOS 트랜지스터들(421, 422)로 구성되며, 공통 감지 라인(1001)과 접지 전압 사이에 연결되어 있다. 프로그램 동작시, 전류 싱크부(420)는 입력 데이터(D0)에 따라 공통 감지 라인(1001)과 접지 전압 사이에 전류 패스를 제공할 것이다. 예를 들면, 입력 데이터(D0)가 프로그램 데이터(데이터 '0')인 경우, 전류 싱크부(420)는 공통 감지 라인(1001)과 접지 전압 사이에 전류 패스를 제공하지 않는다. 입력 데이터(D0)가 프로그램 금지 데이터(데이터 '1')인 경우, 전류 싱크부(420)는 공통 감지 라인(1001)과 접지 전압 사이에 전류 패스를 제공할 것이다. 이때, 형성된 전류 패스를 통해 하나의 메모리 셀이 프로그램될 때 소모되는 전류가 흐를 것이다. 이후, 이 전류는 더미 셀 전류라 칭한다.
이상의 설명으로부 알 수 있듯이, 쓰기 버퍼들(WB0∼WB31) 각각은 대응하는 입력 데이터가 프로그램 금지 데이터일 때 더미 셀 전류를 소모하도록 구성된다.
계속해서 도 2를 참조하면, 감지 회로(1700)는 도면에 도시된 바와 같이 연결된 2개의 PMOS 트랜지스터들(701, 702)과 하나의 NMOS 트랜지스터(703)로 구성될 것이다. 감지 회로(1700)는 공통 감지 라인(1001)을 통해 소모되는 전류의 양을 감지하고, 감지된 전류양에 대응하는 검출 전압(Vdet1)을 발생할 것이다. 예를 들면, PMOS 트랜지스터(701)의 구동 능력은 32개의 메모리 셀들이 동시에 프로그램될 때 소모되는 전류의 양을 구동하기에 충분하게 결정될 것이다. 이러한 조건에서, 입력 데이터에 따라 쓰기 버퍼를 통해 흐르는 더미 셀 전류의 양과 PMOS 트랜지스터(701)에 의해서 공급된 전류의 양의 차만큼 PMOS 트랜지스터(702)를 통해 전류가 흐를 것이다. PMOS 트랜지스터(702)를 통해 흐르는 전류에 비례하여 NMOS 트랜지스터(703)의 양단에 걸리는 전압이 결정되며, 그렇게 결정된 전압은 검출 전압(Vdet1)으로서 출력될 것이다. 만약 입력 데이터 비트들이 모두 프로그램 데이터 비트이면, 각 쓰기 버퍼에 의해서 소모되는 더미 셀 전류는 존재하지 않는다. 이는 검출 전압(Vdet1)이 접지 전압이 됨을 의미한다. 만약 입력 데이터 비트들 중 하나가 프로그램 금지 데이터 비트이면, 프로그램 금지 데이터 비트에 대응하는 쓰기 버퍼에 의해서 더미 셀 전류가 소모될 것이다. 그렇게 소모되는 전류 즉, 하나의 메모리 셀을 통해 흐르는 전류가 PMOS 트랜지스터(702)를 통해 흐를 것이다. PMOS 트랜지스터(702)를 통해 흐르는 전류에 비례하여 NMOS 트랜지스터(703)의 양단에 걸리는 전압이 결정되며, 그렇게 결정된 전압은 검출 전압(Vdet1)으로서 출력될 것이다. 따라서, 검출 전압(Vdet1)은 프로그램 금지 데이터 비트들의 수의 증가에 비 례하여 증가될 것이다.
고전압 전류 싱크 회로(1800)는 도면에 도시된 바와 같이 연결된 PMOS 트랜지스터(801)와 NMOS 트랜지스터(802)로 구성된다. 고전압 전류 싱크 회로(1800)는 도 1에 도시된 레귤레이터(1600)의 출력에 연결되며, 검출 전압(Vdet1)에 비례하는 전류를 레귤레이터(1600)의 출력으로부터 빼도록 구성된다. 검출 전압(Vdet1)이 높을수록, 고전압 전류 싱크 회로(1800)를 통해 더 많은 양의 전류가 빠져나갈 것이다.
이하, 본 발명의 제 1 실시예에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
프로그램 동작이 개시되면, 메모리 셀 어레이(1100)에 프로그램될 데이터가 쓰기 버퍼 회로(1400)로 전달될 것이다. 행 선택기 회로(1200)는 행 어드레스에 응답하여 메모리 셀 어레이(1100)의 행들 중 하나를 선택하고, 선택된 행을 워드 라인 전압(예를 들면, 1.2V)으로 구동할 것이다. 열 선택기 회로(1300)는 열 어드레스에 응답하여 메모리 셀 어레이(1100)의 열들을 선택할 것이다. 레귤레이터(1600)에 의해서 생성된 고전압은 선택된 메모리 셀들의 소오스 라인으로 공급될 것이다. 앞서 언급된 바와 같이, 프로그램 동작시, 비선택된 열들은 열 선택기 회로(1300)를 통해 전원 전압으로 바이어스될 것이다. 열 선택기 회로(1300)에 의해서 선택된 열들은 쓰기 버퍼 회로(1400)에 제공된 데이터에 따라 프로그램 전압(예를 들면, 0V 또는 그 보다 높은 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 구동될 것이다. 이러한 바이어스 조건에 의하면, 소오스 사이드 채널 핫 일렉트론 주입 방식에 따라 선택된 메모리 셀들이 프로그램될 것이다.
이와 동시에, 감지 회로(1700)는 쓰기 버퍼들(WD0∼WD31)에 공통으로 연결된 공통 감지 라인(1001)을 통해 더미 셀 전류의 양을 감지할 것이다. 앞서 언급된 바와 같이, 쓰기 버퍼들(WD0∼WD31) 각각은 대응하는 입력 데이터가 프로그램 금지 데이터일 때 더미 셀 전류를 소모할 것이다. 만약 입력 데이터 비트들이 모두 프로그램 데이터 비트이면, 쓰기 버퍼들(WD0∼WD31) 각각에 의해서 소모되는 더미 셀 전류는 존재하지 않는다. 이는 검출 전압(Vdet1)이 접지 전압이 됨을 의미한다. 만약 입력 데이터 비트들 중 하나가 프로그램 금지 데이터 비트이면, 프로그램 금지 데이터 비트에 대응하는 쓰기 버퍼에 의해서 더미 셀 전류가 소모될 것이다. 그렇게 소모되는 전류 즉, 하나의 메모리 셀을 통해 흐르는 전류가 감지 회로(1700)의 PMOS 트랜지스터(702)를 통해 흐를 것이다. PMOS 트랜지스터(702)를 통해 흐르는 전류에 비례하여 NMOS 트랜지스터(703)의 양단에 걸리는 전압이 결정되며, 그렇게 결정된 전압은 검출 전압(Vdet1)으로서 출력될 것이다. 고전압 전류 싱크 회로(1800)는 검출 전압(Vdet1)에 비례하는 전류를 레귤레이터(1600)의 출력으로부터 방전할 것이다.
이상의 설명으로부터 알 수 있듯이, 프로그램 금지된 메모리 셀들에 의해서 소모되어야 할 전류를 감지 회로(1700) 및 고전압 전류 싱크 회로(1800)를 통해 소모함으로써 프로그램 데이터 비트들의 수에 관계없이 일정한 전류를 소모하는 것이 가능하다. 따라서, 프로그램 데이터 비트들의 수에 관계없이 일정한 전류가 소모됨에 따라 플래시 메모리 장치에서 어떤 데이터가 프로그램되고 있는 지의 여부를 외 부에서 유추하는 것이 불가능하다. 본 발명에 따른 플래시 메모리 장치를 구비한 스마트 카드는 보다 향상된 안정성/보안성을 확보할 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 3를 참조하면, 본 발명의 제 2 실시예에 따른 플래시 메모리 장치(2000)는 메모리 셀 어레이(2100), 행 선택기 회로(2200), 열 선택기 회로(2300), 쓰기 버퍼 회로(2400), 펌프 회로(2500), 레귤레이터(2600), 그리고 고전압 전류 싱크 회로(2700)를 포함할 것이다. 도 3에 있어서, 메모리 셀 어레이(2100), 행 선택기 회로(2200), 열 선택기 회로(2300), 쓰기 버퍼 회로(2400), 펌프 회로(2500), 그리고 레귤레이터(2600)는 도 1에 도시된 것과 실질적으로 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략될 것이다. 단, 도 3에 도시된 쓰기 버퍼 회로(2400)는 도 1에 도시된 쓰기 버퍼 회로(400)의 전류 싱크부(420)를 포함하지 않을 것이다.
본 발명의 제 2 실시예에 따른 고전압 전류 싱크 회로(2700)는 펌프 회로(2500)의 출력(2501)과 레귤레이터(2600)의 출력(2601)에 연결되며, 프로그램 동작시 실질적으로 소모되는 셀 전류의 양을 고전압(Vpp)을 이용하여 검출하고 검출된 결과에 따라 더미 셀 전류를 펌프 회로(2500)의 출력으로부터 방전한다. 선택된 메모리 셀들이 모두 프로그램될 때 소모되는 전류를 이하 최대 셀 전류라 칭한다. 고전압 전류 싱크 회로(2700)는 고전압(Vpp)의 감소에 의거하여 소모되는 셀 전류의 양을 검출하고, 최대 셀 전류와 검출된 셀 전류의 차만큼 펌프 회로(2500)의 출력으로부터 전류를 방전한다. 이는 이후 상세히 설명될 것이다.
도 4는 도 3에 도시된 고전압 전류 싱크 회로를 보여주는 회로도이다.
도 4를 참조하면, 고전압 전류 싱크 회로(2700)는 소모 전류 검출부(2720), 전류 감산부(2740), 그리고 전류 싱크부(2760)를 포함한다. 소모 전류 검출부(2720)는 PMOS 트랜지스터(2701), 저항기들(2702, 2703), 그리고 비교기(2704)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 비교기(2704)는 저항기들(2702, 2703)에 의해서 분배된 전압(Vdiv)을 기준 전압(Vref)과 비교한다. PMOS 트랜지스터(2701)는 비교기(2704)의 비교 결과에 의해서 제어될 것이다. 만약 프로그램 동작이 개시되면, 프로그램 데이터 비트 수에 따라 셀 전류가 소모될 것이다. 이는 고전압(Vpp)의 감소를 의미한다. 고전압(Vpp)의 감소는 펌프 회로(2500)로부터 추가적인 전류의 공급을 필요로 할 것이다. 추가적인 전류의 공급은 비교기(2704)에 의해서 제어되는 PMOS 트랜지스터(2701)를 통해 행해질 것이다. 여기서, 추가적으로 공급되는 전류는 프로그램 동작시 실질적으로 프로그램되는 메모리 셀들을 통해 소모되는 셀 전류를 나타낼 것이다. 따라서, 소모 전류 검출부(2720)는 소모되는 전류의 양을 검출하고, 검출 결과에 따라 소모되는 전류의 양에 비례하는 검출 전압(Vdet2)을 발생한다.
계속해서 도 4를 참조하면, 전류 감산부(2740)는 PMOS 트랜지스터들(2705, 2707)와 NMOS 트랜지스터(2706)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. NMOS 트랜지스터(2706)는 바이어스 전압(Vbias)에 의해서 제어되며, NMOS 트랜지스터(2706)의 구동 능력은 최대 셀 전류(iMAX)를 흘리기에 충분하게 결정될 것이 다. PMOS 트랜지스터(2705)는 비교기(2704)의 출력 즉, 검출 전압(Vdet2)에 의해서 제어되며, PMOS 트랜지스터(2701)를 통해 흐르는 전류와 동일한 양의 전류(i1)를 감산 노드(2741)로 공급할 것이다. NMOS 트랜지스터(2706)를 통해 최대 셀 전류(iMAX)가 방전되기 때문에, PMOS 트랜지스터(2707)는 최대 셀 전류(iMAX)와 실질적으로 소모되는 셀 전류(i1)의 차(i2)만큼 감산 노드(2741)로 전류를 공급할 것이다. 따라서, 전류 감산부(2740)는 PMOS 트랜지스터(2707)를 통해 흐르는 전류(i2)에 대응하는 싱크 전압(VSINK)을 발생할 것이다. 전류 싱크부(2760)는 PMOS 트랜지스터(2708)와 NMOS 트랜지스터(2709)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 전류 싱크부(2760)는 전류 감산부(2740)의 출력 즉, 싱크 전압(VSINK)에 응답하여 펌프 회로(2500)의 출력(2501)으로부터 전류를 방전시킨다. 전류 싱크부(2760)에 의해서 방전되는 전류의 양은 최대 셀 전류(iMAX)와 실질적으로 소모되는 셀 전류(i1)의 차(i2)에 대응할 것이다.
이하, 본 발명의 제 2 실시예에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
프로그램 동작이 개시되면, 메모리 셀 어레이(2100)에 프로그램될 데이터가 쓰기 버퍼 회로(2400)로 전달될 것이다. 행 선택기 회로(2200)는 행 어드레스에 응답하여 메모리 셀 어레이(2100)의 행들 중 하나를 선택하고, 선택된 행을 워드 라인 전압(예를 들면, 1.2V)으로 구동할 것이다. 열 선택기 회로(2300)는 열 어드레스에 응답하여 메모리 셀 어레이(2100)의 열들을 선택할 것이다. 레귤레이터(2600) 에 의해서 생성된 고전압(Vpp)은 선택된 메모리 셀들의 소오스 라인으로 공급될 것이다. 앞서 언급된 바와 같이, 프로그램 동작시, 비선택된 열들은 열 선택기 회로(2300)를 통해 전원 전압으로 바이어스될 것이다. 열 선택기 회로(2300)에 의해서 선택된 열들은 쓰기 버퍼 회로(2400)에 제공된 데이터에 따라 프로그램 전압(예를 들면, 0V 또는 그 보다 높은 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 구동될 것이다. 이러한 바이어스 조건에 의하면, 소오스 사이드 채널 핫 일렉트론 주입 방식에 따라 선택된 메모리 셀들이 프로그램될 것이다.
이와 동시에, 고전압 전류 싱크 회로(2700)는 고전압(Vpp)의 감소에 의거하여 소모되는 셀 전류를 검출할 것이다. 검출 결과로서, 고전압 전류 싱크 회로(2700)는 검출된 셀 전류에 비례하는 검출 전압(Vdet2)을 발생할 것이다. 전류 감산부(2740)는 검출 전압(Vdet2)에 응답하여 동작하며, 최대 셀 전류(iMAX)로부터 실질적으로 소모되는 셀 전류(i1)를 감산할 것이다. 감산 결과로서, 전류 감산부(2740)는 최대 셀 전류(iMAX)와 실질적으로 소모되는 셀 전류(i1)의 차(i2)에 대응하는 감산 전압(VSINK)을 발생할 것이다. 전류 싱크부(2760)는 전류 감산부(2740)의 출력 즉, 싱크 전압(VSINK)에 응답하여 펌프 회로(2500)의 출력(2501)으로부터 전류를 방전시킨다.
이상의 설명으로부터 알 수 있듯이, 프로그램 금지된 메모리 셀들에 의해서 소모되어야 할 전류를 고전압 전류 싱크 회로(2700)를 통해 소모함으로써 프로그램 데이터 비트들의 수에 관계없이 일정한 전류를 소모하는 것이 가능하다. 따라서, 프로그램 데이터 비트들의 수에 관계없이 일정한 전류가 소모됨에 따라 플래시 메모리 장치에서 어떤 데이터가 프로그램되고 있는 지의 여부를 외부에서 유추하는 것이 불가능하다. 본 발명에 따른 플래시 메모리 장치를 구비한 스마트 카드는 보다 향상된 안정성/보안성을 확보할 수 있다.
도 5는 본 발명의 제 3 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이고, 도 6은 도 5에 도시된 메인 셀 어레이(3100) 및 더미 셀 어레이(3700)를 보여주는 블록도이다.
먼저 도 5를 참조하면, 본 발명의 제 3 실시예에 따른 플래시 메모리 장치(3000)는 메모리 셀 어레이(3100), 행 선택기 회로(3200), 열 선택기 회로(3300), 쓰기 버퍼 회로(3400), 펌프 회로(3500), 그리고 레귤레이터(3600)를 포함할 것이다. 도 5에 있어서, 메모리 셀 어레이(3100), 행 선택기 회로(3200), 열 선택기 회로(3300), 쓰기 버퍼 회로(3400), 펌프 회로(3500), 그리고 레귤레이터(3600)는 도 3에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 5에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 플래시 메모리 장치(3000)는 더미 셀 어레이(3700), 더미 열 선택기 회로(3800), 그리고 더미 쓰기 버퍼 회로(3900)를 더 포함할 것이다. 더미 셀 어레이(3700)는 메인 셀 어레이(3100)와 동일하게 구성될 것이다. 예를 들면, 도 6에 도시된 바와 같이, 더미 셀 어레이(3700)는 메인 셀 어레이(3100)의 행들(워드 라인 및 소오스 라인을 포함함)을 공유하도록 구성되며, 동시에 프로그램되는 메모리 셀들의 수(예를 들면, 32 개)에 대응하는 더미 비트 라인들(DBL0∼DBL31)을 포함할 것이다. 더미 열 선택기 회로(3800)는 프로그램 동작시 더미 비트 라인들(DBL0∼DBL31)을 대응하는 더미 데이터 라인들(DDL0∼DDL31)에 각각 연결하도록 구성될 것이다. 더미 열 선택기 회로(3800)는 더미 비트 라인들(DBL0∼DBL31)과 더미 데이터 라인들(DDL0∼DDL31) 사이에 각각 연결된 스위치들로 구성될 수 있다. 또는, 더미 비트 라인들(DBL0∼DBL31)과 더미 데이터 라인들(DDL0∼DDL31)이 직접 연결되도록 더미 열 선택기 회로(3800)가 제거될 수 있음은 자명하다. 더미 쓰기 버퍼 회로(3900)는 입력 데이터(D0∼D31)의 반전 데이터에 응답하여 더미 비트 라인들(DBL0∼DBL31)을 프로그램 전압(예를 들면, 접지 전압 또는 그 보다 높은 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 구동할 것이다. 버퍼 회로들(3400, 3900)의 각 쓰기 버퍼는 전류 싱크부(420)가 제거되었다는 점을 제외하면 도 2에 도시된 쓰기 버퍼와 실질적으로 동일하게 구성될 것이다.
본 발명의 제 3 실시예에 따른 플래시 메모리 장치(3000)의 경우, 더미 쓰기 버퍼 회로(3900)에는 입력 데이터(D0∼D31)의 반전된 데이터가 제공될 것이다. 예를 들면, 하나의 쓰기 버퍼에 프로그램 데이터 비트가 입력되는 경우, 메인 셀 어레이(3100)의 선택된 메인 셀은 프로그램될 것이다. 이러한 경우, 더미 쓰기 버퍼에는 프로그램 금지 데이터 비트가 제공될 것이다. 이는 더미 셀 어레이(3700)의 선택된 더미 셀이 프로그램 금지됨을 의미한다. 이에 반해서, 하나의 쓰기 버퍼에 프로그램 금지 데이터 비트가 입력되는 경우, 메인 셀 어레이(3100)의 선택된 메인 셀은 프로그램 금지될 것이다. 이러한 경우, 더미 쓰기 버퍼에는 프로그램 데이터 비트가 제공될 것이다. 이는 더미 셀 어레이(3700)의 선택된 더미 셀이 프로그램됨을 의미한다. 따라서, 프로그램 금지된 메인 셀들에 의해서 소모되어야 할 셀 전류는 더미 셀 어레이(3700)를 통해 소모될 것이다. 결과적으로, 입력된 프로그램 데이터 비트들의 수에 관계없이 항상 일정한 셀 전류가 소모될 것이다.
이상의 설명으로부터 알 수 있듯이, 프로그램 데이터 비트들의 수에 관계없이 일정한 전류가 소모됨에 따라 플래시 메모리 장치에서 어떤 데이터가 프로그램되고 있는 지의 여부를 외부에서 유추하는 것이 불가능하다. 본 발명에 따른 플래시 메모리 장치를 구비한 스마트 카드는 보다 향상된 안정성/보안성을 확보할 수 있다.
더미 셀 어레이가 도 6에 도시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 도 7에 도시된 바와 같이, 더미 셀 어레이(3700')는 하나의 행(워드 라인 및 소오스 라인을 포함함)과 복수의, 예를 들면, 32개의 비트 라인들(DBL0∼DBL31)로 배열된 더미 셀들로 구성될 수 있다. 이러한 경우, 더미 셀 어레이(3700')의 워드 라인(DWL) 및 소오스 라인(DSL)은 프로그램 동작에서만 대응하는 전압들로 각각 구동될 것이다. 이러한 점을 제외하면, 더미 셀 어레이(3700'), 더미 열 선택기 회로(3800'), 그리고 더미 쓰기 버퍼 회로(3900')는 도 5에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 8은 본 발명의 예시적인 실시예들에 따른 플래시 메모리 장치를 포함한 스마트 카드를 개략적으로 보여주는 블록도이다.
도 8을 참조하면, 스마트 카드(4000)는 중앙처리장치 또는 마이크로프로세서와 같은 처리 유니트(4100), 외부(예를 들면, 카드 리더기)와의 통신(무선 그리고/및 유선 통신)을 위한 입출력 인터페이스(4200), 데이터 및 프로그램 메모리로서 사용되는 불 휘발성 메모리 장치(4300), 데이터 메모리로서 사용되는 램(4400), 등을 포함할 것이다. 불 휘발성 메모리 장치(4300)는 도 1, 도 3, 도 5, 그리고 도 7 중 어느 하나에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다. 비록 도면에는 도시되지 않았지만, 스마트 카드(4000)에는 암호화 및 복호화 처리 유니트, 에러 정정 유니트, 해킹 방지용 보안 감지 유니트, 메모리 관리 유니트 등이 더 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 프로그램 동작시 소모되는 셀 전류를 일정하게 유지함으로써 어떠한 데이터가 프로그램되고 있는 지의 여부를 외부에서 유추하는 것이 어렵다.

Claims (28)

  1. 행들과 열들로 배열된 메모리 셀들을 갖는 어레이와;
    프로그램 동작시 상기 어레이로 공급되는 고전압을 발생하도록 구성된 고전압 발생 회로와;
    선택된 메모리 셀들에 각각 대응하며, 입력 데이터에 응답하여 상기 선택된 메모리 셀들을 프로그램 전압 또는 프로그램 금지 전압으로 각각 구동하도록 구성된 쓰기 버퍼들과;
    상기 쓰기 버퍼들 각각은 대응하는 입력 데이터가 프로그램 금지 데이터일 때 더미 셀 전류를 소모하도록 구성되며;
    공통 감지 라인을 통해 상기 쓰기 버퍼들에 공통으로 연결되며, 상기 공통 감지 라인을 통해 상기 쓰기 버퍼들로 전류를 상기 더미 셀 전류로서 공급하고 상기 공급된 전류에 비례하는 전압을 출력하는 전류-전압 변환 회로와; 그리고
    상기 전류-전압 변환 회로로부터 출력된 전압에 응답하여 상기 고전압 발생 회로의 출력으로부터 전류를 방전하도록 구성된 전류 싱크 회로를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 쓰기 버퍼들 각각은
    상기 프로그램 동작시 대응하는 입력 데이터에 응답하여 대응하는 메모리 셀 을 구동하도록 구성된 구동부와; 그리고
    상기 프로그램 동작시 상기 대응하는 입력 데이터에 응답하여 상기 공통 감지 라인으로부터 상기 더미 셀 전류를 방전하도록 구성된 전류 싱크부를 포함하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 쓰기 버퍼들 각각의 전류 싱크부를 통해 소모되는 상기 더미 셀 전류는 상기 프로그램 동작시 하나의 메모리 셀을 통해 소모되는 셀 전류에 대응하는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 전류-전압 변환 회로는 상기 선택된 메모리 셀들이 모두 프로그램될 때 소모되는 전류의 양만큼 상기 공통 감지 라인으로 전류를 공급하도록 구성되는 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 선택된 메모리 셀들이 프로그램될 때 소모되는 전류의 양과 상기 쓰기 버퍼들에 의해서 소모되는 더미 셀 전류의 양의 합은 상기 입력 데이터 중 프로그램 데이터 비트들의 수에 관계없이 일정하게 유지되는 플래시 메모리 장치.
  6. 행들과 열들로 배열된 메모리 셀들을 갖는 어레이와; 프로그램 동작시 상기 어레이로 공급되는 고전압을 발생하도록 구성된 고전압 발생 회로와; 그리고 입력 데이터에 응답하여 선택된 메모리 셀들을 프로그램 전압 또는 프로그램 금지 전압으로 각각 구동하도록 구성된 쓰기 버퍼들를 포함하는 플래시 메모리 장치의 프로그램 방법에 있어서:
    입력 데이터에 응답하여 선택된 메모리 셀들을 프로그램 전압 또는 프로그램 금지 전압으로 각각 구동함과 동시에 상기 입력 데이터가 프로그램 금지 데이터일 때 상기 각 쓰기 버퍼를 통해 더미 셀 전류를 소모하는 단계와;
    상기 쓰기 버퍼들에 공통으로 연결된 공통 감지 라인을 통해 상기 더미 셀 전류로서 상기 쓰기 버퍼들로 공급된 전류에 비례하는 전압을 출력하는 단계와; 그리고
    상기 공급된 전류에 비례하는 전압에 응답하여 상기 고전압 발생 회로의 출력으로부터 전류를 방전하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 선택된 메모리 셀들이 프로그램될 때 소모되는 전류의 양과 상기 쓰기 버퍼들에 의해서 소모되는 더미 셀 전류의 양의 합은 상기 입력 데이터 중 프로그램 데이터 비트들의 수에 관계없이 일정하게 유지되는 플래시 메모리 장치의 프로그램 방법.
  8. 행들과 열들로 배열된 메모리 셀들을 갖는 어레이와;
    펌프 전압을 발생하도록 구성된 펌프 회로와;
    상기 펌프 전압을 조정하여 상기 어레이로 공급될 고전압을 발생하는 레귤레이터와; 그리고
    상기 고전압의 감소분에 의거하여 상기 프로그램 동작시 선택된 메모리 셀들에 의해서 소모되는 셀 전류의 양의 검출하고, 상기 검출된 셀 전류와 최대 셀 전류의 차만큼 상기 펌프 회로의 출력으로부터 더미 셀 전류를 방전하도록 구성되는 전류 싱크 회로를 포함하는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 최대 셀 전류는 상기 선택된 메모리 셀들이 모두 프로그램될 때 소모되는 전류의 양에 대응하는 플래시 메모리 장치.
  10. 제 8 항에 있어서,
    상기 전류 싱크 회로는 상기 어레이에 프로그램될 데이터에 관계없이 상기 펌프 회로의 출력으로부터 더미 셀 전류를 방전하도록 구성된 플래시 메모리 장치.
  11. 제 8 항에 있어서,
    상기 전류 싱크 회로는
    상기 고전압의 감소에 응답하여 상기 프로그램 동작시 소모되는 셀 전류의 양을 검출하고 상기 검출 결과에 따라 소모되는 셀 전류의 양에 비례하는 검출 전압을 발생하는 소모 전류 검출부와;
    상기 총 셀 전류의 양으로부터 상기 소모되는 셀 전류의 양을 감산하고 상기 감산된 전류의 양에 비례하는 싱크 전압을 출력하는 전류 감산부와; 그리고
    상기 싱크 전압에 응답하여 상기 펌프 회로의 출력으로부터 상기 더미 셀 전류를 방전하는 전류 싱크부를 포함하는 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 소모 전류 검출부는
    상기 펌프 회로의 출력과 상기 레귤레이터의 출력 사이에 연결된 PMOS 트랜지스터와;
    상기 고전압을 분배하여 분배 전압을 출력하는 전압 분배부와; 그리고
    상기 분배 전압과 기준 전압을 비교하여 상기 검출 전압을 출력하는 비교기를 포함하며, 상기 PMOS 트랜지스터는 상기 검출 전압에 의해서 제어되는 플래시 메모리 장치.
  13. 제 11 항에 있어서,
    상기 전류 감산부는
    상기 펌프 회로의 출력과 감산 노드 사이에 연결되며, 상기 검출 전압에 의 해서 제어되는 제 1 PMOS 트랜지스터와;
    상기 감산 노드와 접지 전압 사이에 연결되며, 바이어스 전압에 의해서 제어되는 제 2 PMOS 트랜지스터와; 그리고
    상기 펌프 회로의 출력과 상기 감산 노드 사이에 연결되며, 상기 싱크 전압으로서 게이트 전압을 출력하는 다이오드-연결된 PMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 PMOS 트랜지스터를 통해 흐르는 전류는 상기 프로그램 동작시 소모되는 셀 전류에 대응하고, 상기 제 2 PMOS 트랜지스터를 통해 흐르는 전류는 상기 선택된 메모리 셀들이 모두 프로그램될 때 소모되는 셀 전류에 대응하는 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 PMOS 트랜지스터를 통해 흐르는 전류와 상기 제 2 PMOS 트랜지스터를 통해 흐르는 전류의 차만큼 상기 다이오드-연결된 PMOS 트랜지스터를 통해 전류가 흐르는 플래시 메모리 장치.
  16. 제 13 항에 있어서,
    상기 전류 싱크부는 상기 펌프 회로의 출력에 연결된 소오스, 다이오드-연결 된 NMOS 트랜지스터를 통해 접지된 드레인, 그리고 상기 싱크 전압을 입력받도록 연결된 게이트를 갖는 PMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  17. 행들과 열들로 배열된 메모리 셀들을 갖는 어레이를 포함하는 플래시 메모리 장치의 프로그램 방법에 있어서:
    펌프 전압을 발생하는 단계와;
    상기 펌프 전압을 조정하여 상기 어레이로 공급될 고전압을 발생하는 단계와;
    상기 고전압의 감소분에 의거하여 상기 프로그램 동작시 선택된 메모리 셀들에 의해서 소모되는 셀 전류의 양의 검출하는 단계와; 그리고
    상기 검출된 셀 전류와 최대 셀 전류의 차만큼 상기 펌프 회로의 출력으로부터 더미 셀 전류를 방전하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  18. 제 17 항에 있어서,
    상기 최대 셀 전류는 상기 선택된 메모리 셀들이 모두 프로그램될 때 소모되는 전류의 양에 대응하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  19. 제 17 항에 있어서,
    상기 더미 셀 전류는 상기 어레이에 프로그램될 데이터에 관계없이 상기 펌프 회로의 출력으로부터 방전되는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  20. 제 17 항에 있어서,
    상기 더미 셀 전류를 방전하는 단계는
    상기 고전압의 감소에 응답하여 상기 프로그램 동작시 소모되는 셀 전류의 양을 검출하고 상기 검출 결과에 따라 소모되는 셀 전류의 양에 비례하는 검출 전압을 발생하는 단계와;
    상기 총 셀 전류의 양으로부터 상기 소모되는 셀 전류의 양을 감산하고 상기 감산된 전류의 양에 비례하는 싱크 전압을 출력하는 단계와; 그리고
    상기 싱크 전압에 응답하여 상기 펌프 회로의 출력으로부터 상기 더미 셀 전류를 방전하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  21. 삭제
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  25. 청구항 1에 기재된 플래시 메모리 장치를 포함한 스마트 카드.
  26. 청구항 8에 기재된 플래시 메모리 장치를 포함한 스마트 카드.
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