TWI693607B - 記憶體系統及記憶體系統的操作方法 - Google Patents

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Abstract

本發明係關於一種記憶體系統及記憶體系統的操作方法，其中複數個記憶體裝置以交錯的方式操作。記憶體系統可包括：複數個記憶體裝置；主機控制器，其適於透過將從主機應用的外部讀取命令以最小讀取尺寸拆分而產生複數個內部讀取命令；以及記憶體控制器，其適於在屬於複數個內部讀取命令且在順序上靠前的內部讀取命令的資訊的檢驗值對複數個記憶體裝置執行讀取操作期間，檢驗屬於複數個內部讀取命令且在順序上靠後的內部讀取命令的資訊。

Description

記憶體系統及記憶體系統的操作方法
本申請主張於2015年12月29日向韓國智慧財產權局提交的申請號為10-2015-0188677的韓國專利申請的優先權，其全部公開內容通過引用併入本文。
示例性實施例係關於半導體設計技術，並且更特別地，係關於能夠執行交錯讀取操作和串列讀取操作二者的記憶體系統及記憶體系統的操作方法。
電腦環境範例已經轉變至可隨時隨地使用的普遍計算系統。由於該事實，諸如行動電話、數位相機和筆記型電腦的可攜式電子裝置的使用已經快速增長。這些可攜式電子裝置通常使用具有記憶體裝置即資料儲存裝置的記憶體系統。資料儲存裝置用作可攜式電子裝置的主記憶體裝置或次要記憶體裝置。
因為使用記憶體裝置的資料儲存裝置不具有移動部件，所以它們提供優良的穩定性、耐久性、高資訊存取速度和低功耗。具有這種優點的資料儲存裝置的示例包括：通用序列匯流排(USB,universal serial bus)記憶體裝置、具有各種介面的儲存卡和固態驅動器(SSD,solid state drives)。
各種實施例係關於能夠執行交錯讀取操作和串列讀取操作二者的記憶體系統及記憶體系統的操作方法。
在實施例中，記憶體系統可包括：複數個記憶體裝置；主機控制器，其適於基於外部讀取命令的請求讀取資料的尺寸和複數個記憶體裝置中的每個的最小讀取尺寸產生複數個內部讀取命令；以及記憶體控制器，其適於在根據與內部讀取命令中的當前內部讀取命令相對應的當前記憶體讀取命令對記憶體裝置的交錯讀取操作期間，基於內部讀取命令中的下一個內部讀取命令產生下一個記憶體讀取命令。
內部讀取命令的數量可取決於外部讀取命令的請求讀取資料的尺寸和最小讀取尺寸。
主機控制器可進一步適於：當請求讀取資料的尺寸大於最小讀取尺寸的預定倍數時，啟用連續檢驗模式，並且當請求讀取資料的尺寸小於最小讀取尺寸的預定倍數時，停用連續檢驗模式。
在啟用的連續檢驗模式下，記憶體控制器可在根據與內部讀取命令中的當前內部讀取命令相對應的當前記憶體讀取命令對記憶體裝置的交錯讀取操作期間，基於內部讀取命令中的下一個內部讀取命令產生下一個記憶體讀取命令。
在停用的連續檢驗模式下，記憶體控制器可進一步適於基於全部內部讀取命令按順序產生全部記憶體讀取命令，然後根據與全部內部讀取命令相對應的按順序產生的記憶體讀取命令對記憶體裝置執行串列讀取操作。
記憶體控制器可進一步適於當根據預定數量的記憶體讀取命令對記憶體裝置的讀取操作不是交錯讀取操作時，停用啟用的連續檢驗模式。
記憶體裝置中的每個記憶體裝置可包括複數個平面，最小讀取尺寸是透過單個讀取操作從平面中的每個讀取的資料的單元尺寸(unit size)。
記憶體控制器可當對平面中的相同平面將執行根據預定數量的記憶體讀取命令的讀取操作時，停用啟用的連續檢驗模式。
在實施例中，一種包括複數個記憶體裝置的記憶體系統的操作方法，該操作方法可包括：基於外部讀取命令的請求讀取資料的尺寸和最小讀取尺寸產生複數個內部讀取命令；以及在根據與內部讀取命令中的當前內部讀取命令相對應的當前記憶體讀取命令對記憶體裝置的交錯讀取操作期間，基於內部讀取命令中的下一個內部讀取命令產生下一個記憶體讀取命令。
內部讀取命令的數量可取決於外部讀取命令的請求讀取資料的尺寸和最小讀取尺寸。
操作方法可進一步包括第一模式設置，其用於：當請求讀取資料的尺寸大於最小讀取尺寸的預定倍數時，啟用連續檢驗模式，並且當請求讀取資料的尺寸小於最小讀取尺寸的預定倍數時，停用連續檢驗模式。
下一個記憶體讀取命令的產生可在啟用的連續檢驗模式下執行。
操作方法可進一步包括在停用的連續檢驗模式下，基於全部內部讀取命令按順序產生全部記憶體讀取命令，然後根據與全部內部讀 取命令相對應的按順序產生的記憶體讀取命令對記憶體裝置執行串列讀取操作。
操作方法可進一步包括當根據預定數量的記憶體讀取命令對記憶體裝置的讀取操作不是交錯讀取操作時，停用啟用的連續檢查模式。
記憶體裝置中的每個記憶體裝置可包括複數個平面，並且最小讀取尺寸可以是透過單個讀取操作從平面中的每個讀取的資料的單元尺寸。
當對平面中的相同平面將執行根據預定數量的記憶體讀取命令的讀取操作時，可執行啟用的連續檢驗模式的停用。
100:資料處理系統
102:主機
110:記憶體系統
130:控制器
132:主機介面
134:處理器
138:錯誤校正碼單元
140:電源管理單元
142:NAND閃速控制器
144:記憶體
150:記憶體裝置
152,154,156:儲存區塊
310:電壓供應區塊
320:讀取/寫入電路
322,324,326:頁面緩衝器
340:串
1342:主機控制器
1344:記憶體控制器
1501:第一記憶體裝置
1502:第二記憶體裝置
5111:襯底
5112:介電材料
5113:柱狀物
5114:表面層
5115:內層
5116:介電層
5117:第一子介電層
5118:第二子介電層
5119:第三子介電層
5211-5213:導電材料
5221-5223:導電材料
5231-5233:導電材料
5241-5243:導電材料
5251-5253:導電材料
5261-5263:導電材料
5271-5273:導電材料
5281-5283:導電材料
5291-5293:導電材料
5311-5314:第二類型摻雜區域
5320:汲極
5331-5333:導電材料
6311:襯底
6312:摻雜材料
6321:第一導電材料
6322:第二導電材料
6323:第三導電材料
6324:第四導電材料
6325:第五導電材料
6326:第六導電材料
6327:第七導電材料
6328:第八導電材料
6340:汲極
6351:第一上部導電材料
6352:第二上部導電材料
6361:內部材料
6362:中間層
6363:表面層
DP:下部柱狀物
PG:管閘
TS:電晶體結構
UP:上部柱狀物
DMC:虛擬記憶體單元
GST:接地選擇電晶體
S10,S20,S30,S40:步驟
S50,S60,S70,S80:步驟
SST:源極選擇電晶體
ST1:第一串
ST2:第二串
MC1:第一記憶體單元
MC2:第二記憶體單元
MC3:第三記憶體單元
MC4:第四記憶體單元
MC5:第五記憶體單元
MC6:第六記憶體單元
NS11,NS21,NS31:NAND串
NS12,NS22,NS32:NAND串
NS13,NS23,NS33:NAND串
〔圖1〕是示出根據本發明的實施例的包括記憶體系統的資料處理系統的圖。
〔圖2〕是示出根據本發明的實施例的在圖1中示出的記憶體系統中採用的記憶體裝置的圖。
〔圖3〕是示出根據本發明的實施例的記憶體裝置中的儲存區塊的電路圖。
〔圖4-圖11〕是示意性地示出在圖2中示出的記憶體裝置的各個方面的圖。
〔圖12〕是示出根據本發明的實施例的圖1的記憶體系統的方塊圖。
〔圖13〕是示出根據本發明的實施例的在圖12中示出的處理器的操作的圖。
〔圖14〕是示出根據本發明的實施例的在圖12中示出的主機控制器的操作的圖。
〔圖15〕是示出根據本發明的實施例的在圖12中示出的記憶體控制器的操作的圖。
為充分瞭解本發明之目的、特徵及功效，茲藉由下述具體之實施例，並配合所附之圖式，對本發明做一詳細說明，說明如下：以下將參照附圖更詳細地描述各個實施例。然而，本發明可以不同形式體現，並且不應被理解為限於本文闡述的實施例。而是，提供這些實施例使得本公開將是徹底且完全的，並且將向本領域技術人員完全傳達本發明。在整個公開中，相同的參考數字在整個本發明的各個附圖和實施例中表示相同的部件。
將理解的是，雖然術語“第一”、“第二”、“第三”等可在本文使用以描述各種元件，但是這些元件不受這些術語限制。使用這些術語來將一個元件與另一元件區分。因此，下面描述的第一元件在不脫離本發明的精神和範圍的情況下也可被稱為第二元件或第三元件。
附圖不一定按比例繪製，在一些情況下，為了清楚地示出實施例的特徵，可能已經誇大了比例。
將進一步理解的是，當一個元件被稱為“連接至”或“聯接至”另一元件時，它可以直接在其它元件上、連接至或聯接至其它元件，或可存在一個或複數個中間元件。另外，也將理解的是，當元件被稱為在兩個元件“之間”時，兩個元件之間可以僅有一個元件或也可存在一個或複數個中間元件。
本文使用的術語的目的僅是描述特定實施例而不旨在限制本發明。如本文使用的單數形式也旨在包括複數形式，除非上下文另有清楚地說明。將進一步理解的是，當在該說明書中使用術語“包括”、“包括有”、“包含”和“包含有”時，它們指定闡述的元件的存在而不排除一個或複數個其它元件的存在或增加。如本文使用的術語“和/或”包括一個或複數個相關的所列專案的任何一個和所有組合。
除非另有限定，否則本文所使用的包括技術術語和科學術語的所有術語具有與本發明所屬領域中普通技術人員通常理解的含義相同的含義。將進一步理解的是，諸如在常用詞典中限定的那些術語的術語應被理解為具有與它們在相關領域的上下文中的含義一致的含義並且將不以理想化或過於正式的意義來解釋，除非本文如此明確地限定。
在下列描述中，為了提供本發明的徹底理解，闡述了許多具體細節。本發明可在沒有一些或全部這些具體細節的情況下被實踐。在其它情況下，為了不使本發明不必要模糊，未詳細地描述公知的過程結構和/或過程。
也注意的是，在一些實例中，對相關領域的技術人員顯而易見的是，結合一個實施例描述的特徵或元件可單獨使用或與另一實施例的其它特徵或元件結合使用，除非另有明確說明。
在下文中，將參照附圖詳細地描述本發明的各個實施例。
現在參照圖1，提供根據本發明的實施例的資料處理系統。
根據圖1的實施例，資料處理系統100可包括：主機102和記憶體系統110。
主機102可包括：諸如行動電話、MP3播放機和筆記型電腦的可攜式電子裝置或諸如桌上型電腦、遊戲機、電視和投影儀的電子裝置。
記憶體系統110可回應於來自主機102的請求操作。例如，記憶體系統110可儲存待由主機102存取的資料。記憶體系統110可用作主機102的主記憶體系統或次要存放裝置系統。根據待與主機102電連接的主機介面的協定，記憶體系統110可利用各種儲存裝置中的任意一種來實施。記憶體系統110可利用諸如固態驅動器(SSD)、多媒體卡(MMC,multimedia card)、嵌入式MMC(eMMC,embedded MMC)、尺寸減小的MMC(RS-MMC,reduced size MMC)和微型-MMC、安全數位(SD,secure digital)卡、迷你-SD和微型-SD、通用序列匯流排(USB)儲存裝置、通用閃速儲存(UFS,universal flash storage)裝置、標準快閃記憶體(CF,compact flash)卡、智慧媒體(SM,smart media)卡、記憶棒等的各種儲存裝置中的任意一種來實施。
用於記憶體系統110的儲存裝置可利用諸如動態隨機存取記憶體(DRAM,dynamic random access memory)和靜態隨機存取記憶體(SRAM,static random access memory)的揮發性記憶體裝置或諸如唯讀記憶體(ROM,read only memory)、光罩ROM(MROM,mask ROM)、可程式設計ROM(PROM,programmable ROM)、可擦除可程式設計ROM(EPROM,erasable programmable ROM)、電可擦除可程式設計ROM(EEPROM,electrically erasable programmable ROM)、鐵電隨機存取記憶體(FRAM,ferroelectric RAM)、相變RAM(PRAM,phase change RAM)、磁阻RAM(MRAM,magnetic RAM)以及電阻式RAM(RRAM,resistive RAM)的非揮發性記憶體裝置來實施。
記憶體系統110可包括用於儲存待由主機102存取的資料的記憶體裝置150以及用於控制資料在記憶體裝置150中的儲存的控制器130。
控制器130和記憶體裝置150可被集成至一個半導體裝置中。例如，控制器130和記憶體裝置150可被集成至被配置為固態驅動器(SSD)的一個半導體裝置中。當記憶體系統110用作SSD時，可顯著增大與記憶體系統110電連接的主機102的操作速度。
控制器130和記憶體裝置150可被集成至被配置為諸如國際個人電腦記憶卡協會(PCMCIA,Personal Computer Memory Card International Association)卡、標準快閃記憶體(CF)卡、智慧媒體(SM)卡(SMC)、記憶棒、多媒體卡(MMC)、RS-MMC和微型-MMC、安全數位(SD)卡、迷你-SD、微型-SD和SDHC以及通用閃速儲存(UFS)裝置的儲存卡的一個半導體裝置中。
對於另一個實例，記憶體系統110可配置電腦、超移動PC(UMPC,ultra-mobile PC)、工作站、上網本、個人數位助理(PDA,personal digital assistant)、可攜式電腦、網路平板、平板電腦、無線電話、行動電話、智慧型電話、電子書、可攜式多媒體播放機(PMP,portable multimedia player)、可攜式遊戲機、導航裝置、黑盒子、數位相機、數位多媒體廣播(DMB,digital multimedia broadcasting)播放機、三維(3D,three-dimensional)電視、智慧電視、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位視訊記錄器、數位視訊播放機、配置資料中心的記憶體、能夠在無線環境下傳輸和接收資訊的裝置、配置家用網路的各種電 子裝置之一、配置電腦網路的各種電子裝置之一、配置遠端資訊處理的各種電子裝置之一、RFID裝置或配置計算系統的各種組成元件之一。
記憶體系統110的記憶體裝置150可當中斷電源時保留儲存的資料。記憶體裝置150可在寫入操作期間儲存由主機102提供的資料。記憶體裝置150可在讀取操作期間將儲存的資料提供至主機102。
記憶體裝置150可包括：複數個儲存區塊152、154和156。儲存區塊152、154和156中的每個可包括複數個頁面。頁面中的每個可包括複數個記憶體單元，其中複數個字線(WL)電連接至複數個記憶體單元。記憶體裝置150可以是非揮發性記憶體裝置，例如閃速記憶體。閃速記憶體可具有三維(3D)堆疊結構。隨後將參照圖2-圖11詳細地描述記憶體裝置150的結構和記憶體裝置150的三維(3D)堆疊結構。
記憶體系統110的控制器130可回應於來自主機102的請求控制記憶體裝置150。控制器130可將從記憶體裝置150讀取的資料提供至主機102並且將從主機120提供的資料儲存到記憶體裝置150中。為此，控制器130可控制記憶體裝置150的諸如讀取、寫入、程式設計和擦除操作的全部操作。
例如，根據圖1的實施例，控制器130可包括：主機介面132、處理器134、錯誤校正碼(ECC,error correction code)單元138、電源管理單元(PMU,power management unit)140、NAND閃速控制器(NFC,NAND flash controller)142和記憶體144。
主機介面132可處理從主機102提供的命令和資料並且可透過諸如以下的各種介面協定中的至少一種與主機102通信：通用序列匯流排(USB)、多媒體卡(MMC)、周邊元件連接快遞(PCI-E,peripheral component interconnect-express)、串列SCSI(SAS,serial attached SCSI)、串列高級技術附件(SATA,serial advanced technology attachment)、並行高級技術附件(PATA,parallel advanced technology attachment)、小型電腦系統介面(SCSI,small computer system interface)、增強型小型磁片介面(ESDI,enhanced small disk interface)以及集成驅動電路(IDE,integrated drive electronics)。
ECC單元138可在讀取操作期間檢測和校正從記憶體裝置150讀取的資料中的錯誤。當錯誤位元的數量大於或等於可校正錯誤位元的閾值數量時，ECC單元138可不校正錯誤位元，並且可輸出指示校正錯誤位元失敗的錯誤校正失敗信號。
ECC單元138可基於諸如低密度同位(LDPC,low density parity check)碼、博斯-查德胡裡-霍昆格姆(BCH,Bose-Chaudhuri-Hocquenghem)碼、turbo碼、裡德-所羅門(RS,Reed-Solomon)碼、卷積碼、遞迴系統碼(RSC,recursive systematic code)、格形編碼調製(TCM,trellis-coded modulation)、分組編碼調製(BCM,Block coded modulation)等的編碼調製執行錯誤校正操作。ECC單元138可包括：用於錯誤校正操作的所有電路、系統或裝置。
PMU 140可提供和管理用於控制器130的電源，即用於在控制器130中包括的組成元件的電源。
NFC 142可用作控制器130和記憶體裝置150之間的記憶體介面以允許控制器130回應於來自主機102的請求來控制記憶體裝置150。當記憶體裝置150是閃速記憶體時，特別是當記憶體裝置150是NAND閃速記憶體時， NFC 142可在處理器134的控制下產生用於記憶體裝置150的控制信號並且處理資料。
記憶體144可用作記憶體系統110和控制器130的工作記憶體並且儲存用於驅動記憶體系統110和控制器130的資料。控制器130可回應於來自主機102的請求控制記憶體裝置150。例如，控制器130可將從記憶體裝置150讀取的資料提供至主機102並且將從主機102提供的資料儲存在記憶體裝置150中。當控制器130控制記憶體裝置150的操作時，記憶體144可儲存控制器130和記憶體裝置150用於操作諸如讀取、寫入、程式設計和擦除操作的資料。
記憶體144可利用揮發性記憶體來實施。例如，記憶體144可利用靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)來實施。如上所述，記憶體144可儲存主機102和記憶體裝置150用於讀取和寫入操作的資料。為了儲存資料，記憶體144可包括：程式記憶體、資料記憶體、寫入緩衝器、讀取緩衝器和映射緩衝器等。
處理器134可控制記憶體系統110的一般操作。處理器134可回應於從主機102接收的寫入請求或讀取請求控制用於記憶體裝置150的寫入操作或讀取操作。處理器134可驅動也被稱作快閃記憶體轉換層(FTL,flash translation layer)的固件以控制記憶體系統110的一般操作。例如，處理器134可利用微處理器或中央處理單元(CPU)來實施。
管理單元(未示出)可被包括在處理器134中並且可執行記憶體裝置150的壞區塊管理。管理單元可發現在記憶體裝置150中包括的壞儲存區塊，即對進一步使用處於令人不滿意條件的儲存區塊並且對壞儲存區塊執行壞區塊管理。當記憶體裝置150是閃速記憶體例如NAND閃速記憶體時，由於 NAND邏輯功能的特性，在寫入操作期間，例如在程式設計操作期間，可發生程式設計失敗。在壞區塊管理期間，程式設計失敗的儲存區塊或壞儲存區塊的資料可被程式設計至新的儲存區塊。並且，由於程式設計失敗產生的壞區塊使具有3D堆疊結構的記憶體裝置150的利用效率和記憶體系統110的可靠性嚴重惡化，從而需要可靠的壞區塊管理。
圖2是示出根據本發明的實施例的在圖1中示出的記憶體裝置150的示意圖。
根據圖2的實施例，記憶體裝置150可包括複數個儲存區塊，例如，第零區塊至第(N-1)區塊210-240。複數個儲存區塊210-240中的每個可包括複數個頁面，例如2M個頁面(2M頁面)。儲存區塊和頁面的數量可基於設計變化。複數個頁面中的每個可包括複數個記憶體單元，其中複數個字線可電連接至複數個記憶體單元。
並且，根據每個記憶體單元中可儲存或表達的位元的數量，記憶體裝置150可包括複數個儲存區塊，例如單層單元(SLC,single level cell)儲存區塊和多層單元(MLC,multi-level cell)儲存區塊。SLC儲存區塊可包括利用記憶體單元實施的複數個頁面，其中每個記憶體單元能夠儲存1位元資料。MLC儲存區塊可包括利用記憶體單元實施的複數個頁面，其中每個記憶體單元能夠儲存多位元數據，例如兩位元資料或更多位數據。包括利用每個能夠儲存3位元資料的記憶體單元實施的複數個頁面的MLC儲存區塊還可被稱作三層單元(TLC,triple level cell)儲存區塊。
複數個儲存區塊210-240中的每個可在寫入操作期間儲存從主機102提供的資料。複數個儲存區塊210-240中的每個可在讀取操作期間將儲存的資料提供至主機102。
圖3是示出根據本發明的實施例的在圖1中示出的複數個儲存區塊152-156中的一個的電路圖。
根據圖3的實施例，記憶體裝置150的儲存區塊152可包括分別電連接至位線BL0至BLm-1的複數個串340。每一列的串340可包括至少一個汲極選擇電晶體(DST,drain select transistor)和至少一個源極選擇電晶體(SST,source select transistor)。複數個記憶體單元或複數個記憶體單元電晶體MC0至MCn-1可串聯地電連接在選擇電晶體DST和SST之間。各個記憶體單元MC0至MCn-1可由多層單元(MLC)配置，每個多層單元儲存複數個位的資料資訊。串340可分別電連接至相應的位線BL0至BLm-1。作為參考，在圖3中，“DSL(drain select line)”表示汲極選擇線，“SSL”表示源極選擇線並且“CSL(common source line)”表示公共源極線。
雖然圖3示出作為示例的由NAND閃速記憶體單元配置的儲存區塊152，但是要注意的是，根據實施例的記憶體裝置150的儲存區塊152不限於NAND閃速記憶體，並且可透過NOR閃速記憶體、其中組合至少兩種記憶體單元的混合閃速記憶體或其中控制器內置於記憶體晶片的1-NAND閃速記憶體實現。半導體裝置的操作特性不僅可應用於其中電荷儲存層透過導電浮閘極配置的閃速記憶體裝置而且可應用於其中電荷儲存層透過介電層配置的電荷擷取快閃記憶體(CTF,charge trap flash)。
記憶體裝置150的電壓供應區塊310可提供字線電壓例如程式設計電壓、讀取電壓和過電壓以根據操作模式被供應給各個字線，電壓被供應給區塊材，該區塊材例如其中形成有記憶體單元的阱區。電壓供應區塊310可在控制電路(未示出)的控制下執行電壓產生操作。電壓供應區塊310可產生複數個可變讀取電壓以產生複數個讀取資料、在控制電路的控制下選擇儲存區塊或記憶體單元陣列的磁區中的一個、選擇被選擇的儲存區塊的字線中的一個並且將字線電壓提供至選擇的字線和未選擇的字線。
記憶體裝置150的讀取/寫入電路320可透過控制電路控制並且可根據操作模式用作傳感放大器或寫入驅動器。在驗證/標準讀取操作期間，讀取/寫入電路320可用作用於從記憶體單元陣列讀取資料的傳感放大器。並且，在程式設計操作期間，讀取/寫入電路320可用作根據待在記憶體單元陣列中儲存的資料驅動位元線的寫入驅動器。讀取/寫入電路320可在程式設計操作期間，從緩衝器(未示出)接收待被寫入記憶體單元陣列中的資料，並且可根據輸入的資料驅動位元線。為此，讀取/寫入電路320可包括分別與列(或位線)或列對(或位線對)對應的複數個頁面緩衝器322、324和326，頁面緩衝器322、324和326中的每個中可包括複數個鎖存器(未示出)。
圖4-圖11是示出在圖1中示出的記憶體裝置150的示意圖。
圖4是說明在圖1中示出的記憶體裝置150的複數個儲存區塊152-156的示例的方塊圖。
根據圖4的實施例，記憶體裝置150可包括複數個儲存區塊BLK0至BLKN-1，儲存區塊BLK0至BLKN-1中的每個可以三維(3D)結構或垂直結 構實現。各個儲存區塊BLK0至BLKN-1可包括在第一方向至第三方向例如x軸方向、y軸方向和z軸方向上延伸的結構。
各個儲存區塊BLK0至BLKN-1可包括在第二方向上延伸的複數個NAND串NS。複數個NAND串NS可被設置在第一方向和第三方向上。每個NAND串NS可被電連接至位線BL(bit line)、至少一個源極選擇線SSL、至少一個接地選擇線GSL、複數個字線WL、至少一個虛擬字線DWL(dummy word line)和公共源極線CSL。即，各個儲存區塊BLK0至BLKN-1可被電連接至複數個位線BL、複數個源極選擇線SSL、複數個接地選擇線GSL、複數個字線WL、複數個虛擬字線DWL和複數個公共源極線CSL。
圖5是在圖4中示出的複數個儲存區塊BLK0至BLKN-1中的一個儲存區塊BLKi的立體圖。圖6是在圖5中示出的儲存區塊BLKi沿線I-I’截取的剖視圖。
根據圖5和圖6的實施例，記憶體裝置150的複數個儲存區塊中的儲存區塊BLKi可包括在第一方向至第三方向上延伸的結構。
可設置襯底5111。襯底5111可包括摻雜有第一類型雜質的矽材料。襯底5111可以包括摻雜有p-型雜質的矽材料或可以是p-型阱，例如，袋狀(pocket)p-型阱，並且可包括包圍p-型阱的n-型阱。雖然假設襯底5111是p-型矽，但是要注意的是，襯底5111不限於是p-型矽。
在第一方向上延伸的複數個摻雜區域5311-5314可被設置在襯底5111上方。複數個摻雜區域5311-5314可包含與襯底5111不同的第二類型雜質。複數個摻雜區域5311-5314可摻雜有n-型雜質。雖然在本文假設第一摻雜區域 5311至第四摻雜區域5314是n-型，但是要注意的是，第一摻雜區域5311至第四摻雜區域5314不限於是n-型。
在襯底5111上方、在第一摻雜區域5311和第二摻雜區域5312之間的區域中，在第一方向上延伸的複數個介電材料5112可在第二方向上順序地設置。介電材料5112和襯底5111可在第二方向上彼此隔開預定距離。介電材料5112可在第二方向上彼此隔開預定距離。介電材料5112可包括諸如二氧化矽的介電材料。
在襯底5111上方、在第一摻雜區域5311和第二摻雜區域5312之間的區域中，可設置在第一方向上順序地設置並且在第二方向上穿過介電材料5112的複數個柱狀物5113。複數個柱狀物5113可分別穿過介電材料5112並且可與襯底5111電連接。每個柱狀物5113可透過多種材料配置。每個柱狀物5113的表面層5114可包括摻雜有第一類型雜質的矽材料。每個柱狀物5113的表面層5114可包括摻雜有與襯底5111相同類型雜質的矽材料。雖然本文假設每個柱狀物5113的表面層5114可包括p-型矽，但是每個柱狀物5113的表面層5114不限於是p-型矽。
每個柱狀物5113的內層5115可由介電材料形成。每個柱狀物5113的內層5115可被諸如二氧化矽的介電材料填充。
在第一摻雜區域5311和第二摻雜區域5312之間的區域中，介電層5116可沿著介電材料5112、柱狀物5113和襯底5111的暴露表面設置。介電層5116的厚度可小於介電材料5112之間的距離的一半。換言之，其中可設置不同於介電材料5112和介電層5116的材料的區域可被設置在(i)在介電材料5112的第一介電材料的底表面上方設置的介電層5116和(ii)在介電材料5112的第二 介電材料的頂表面上方設置的介電層5116之間。介電材料5112位於第一介電材料下方。
在第一摻雜區域5311和第二摻雜區域5312之間的區域中，導電材料5211-5291可被設置在介電層5116的暴露表面上方。在第一方向上延伸的導電材料5211可被設置在與襯底5111鄰近的介電材料5112和襯底5111之間。特別地，在第一方向上延伸的導電材料5211可被設置在(i)在襯底5111上方設置的介電層5116和(ii)在與襯底5111鄰近的介電材料5112的底表面上方設置的介電層5116之間。
在第一方向上延伸的導電材料可被設置在(i)在介電材料5112中的一個的頂表面上方設置的介電層5116和(ii)在介電材料5112的另一個介電材料的底表面上方設置的介電層5116之間，其中介電材料5112的另一個介電材料設置在特定介電材料5112上方。在第一方向上延伸的導電材料5221-5281可被設置在介電材料5112之間。在第一方向上延伸的導電材料5291可被設置在最上方的介電材料5112上方。在第一方向上延伸的導電材料5211-5291可以是金屬材料。在第一方向上延伸的導電材料5211-5291可以是諸如多晶矽的導電材料。
在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可設置與在第一摻雜區域5311和第二摻雜區域5312之間的結構相同的結構。例如，在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可設置在第一方向上延伸的複數個介電材料5112、順序設置在第一方向上並且在第二方向上穿過複數個介電材料5112的複數個柱狀物5113、在複數個介電材料5112和複數個柱狀物5113的暴露表面上方設置的介電層5116和在第一方向上延伸的複數個導電材料5212-5292。
在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可設置與在第一摻雜區域5311和第二摻雜區域5312之間的結構相同的結構。例如，在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可設置在第一方向上延伸的複數個介電材料5112、順序設置在第一方向上並且在第二方向上穿過複數個介電材料5112的複數個柱狀物5113、在複數個介電材料5112和複數個柱狀物5113的暴露表面上方設置的介電層5116和在第一方向上延伸的複數個導電材料5213-5293。
汲極5320可分別設置在複數個柱狀物5113上方。汲極5320可以是摻雜有第二類型雜質的矽材料。汲極5320可以是摻雜有n-型雜質的矽材料。雖然為了方便起見，假設汲極5320包括n-型矽，但要注意的是，汲極5320不限於是n-型矽。例如，每個汲極5320的寬度可大於每個對應柱狀物5113的寬度。每個汲極5320可以焊盤的形狀設置在每個對應柱狀物5113的頂表面上方。
在第三方向上延伸的導電材料5331-5333可被設置在汲極5320上方。導電材料5331-5333可在第一方向上順序設置。各個導電材料5331-5333可與相應區域的汲極5320電連接。汲極5320和在第三方向上延伸的導電材料5331-5333可透過接觸插塞電連接。在第三方向上延伸的導電材料5331-5333可以是金屬材料。在第三方向上延伸的導電材料5331-5333可以是諸如多晶矽的導電材料。
在圖5和圖6中，各個柱狀物5113可與介電層5116和在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293一起形成串。各個柱狀物5113可與介電層5116和在第一方向上延伸的導電材料5211-5291、5212-5292和 5213-5293一起形成NAND串NS。每個NAND串NS可包括複數個電晶體結構TS。
圖7是在圖6中示出的電晶體結構TS的剖視圖。
根據圖7的實施例，在圖6中所示的電晶體結構TS中，介電層5116可包括第一子介電層5117到第三子介電層5119。
每個柱狀物5113中的p-型矽的表面層5114可用作主體。與柱狀物5113鄰近的第一子介電層5117可用作隧穿介電層並且可包括熱氧化層。
第二子介電層5118可用作電荷儲存層。第二子介電層5118可用作電荷捕捉層並且可包括：氮化物層或諸如氧化鋁層、氧化鉿層等金屬氧化物層。
與導電材料5233鄰近的第三子介電層5119可用作阻斷介電層。與在第一方向上延伸的導電材料5233鄰近的第三子介電層5119可形成為單層或多層。第三子介電層5119可以是諸如氧化鋁層、氧化鉿層等具有大於第一子介電層5117和第二子介電層5118的介電常數的高k介電層。
導電材料5233可用作閘或控制閘。即，導電材料5233、第三子介電層5119、第二子介電層5118、第一子介電層5117和表面層5114可以形成電晶體或記憶體單元電晶體結構。例如，第一子介電層5117至第三子介電層5119可形成氧化物-氮化物-氧化物(ONO,oxide-nitride-oxide)結構。在實施例中，為了方便起見，柱狀物5113的每個中的p-型矽的表面層5114將被稱為第二方向上的主體。
儲存區塊BLKi可包括複數個柱狀物5113。即，儲存區塊BLKi可包括複數個NAND串NS。詳細地，儲存區塊BLKi可包括在第二方向或垂直於襯底5111的方向上延伸的複數個NAND串NS。
每個NAND串NS可包括在第二方向上設置的複數個電晶體結構TS。每個NAND串NS的複數個電晶體結構TS中的至少一個可用作串源極電晶體SST。每個NAND串NS的複數個電晶體結構TS中的至少一個可用作接地選擇電晶體GST(ground select transistor)。
閘或控制閘可與在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293對應。換言之，閘或控制閘可在第一方向上延伸並且形成字線以及至少一個源極選擇線SSL和至少一個接地選擇線GSL至少兩個選擇線。
在第三方向上延伸的導電材料5331-5333可被電連接至NAND串NS的一端。在第三方向上延伸的導電材料5331-5333可用作位線BL。即，在一個儲存區塊BLKi中，複數個NAND串NS可被電連接至一個位線BL。
在第一方向上延伸的第二類型摻雜區域5311-5314可被設置至NAND串NS的其它端。在第一方向上延伸的第二類型摻雜區域5311-5314可用作公共源極線CSL。
即，儲存區塊BLKi可包括在垂直於襯底5111的方向例如第二方向上延伸的複數個NAND串NS並且可用作例如電荷捕捉型記憶體的NAND閃速儲存區塊，在NAND閃速儲存區塊中，複數個NAND串NS被電連接至一個位線BL。
雖然圖5-圖7示出在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293按9層設置，但是要注意的是，在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293不限於按9層設置。例如，在第一方向上延伸的導電材料可以8層、16層或任意多層設置。即，在一個NAND串NS中，電晶體的數量可以是8、16或更多。
雖然圖5-圖7示出3個NAND串NS被電連接至一個位線BL，但是要注意的是，本實施例不限於具有被電連接至一個位線BL的3個NAND串NS。在儲存區塊BLKi中，m個NAND串NS可被電連接至一個位線BL，m為正整數。根據被電連接至一個位線BL的NAND串NS的數量，同樣可控制在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293的數量和公共源極線5311-5314的數量。
進一步地，雖然圖5-圖7示出3個NAND串NS被電連接至在第一方向上延伸的一個導電材料，但是要注意的是，本實施例不限於具有被電連接至在第一方向上延伸的一個導電材料的3個NAND串NS。例如，n個NAND串NS可被電連接至在第一方向上延伸的一個導電材料，n為正整數。根據被電連接至在第一方向上延伸的一個導電材料的NAND串NS的數量，同樣可控制導電材料5331-5333的數量。
圖8是示出參照圖5-圖7描述的具有第一結構的儲存區塊BLKi的等效電路圖。
根據圖8的實施例，在具有第一結構的區塊BLKi中，NAND串NS11-NS31可被設置在第一位線BL1和公共源極線CSL之間。第一位線BL1可與圖5和圖6中的在第三方向上延伸的導電材料5331對應。NAND串NS12-NS32可 被設置在第二位線BL2和公共源極線CSL之間。第二位線BL2可與圖5和圖6中的在第三方向上延伸的導電材料5332對應。NAND串NS13-NS33可被設置在第三位線BL3和公共源極線CSL之間。第三位線BL3可與圖5和圖6中的在第三方向上延伸的導電材料5333對應。
每個NAND串NS的源極選擇電晶體SST可被電連接至相應的位線BL。每個NAND串NS的接地選擇電晶體GST可被電連接至公共源極線CSL。記憶體單元MC(memory cells)可被設置在每個NAND串NS的源極選擇電晶體SST和接地選擇電晶體GST之間。
在該示例中，NAND串NS可由行單元和列單元限定，並且電連接至一個位線的NAND串NS可形成一列。電連接至第一位線BL1的NAND串NS11-NS31可對應於第一列，電連接至第二位線BL2的NAND串NS12-NS32可對應於第二列，並且電連接至第三位線BL3的NAND串NS13-NS33可對應於第三列。電連接至一個源極選擇線SSL的NAND串NS可形成一行。電連接至第一源極選擇線SSL1的NAND串NS11-NS13可形成第一行，電連接至第二源極選擇線SSL2的NAND串NS21-NS23可形成第二行，並且電連接至第三源極選擇線SSL3的NAND串NS31-NS33可形成第三行。
在每個NAND串NS中，可定義高度。在每個NAND串NS中，與接地選擇電晶體GST鄰近的記憶體單元MC1的高度可具有值“1”。在每個NAND串NS中，當從襯底5111測量時，記憶體單元的高度可隨記憶體單元接近源極選擇線SSL而增加。在每個NAND串NS中，與源極選擇電晶體SST鄰近的記憶體單元MC6的高度可以是7。
在相同行中的NAND串NS的源極選擇電晶體SST可共用源極選擇線SSL。在不同行中的NAND串NS的源極選擇電晶體SST可分別電連接至不同的源極選擇線SSL1、SSL2和SSL3。
在相同行中的NAND串NS中相同高度處的記憶體單元可共用字線WL。即，在相同高度處，電連接至不同行中的NAND串NS的記憶體單元MC的字線WL可電連接。在相同行的NAND串NS中相同高度處的虛擬記憶體單元DMC可共用虛擬字線DWL。也就是說，在相同高度或水準處，電連接至不同行中的NAND串NS的虛擬記憶體單元DMC的虛擬字線DWL可被電連接。
位於相同水準或高度或層處的字線WL或虛擬字線DWL可設置在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293的層處彼此電連接。在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293可透過接觸部共同電連接至上層。在上層處，在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293可電連接。換言之，在相同行中的NAND串NS的接地選擇電晶體GST可共用接地選擇線GSL。進一步地，在不同行中的NAND串NS的接地選擇電晶體GST可共用接地選擇線GSL。即，NAND串NS11-NS13、NS21-NS23和NS31-NS33可電連接至接地選擇線GSL。
公共源極線CSL可被電連接至NAND串NS。在有源區域上方和襯底5111上方，可電連接第一摻雜區域5311至第四摻雜區域5314。第一摻雜區域5311至第四摻雜區域5314可透過接觸部被電連接至上層並且在上層處，可電連接第一摻雜區域5311至第四摻雜區域5314。
也就是說，如圖8所示，可電連接相同高度或水準的字線WL。因此，當在特定高度處的字線WL被選擇時，被電連接至該字線WL的全部 NAND串NS可被選擇。不同行中的NAND串NS可被電連接至不同的源極選擇線SSL。因此，在電連接至相同字線WL的NAND串NS中，透過選擇源極選擇線SSL1-SSL3中的一個，未選擇的行中的NAND串NS可與位線BL1-BL3電隔離。換言之，透過選擇源極選擇線SSL1-SSL3中的一個，NAND串NS的行可以被選擇。此外，透過選擇位線BL1-BL3中的一個，在被選擇的行中的NAND串NS可以在列的單元中被選擇。
在每個NAND串NS中，可設置虛擬記憶體單元DMC。在圖8中，虛擬記憶體單元DMC可被設置在每個NAND串NS中的第三記憶體單元MC3和第四記憶體單元MC4之間。即，第一記憶體單元MC1至第三記憶體單元MC3可被設置在虛擬記憶體單元DMC和接地選擇電晶體GST之間。第四至第六記憶體單元MC4-MC6可被設置在虛擬記憶體單元DMC和源極選擇電晶體SST之間。每個NAND串NS的記憶體單元MC可透過虛擬記憶體單元DMC被劃分成記憶體單元組。在劃分的記憶體單元組中，與接地選擇電晶體GST鄰近的記憶體單元例如MC1-MC3可被稱為下部記憶體單元組，並且與串選擇電晶體SST鄰近的記憶體單元例如MC4-MC6可被稱為上部記憶體單元組。
在下文中，將參照圖9至圖11做出詳細說明，圖9至圖11示出根據利用不同於第一結構的三維(3D)非揮發性記憶體裝置來實施的實施例的記憶體系統中的記憶體裝置。
圖9為圖示地示出利用不同於上文參照圖5至圖8描述的第一結構的三維(3D)非揮發性記憶體裝置來實施的記憶體裝置且示出圖4的複數個儲存區塊的儲存區塊BLKj的立體圖。圖10是說明沿圖9的線VII-VII’截取的儲存區塊BLKj的剖視圖。
根據圖9-圖10的實施例，圖1的記憶體裝置150的複數個儲存區塊中的儲存區塊BLKj可包括在第一方向至第三方向上延伸的結構。
可設置襯底6311。例如，襯底6311可包括摻雜有第一類型雜質的矽材料。例如，襯底6311可包括摻雜有p-型雜質的矽材料或可以是p-型阱例如袋狀p-阱並且包括包圍p-型阱的n-型阱。雖然在該實施例中，為方便起見，假設襯底6311是p-型矽，但是要注意的是，襯底6311不限於是p-型矽。
在x軸方向和y軸方向上延伸的第一導電材料6321至第四導電材料6324被設置在襯底6311上方。第一導電材料6321至第四導電材料6324可在z軸方向上隔開預定距離。
在x軸方向和y軸方向上延伸的第五導電材料6325至第八導電材料6328可被設置在襯底6311上方。第五導電材料6325至第八導電材料6328可以在z軸方向上隔開預定距離。第五導電材料6325至第八導電材料6328可在y軸方向上與第一導電材料6321至第四導電材料6324隔開。
可設置穿過第一導電材料6321至第四導電材料6324的複數個下部柱狀物DP。每個下部柱狀物DP在z軸方向上延伸。並且，可設置穿過第五導電材料6325至第八導電材料6328的複數個上部柱狀物UP。每個上部柱狀物UP在z軸方向上延伸。
下部柱狀物DP和上部柱狀物UP中的每個可包括：內部材料6361、中間層6362和表面層6363。中間層6362可用作單元電晶體的通道。表面層6363可包括：阻斷介電層、電荷儲存層和隧穿介電層。
下部柱狀物DP和上部柱狀物UP可透過管閘PG電連接。管閘PG可被設置在襯底6311中。例如，管閘PG可包括與下部柱狀物DP和上部柱狀物UP相同的材料。
在x軸方向和y軸方向上延伸的第二類型的摻雜材料6312可被設置在下部柱狀物DP上方。例如，第二類型的摻雜材料6312可包括n-型矽材料。第二類型的摻雜材料6312可用作公共源極線CSL。
汲極6340可被設置在上部柱狀物UP上方。汲極6340可包括n-型矽材料。在y軸方向上延伸的第一上部導電材料6351和第二上部導電材料6352可被設置在汲極6340上方。
第一上部導電材料6351和第二上部導電材料6352可在x軸方向上被隔開。第一上部導電材料6351和第二上部導電材料6352可由金屬形成。第一上部導電材料6351和第二上部導電材料6352以及汲極6340可透過接觸插塞電連接。第一上部導電材料6351和第二上部導電材料6352分別用作第一位線BL1和第二位線BL2。
第一導電材料6321可用作源極選擇線SSL，第二導電材料6322可用作第一虛擬字線DWL1，第三導電材料6323和第四導電材料6324分別用作第一主字線MWL1和第二主字線MWL2。第五導電材料6325和第六導電材料6326分別用作第三主字線MWL3和第四主字線MWL4，第七導電材料6327可用作第二虛擬字線DWL2並且第八導電材料6328可用作汲極選擇線DSL。
下部柱狀物DP和與下部柱狀物DP鄰近的第一導電材料6321至第四導電材料6324形成下部串。上部柱狀物UP和與上部柱狀物UP鄰近的第五導電材料6325至第八導電材料6328形成上部串。下部串和上部串可透過管閘PG電 連接。下部串的一端可被電連接至用作公共源極線CSL的第二類型的摻雜材料6312。上部串的一端可透過汲極6340被電連接至對應的位線。一個下部串和一個上部串形成一個單元串，該單元串被電連接在用作公共源極線CSL的第二類型的摻雜材料6312和用作位線BL的第一上部導電材料層6351和第二上部導電材料層6352的對應一個之間。
即，下部串可包括：源極選擇電晶體SST、第一虛擬記憶體單元DMC1以及第一主記憶體單元MMC1和第二主記憶體單元MMC2。上部串可包括：第三主記憶體單元MMC3和第四主記憶體單元MMC4、第二虛擬記憶體單元DMC2和汲極選擇電晶體DST。
在圖9和圖10中，上部串和下部串可形成NAND串NS，並且NAND串NS可包括複數個電晶體結構TS。因為以上參照圖7詳細描述在圖9和圖10中的NAND串NS中包括的電晶體結構，所以在此將省略其的詳細描述。
圖11是說明如上文參照圖9和圖10所述的具有第二結構的儲存區塊BLKj的等效電路的電路圖。為了方便起見，僅示出在第二結構的儲存區塊BLKj中形成一對的第一串和第二串。
根據圖11的實施例，在記憶體裝置150的複數個區塊中的具有第二結構的儲存區塊BLKj中，可以定義複數個對的方式設置單元串，每個單元串利用如以上參照圖9和圖10描述的透過管閘PG電連接的一個上部串和一個下部串來實施。
也就是說，在具有第二結構的某一儲存區塊BLKj中，沿第一通道CH1(未示出)堆疊的記憶體單元CG0-CG31例如至少一個源極選擇閘SSG1和至少一個汲極選擇閘DSG1可形成第一串ST1，以及沿第二通道CH2(未示 出)堆疊的記憶體單元CG0-CG31例如至少一個源極選擇閘SSG2和至少一個汲極選擇閘DSG2可形成第二串ST2。
第一串ST1和第二串ST2可被電連接至相同的汲極選擇線DSL和相同的源極選擇線SSL。第一串ST1可被電連接至第一位線BL1，並且第二串ST2可被電連接至第二位線BL2。
雖然圖11示出第一串ST1和第二串ST2被電連接至相同的汲極選擇線DSL和相同的源極選擇線SSL，但是可想到的是，第一串ST1和第二串ST2可被電連接至相同的源極選擇線SSL和相同的位線BL，第一串ST1可被電連接至第一汲極選擇線DSL1，以及第二串ST2可被電連接至第二汲極選擇線DSL2。此外，可想到的是，第一串ST1和第二串ST2可被電連接至相同的汲極選擇線DSL和相同的位線WL，第一串ST1可被電連接至第一源極選擇線SSL1，並且第二串ST2可被電連接至第二源極選擇線SSL2。
圖12是示出根據本發明的實施例的圖1的記憶體系統110的方塊圖。
記憶體系統110包括控制器130和複數個記憶體裝置，例如第一記憶體裝置1501和第二記憶體裝置1502。控制器130包括：主機介面132、處理器134、記憶體144和記憶體介面142。第一記憶體裝置1501可包括複數個平面，例如第0平面PLANE0和第一平面PLANE1。第二記憶體裝置1502可包括複數個平面，例如第二平面PLANE2和第三平面PLANE3。第0平面至第三平面PLANE<0：3>中的每個可包括複數個儲存區塊，例如儲存區塊BLOCK0_<1：4>、BLOCK1_<1：4>、BLOCK2_<1：4>和BLOCK3_<1：4>。注意的是，記憶體裝置、平面和儲存區塊的數量可根據設計變化。
第一記憶體裝置1501透過通道CHANNEL被連接至記憶體介面142，並因此被連接至設置在控制器130內的匯流排BUS。第一記憶體裝置1501的第0平面PLANE0透過第一路徑WAY1和通道CHANNEL被連接至記憶體介面142。以這種方式，第一記憶體裝置1501的第0平面PLANE0被連接至設置在控制器130內的匯流排BUS。同樣地，第一記憶體裝置1501的第一平面PLANE1透過第二路徑WAY2和通道CHANNEL被連接至記憶體介面142，並因此被連接至控制器130內的匯流排。
第二記憶體裝置1502透過通道CHANNEL被連接至記憶體介面142，並因此被連接至控制器130內的匯流排。第二記憶體裝置1502的第二平面PLANE2透過第三路徑WAY1和通道CHANNEL被連接至記憶體介面142，並因此被連接至控制器130內的匯流排。同樣地，第二記憶體裝置1502的第三平面PLANE3透過通道CHANNEL和第四路徑WAY4被連接至記憶體介面142，並因此被連接至控制器130內的匯流排。
第一記憶體裝置1501和第二記憶體裝置1502可在每個平面單元基礎上執行交錯讀取操作和串列讀取操作二者，其將在稍後描述。
主機102透過主機介面132被連接至匯流排。可使用任何合適的主機介面。
處理器134包括用於在記憶體系統110的整體操作中利用主機102來控制操作的主機控制器1342和用於在記憶體系統110的整體操作中利用第一記憶體裝置1501和第二記憶體裝置1502來控制操作的記憶體控制器1344。
例如，主機控制器1342控制主機控制器1342和主機102之間的命令、資料和位址的輸入/輸出操作。
例如，記憶體控制器1344控制記憶體控制器1344與第一記憶體裝置1501和第二記憶體裝置1502之間的命令、資料和位址的輸入/輸出操作。
圖13是示出處理器134的操作的圖。
由主機102產生並且應用至記憶體系統110的外部讀取命令OUT_RDCMD被輸入至處理器134內的主機控制器1342。
主機控制器1342基於外部讀取命令OUT_RDCMD的請求讀取資料的尺寸和每個記憶體裝置的“最小讀取尺寸”產生複數個內部讀取命令IN_RDCMD<1：N>。回應於複數個內部讀取命令IN_RDCMD<1：N>中的每個，第一記憶體裝置1501和第二記憶體裝置1502中的每個以“最小讀取尺寸”資料單元由此讀取資料。例如，當請求讀取資料的尺寸為“K”時，請求讀取資料可被分成“N”個資料單元，其中每個資料單元具有最小讀取尺寸。因此，主機控制器1342產生用於第一記憶體裝置1501和第二記憶體裝置1502的“N”個內部讀取命令IN_RDCMD<1：N>。
“最小讀取尺寸”是可透過單個讀取操作從第一記憶體裝置1501和第二記憶體裝置1502中的每個讀取的資料的最小尺寸。
第一記憶體裝置1501和第二記憶體裝置1502中的每個的讀取操作在平面基礎上執行。這意味著第一記憶體裝置1501和第二記憶體裝置1502可在平面級別上並行地執行讀取操作，即可對第0平面至第三平面PLANE<0：3>的全部並行地執行讀取操作，同時在第0平面至第三平面PLANE<0：3>中的每個中在區塊級別上串列地執行讀取操作，即對第0平面PLANE0中的複數個區塊BLOCK0_<1：4>、第一平面PLANE1中的複數個區塊BLOCK1_<1：4>、第二平面 PLANE2中的複數個區塊BLOCK2_<1：4>或第三平面PLANE3中的複數個區塊BLOCK3_<1：4>串列地執行讀取操作。
例如，在對第0平面PLANE0中的第二區塊BLOCK0_2進行讀取操作期間，可對第一平面至第三平面PLANE<1：3>中的任意區塊並存執行讀取操作。因此，當對第0平面的第二區塊執行讀取操作時，也可並行即同時對第一平面、第二平面和第三平面的第二區塊執行複數個讀取操作。
或更簡單地闡述，可一次對每個平面的一個區塊並存執行複數個讀取操作。例如，這意味著可對第0平面PLANE0的區塊1、第一平面PLANE1的區塊2、第二平面PLANE2的區塊2和第三平面PLANE3的區塊3執行複數個讀取操作。
然而，可對第0平面PLANE0中的複數個區塊BLOCK0_<1：4>串列地執行讀取操作。例如，直到在第一平面的剩餘區塊中的任何一區塊例如區塊3中較早開始的讀取操作已經完成，在第一平面的第二區塊中的讀取操作才可以開始。
儘管在平面級別上並存執行讀取操作，但是作為並行讀取操作的結果的讀取資料卻透過連接通道和第0平面PLANE0-第三平面PLANE3的第一路徑WAY1-第四路徑WAY4被序列傳輸至控制器130。
因此，可透過單個讀取操作從第一記憶體裝置1501和第二記憶體裝置1502讀取的“最小讀取尺寸”是指可在區塊級別(即第0平面PLANE0中的複數個區塊BLOCK0_<1：4>中的每個區塊、第一平面PLANE1中的複數個區塊BLOCK1_<1：4>中的每個區塊、第二平面PLANE2中的複數個區塊 BLOCK2_<1：4>中的每個區塊或第三平面PLANE3中的複數個區塊BLOCK3_<1：4>中的每個區塊)上讀取的資料的最小尺寸。
例如，單個讀取操作的最小讀取尺寸可以是頁面單元或半頁面單元。
例如，當“最小讀取尺寸”是4KB並且外部讀取命令OUT_RDCMD的請求讀取資料的尺寸是32KB時，可產生總共8個內部讀取命令IN_RDCMD<1：8>。
在複數個內部讀取命令IN_RDCMD<1：N>中，記憶體控制器1344在根據與當前內部讀取命令IN_RDCMD<i>相對應的當前記憶體讀取命令MD_RDCMD<i>對第一記憶體裝置1501和第二記憶體裝置1502的交錯讀取操作期間，基於下一個內部讀取命令IN_RDCMD<i+1>產生下一個記憶體讀取命令MD_RDCMD<i+1>(1
Figure 105116952-A0305-02-0034-3
i
Figure 105116952-A0305-02-0034-4
N-1)。
例如，在“連續檢驗模式”中，記憶體控制器1344基於第一內部讀取命令IN_RDCMD<1>產生第一記憶體讀取命令MD_RDCMD<1>，並且根據第一記憶體讀取命令MD_RDCMD<1>對第一記憶體裝置1501和第二記憶體裝置1502執行讀取操作。當根據第一記憶體讀取命令MD_RDCMD<1>對第一記憶體裝置1501和第二記憶體裝置1502執行讀取操作時，記憶體控制器1344基於第二內部讀取命令IN_RDCMD<2>產生第二記憶體讀取命令MD_RDCMD<2>。
圖14是示出根據本發明的實施例的在圖12中示出的主機控制器1342的操作的圖。
主機控制器1342基於外部讀取命令OUT_RDCMD的請求讀取資料的尺寸和記憶體裝置中的每個的“最小讀取尺寸”產生複數個內部讀取命令IN_RDCMD<1：N>。
當產生複數個內部讀取命令IN_RDCMD<1：N>時，主機控制器1342可當請求讀取資料的尺寸大於最小讀取尺寸時，啟用連續檢驗模式並且可當請求讀取資料的尺寸小於最小讀取尺寸時停用連續檢驗模式。用於啟用連續檢驗模式的標準可根據設計者的選擇變化。例如，當請求讀取資料的尺寸是最小讀取尺寸的兩倍時，主機控制器1342可啟用連續檢驗模式。
在啟用的連續檢驗模式下，如上所述，記憶體控制器1344在根據與複數個內部讀取命令IN_RDCMD<1：N>中的當前內部讀取命令IN_RDCMD<i>相對應的當前記憶體讀取命令MD_RDCMD<i>對第一記憶體裝置1501和第二記憶體裝置1502的交錯讀取操作期間，基於下一個內部讀取命令IN_RDCMD<i+1>產生下一個記憶體讀取命令MD_RDCMD<i+1>(1
Figure 105116952-A0305-02-0035-5
i
Figure 105116952-A0305-02-0035-6
N-1)。
在停用的連續檢驗模式下，記憶體控制器1344基於全部內部讀取命令IN_RDCMD<1：N>按順序產生全部記憶體讀取命令MD_RDCMD<1：N>，然後根據與全部內部讀取命令IN_RDCMD<1：N>相對應的按順序產生的記憶體讀取命令MD_RDCMD<1：N>對第一記憶體裝置1501和第二記憶體裝置1502執行串列讀取操作。
圖15是示出在圖12中示出的記憶體控制器1344的操作的圖。
如上參照圖14所述，在步驟S10中，當請求讀取資料的尺寸大於預定尺寸(例如最小讀取尺寸)時，主機控制器1342可啟用連續檢驗模式，並 且當請求讀取資料的尺寸小於預定尺寸時，主機控制器1342可停用連續檢驗模式。
在停用的連續檢驗模式下，在步驟S20中，在不執行讀取操作的情況下，記憶體控制器1344基於全部內部讀取命令IN_RDCMD<1：N>按順序產生全部記憶體讀取命令MD_RDCMD<1：N>。然後，在步驟S30中，記憶體控制器1344根據與全部內部讀取命令IN_RDCMD<1：N>相對應的按順序產生的記憶體讀取命令MD_RDCMD<1：N>對第一記憶體裝置1501和第二記憶體裝置1502執行串列讀取操作。
在啟用的連續檢驗模式下，可對內部讀取命令IN_RDCMD<1：N>反覆執行步驟S40-S70，在每次重複時，指數“i”(1
Figure 105116952-A0305-02-0036-7
i
Figure 105116952-A0305-02-0036-8
N-1)增加1。
在步驟S40中，如上所述，記憶體控制器1344在根據與複數個內部讀取命令IN_RDCMD<1：N>中的當前內部讀取命令IN_RDCMD<i>相對應的當前記憶體讀取命令MD_RDCMD<i>對第一記憶體裝置1501和第二記憶體裝置1502的交錯讀取操作期間，基於下一個內部讀取命令IN_RDCMD<i+1>產生下一個記憶體讀取命令MD_RDCMD<i+1>(1
Figure 105116952-A0305-02-0036-9
i
Figure 105116952-A0305-02-0036-11
N-1)。
在步驟S50中，記憶體控制器1344檢驗根據下一個記憶體讀取命令MD_RDCMD<i+1>對第一記憶體裝置1501和第二記憶體裝置1502的讀取操作是否為交錯讀取操作。
當作為步驟S50的結果，根據下一個記憶體讀取命令MD_RDCMD<i+1>對第一記憶體裝置1501和第二記憶體裝置1502的讀取操作是交錯讀取操作時，記憶體控制器1344重複步驟S40-S70同時增加指數“i’。
當作為步驟S50的結果，根據下一個記憶體讀取命令MD_RDCMD<i+1>對第一記憶體裝置1501和第二記憶體裝置1502的讀取操作不是交錯讀取操作時，在步驟S60中，記憶體控制器1344增加初始被設為0的計數值。
在步驟S70中，記憶體控制器1344檢驗計數值是否小於設定值(例如設定值為2)。
當作為步驟S70的結果，計數值小於設定值時，記憶體控制器1344重複步驟S40-S70同時增加指數“i”。
當作為步驟S70的結果，計數值等於或大於設定值時，在步驟S80中，記憶體控制器1344停用當前啟用的連續檢驗模式。
在步驟S80之後，記憶體控制器1344對複數個內部讀取命令IN_RDCMD<1：N>中的剩餘內部讀取命令執行步驟S20和S30。
根據如上所述的記憶體控制器1344的操作，記憶體控制器1344的操作劃分如下。
根據停用的連續檢驗模式下的全部內部讀取命令IN_RDCMD<1：N>執行記憶體控制器1344的第一操作。
在這種情況下，記憶體控制器1344執行如上所述的步驟S20和S30。
根據啟用的連續檢驗模式下的內部讀取命令IN_RDCMD<1：N>執行記憶體控制器1344的第二操作。
在這種情況下，記憶體控制器1344重複如上所述的步驟S40和S50，同時每次重複增加指數“i”。
例如，假設根據第一記憶體讀取命令MD_RDCMD<1>和第二記憶體讀取命令MD_RDCMD<2>二者對第一記憶體裝置1501和第二記憶體裝置1502的讀取操作都是交錯讀取操作，則記憶體控制器1344在根據與複數個內部讀取命令IN_RDCMD<1：N>中的第一內部讀取命令IN_RDCMD<1>相對應的第一記憶體讀取命令MD_RDCMD<1>對第一記憶體裝置1501和第二記憶體裝置1502的交錯讀取操作期間，基於第二內部讀取命令IN_RDCMD<2>產生第二記憶體讀取命令MD_RDCMD<2>。然後，記憶體控制器1344在根據與複數個內部讀取命令IN_RDCMD<1：N>中的第二內部讀取命令IN_RDCMD<2>相對應的第二記憶體讀取命令MD_RDCMD<2>對第一記憶體裝置1501和第二記憶體裝置1502的交錯讀取操作期間，基於第三內部讀取命令IN_RDCMD<3>產生第三記憶體讀取命令MD_RDCMD<3>。
總之，在啟用的連續檢驗模式下，根據當前記憶體讀取命令MD_RDCMD<i>和下一個記憶體讀取命令MD_RDCMD<i+1>二者執行對第一記憶體裝置1501和第二記憶體裝置1502的交錯讀取操作，且記憶體控制器1344從第一記憶體裝置1501和第二記憶體裝置1502按順序讀取“最小讀取尺寸”的資料。
根據在啟用的連續檢驗模式下的內部讀取命令IN_RDCMD<1：N>的部分和在停用的連續檢驗模式下的內部讀取命令IN_RDCMD<1：N>的剩餘部分執行記憶體控制器1344的第三操作。
在這種情況下，如上所述，在啟用的連續檢驗模式下，記憶體控制器1344重複步驟S40-S70，同時每次重複增加指數“i”；然後在步驟S80中， 停用當前啟用的連續檢驗模式；然後如上所述，在停用的連續檢驗模式下，執行步驟S20和S30。
如上所述，在步驟S50中，記憶體控制器1344檢驗根據下一個記憶體讀取命令MD_RDCMD<i+1>對第一記憶體裝置1501和第二記憶體裝置1502的讀取操作是否為交錯讀取操作。
當作為步驟S50的結果，根據下一個記憶體讀取命令MD_RDCMD<i+1>對第一記憶體裝置1501和第二記憶體裝置1502的讀取操作是交錯讀取操作時，記憶體控制器1344重複步驟S40-S70，同時增加指數“i”。
例如，假設根據第一記憶體讀取命令MD_RDCMD<1>和第二記憶體讀取命令MD_RDCMD<2>二者對第一記憶體裝置1501和第二記憶體裝置1502的讀取操作都是交錯讀取操作，則記憶體控制器1344在根據與複數個內部讀取命令IN_RDCMD<1：N>中的第一內部讀取命令IN_RDCMD<1>相對應的第一記憶體讀取命令MD_RDCMD<1>對第一記憶體裝置1501和第二記憶體裝置1502的交錯讀取操作期間，基於第二內部讀取命令IN_RDCMD<2>產生第二記憶體讀取命令MD_RDCMD<2>。然後，記憶體控制器1344在根據與複數個內部讀取命令IN_RDCMD<1：N>中的第二內部讀取命令IN_RDCMD<2>相對應的第二記憶體讀取命令MD_RDCMD<2>對第一記憶體裝置1501和第二記憶體裝置1502的交錯讀取操作期間，基於第三內部讀取命令IN_RDCMD<3>產生第三記憶體讀取命令MD_RDCMD<3>。
當如在步驟S50中確定的根據下一個記憶體讀取命令MD_RDCMD<i+1>對第一記憶體裝置1501和第二記憶體裝置1502的讀取操作不是交錯讀取操作時，在步驟S60中，記憶體控制器1344增加計數值。
例如，假設根據除了第一記憶體讀取命令MD_RDCMD<1>和第二記憶體讀取命令MD_RDCMD<2>之外的剩餘記憶體讀取命令MD_RDCMD<3：N>對第一記憶體裝置1501和第二記憶體裝置1502的讀取操作不是交錯讀取操作。
當作為步驟S50的結果，根據第三記憶體讀取命令MD_RDCMD<3>(即i=2)對第一記憶體裝置1501和第二記憶體裝置1502的讀取操作不是交錯讀取操作時，在步驟S60中，記憶體控制器1344將計數值增加至“1”。在步驟S70中，記憶體控制器1344檢驗計數值是否小於設定值2。因為計數值1小於設定值2，所以記憶體控制器1344重複步驟S40-S70並且將指數增加至3。
在指數增加為3的情況下重複步驟S40-S70期間，記憶體控制器1344在根據與第三內部讀取命令IN_RDCMD<3>相對應的第三記憶體讀取命令MD_RDCMD<3>對第一記憶體裝置1501和第二記憶體裝置1502的讀取操作期間，基於第四內部讀取命令IN_RDCMD<4>產生第四記憶體讀取命令MD_RDCMD<4>。當作為步驟S50的結果，根據第四記憶體讀取命令MD_RDCMD<4>(即i=3)對第一記憶體裝置1501和第二記憶體裝置1502的讀取操作不是交錯讀取操作時，在步驟S60中，記憶體控制器1344將計數值增加至2。然後，因為計數值2等於設定值2，所以在步驟S80中，記憶體控制器1344停用當前啟用的連續檢驗模式。在步驟S80之後，記憶體控制器1344在停用的連續檢驗模式下對剩餘的第五內部讀取命令-第N內部讀取命令IN_RDCMD<5：N>執行步驟S20和S30。
因此，透過步驟S20和S30，由第五內部讀取命令-第N內部讀取命令IN_RDCMD<5：N>產生第五內部讀取命令-第N記憶體讀取命令MD_RDCMD<5：N>。因此，在停用的連續檢驗模式下，總共產生當前的第五內部讀取命令-第N記憶體讀取命令MD_RDCMD<5：N>，然後記憶體控制器1344根據按順序產生的第四記憶體讀取命令-第N記憶體讀取命令MD_RDCMD<4：N>對第一記憶體裝置1501和第二記憶體裝置1502執行串列讀取操作。
總之，當根據記憶體讀取命令MD_RDCMD<1：N>的部分的讀取操作是交錯讀取操作，同時根據記憶體讀取命令MD_RDCMD<1：N>的剩餘部分的讀取操作不是交錯讀取操作時，在啟用的連續檢驗模式下，根據記憶體讀取命令MD_RDCMD<1：N>的部分執行交錯讀取操作，並在停用的連續檢驗模式下，根據記憶體讀取命令MD_RDCMD<1：N>的剩餘部分執行串列讀取操作。針對根據記憶體讀取命令MD_RDCMD<1：N>的部分執行的交錯讀取操作執行記憶體控制器1344的上述第一操作，同時針對根據記憶體讀取命令MD_RDCMD<1：N>的剩餘部分執行的串列讀取操作執行記憶體控制器1344的上述第二操作。
在停用的連續檢驗模式下串列讀取操作的示例如下。
根據圖12的實施例，可假設根據與當前內部讀取命令IN_RDCMD<i>相對應的當前記憶體讀取命令MD_RDCMD<i>的讀取操作在包括在第一記憶體裝置1501的第一平面PLANE1中的複數個區塊BLOCK1_<1：4>中的第一區塊BLOCK1_1中執行。此外，可假設根據與下一個內部讀取命令IN_RDCMD<i+1>相對應的下一個記憶體讀取命令MD_RDCMD<i+1>的讀取操 作在包括在第一記憶體裝置1501的第一平面PLANE1中的複數個區塊BLOCK1_<1：4>中的第三區塊BLOCK1_3中執行。在根據當前記憶體讀取命令MD_RDCMD<i>的讀取操作和根據下一個記憶體讀取命令MD_RDCMD<i+1>的讀取操作在相同的第一平面PLANE1中執行的這種情況下，兩種讀取操作不是交錯讀取操作而是串列讀取操作。
在啟用的連續檢驗模式下交錯讀取操作的示例如下。
根據圖12的實施例，可假設根據與當前內部讀取命令IN_RDCMD<i>相對應的當前記憶體讀取命令MD_RDCMD<i>的讀取操作在包括在第一記憶體裝置1501的第一平面PLANE1中的複數個區塊BLOCK1_<1：4>中的第一區塊BLOCK1_1中執行。此外，可假設根據與下一個內部讀取命令IN_RDCMD<i+1>相對應的下一個記憶體讀取命令MD_RDCMD<i+1>的讀取操作在包括在第一記憶體裝置1501的第0平面PLANE0中的複數個區塊BLOCK0_<1：4>中的第一區塊BLOCK0_1中執行。在根據當前記憶體讀取命令MD_RDCMD<i>的讀取操作和根據下一個記憶體讀取命令MD_RDCMD<i+1>的讀取操作在不同的第一平面PLANE1和第0平面PLANE0中執行的這種情況下，根據當前記憶體讀取命令MD_RDCMD<i>的讀取操作和根據下一個記憶體讀取命令MD_RDCMD<i+1>的讀取操作是交錯讀取操作。
在該技術中，當從主機應用的外部讀取命令請求讀取尺寸大於預設尺寸(例如最小讀取尺寸)的資料時，在外部讀取命令的請求讀取資料的尺寸和預設尺寸的基礎上產生複數個內部讀取命令。根據與當前內部讀取命令相對應的當前記憶體讀取命令的讀取操作和用於基於下一個內部讀取命令產生 下一個記憶體讀取命令的操作重疊。此時，根據下一個記憶體讀取命令的讀取操作和根據當前記憶體讀取命令的讀取操作是交錯讀取操作。
因此，存在的優點是可最小化處理請求讀取尺寸大於預設尺寸的資料的外部讀取命令所需的時間。
雖然已經為說明的目的描述了各種實施例，但是對於本領域技術人員顯而易見的是，在不脫離如申請專利範圍中限定的本發明的精神和範圍的情況下，可進行各種變型和修改
102:主機
110:記憶體系統
130:控制器
132:主機介面
134:處理器
142:NAND閃速控制器
144:記憶體
1342:主機控制器
1344:記憶體控制器
1501:第一記憶體裝置
1502:第二記憶體裝置

Claims (14)

  1. 一種記憶體系統，其包括：複數個記憶體裝置；主機控制器，其適於基於外部讀取命令，與外部讀取命令相對應的請求讀取資料的尺寸和在所述複數個記憶體裝置中的每個允許的最小讀取尺寸產生複數個內部讀取命令；以及記憶體控制器，其適於在：依序產生多個記憶體讀取命令，每個記憶體讀取命令對應每個內部讀取命令，檢驗是否以交錯方式執行響應當前和後續內部讀取命令的操作，以及然後根據依序產生的記憶體讀取命令對記憶體裝置執行交錯讀取操作，其中，當啟用連續檢驗模式時，在執行根據當前記憶體讀取命令的讀取操作時，記憶體控制器產生並檢驗隨後的記憶體讀取命令。
  2. 如請求項1所述的記憶體系統，其中所述內部讀取命令的數量取決於所述請求讀取資料的尺寸和所述最小讀取尺寸二者。
  3. 如請求項1所述的記憶體系統，其中所述主機控制器進一步適於：當請求讀取資料的尺寸大於所述最小讀取尺寸的預定倍數時，啟用該連續檢驗模式，以及 當請求讀取資料的尺寸小於所述最小讀取尺寸的預定倍數時，停用所述連續檢驗模式。
  4. 如請求項1所述的記憶體系統，其中所述記憶體控制器進一步適於在當停用連續檢驗模式時，在依序產生所有的多個記憶體讀取命令後，對所述記憶體裝置執行串列讀取操作。
  5. 如請求項3所述的記憶體系統，其中所述記憶體控制器進一步適於當根據預定數量的記憶體讀取命令對所述記憶體裝置的讀取操作不是交錯讀取操作時，停用連續檢驗模式。
  6. 如請求項5所述的記憶體系統，其中所述記憶體裝置中的每個記憶體裝置包括複數個平面，並且所述最小讀取尺寸是透過單個讀取操作從所述平面中的每個平面讀取的資料的單元尺寸。
  7. 如請求項6所述的記憶體系統，其中當對所述平面中的相同平面將執行根據所述預定數量的記憶體讀取命令的讀取操作時，所述記憶體控制器停用連續檢驗模式。
  8. 一種記憶體系統的操作方法，所述記憶體系統包括複數個記憶體裝置，所述操作方法包括：基於外部讀取命令，與外部讀取命令相對應的請求讀取資料的尺寸和在所述複數個記憶體裝置中的每個允許的最小讀取尺寸產生複數個內部讀取命令；依序產生多個記憶體讀取命令，每個記憶體讀取命令對應每個內部讀取命令； 檢驗是否以交錯方式執行響應當前和後續內部讀取命令的操作；以及根據依序產生的記憶體讀取命令對記憶體裝置執行交錯讀取操作，其中，當啟用連續檢驗模式時，在執行根據當前記憶體讀取命令的讀取操作時，記憶體控制器產生並檢驗隨後的記憶體讀取命令。
  9. 如請求項8所述的操作方法，其中所述內部讀取命令的數量取決於所述請求讀取資料的尺寸和所述最小讀取尺寸二者。
  10. 如請求項8所述的操作方法，其進一步包括第一模式設置，用於：當請求讀取資料的尺寸大於所述最小讀取尺寸的預定倍數時，啟用該連續檢驗模式，以及當請求讀取資料的尺寸小於所述最小讀取尺寸的預定倍數時，停用所述連續檢驗模式。
  11. 如請求項8所述的操作方法，其進一步包括當停用該連續檢驗模式時，在依序產生所有的多個記憶體讀取命令後，對記憶體裝置執行串列讀取操作。
  12. 如請求項10所述的操作方法，其進一步包括當根據預定數量的記憶體讀取命令對所述記憶體裝置的讀取操作不是交錯讀取操作時，停用連續檢驗模式。
  13. 如請求項12所述的操作方法， 其中所述記憶體裝置中的每個記憶體裝置包括複數個平面，以及其中所述最小讀取尺寸是透過單個讀取操作從所述平面中的每個平面讀取的資料的單元尺寸。
  14. 如請求項13所述的操作方法，當對所述平面中的相同平面將執行根據所述預定數量的記憶體讀取命令的讀取操作時，執行連續檢驗模式的停用。
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