CN106933506A - 存储器系统及存储器系统的操作方法 - Google Patents

Abstract

本发明涉及一种存储器系统及存储器系统的操作方法，其中多个存储器装置以交错的方式操作。存储器系统可包括：多个存储器装置；主机控制器，其适于通过将从主机应用的外部读取命令以最小读取尺寸拆分而产生多个内部读取命令；以及存储器控制器，其适于在基于关于属于多个内部读取命令且在顺序上靠前的内部读取命令的信息的校验值对多个存储器装置执行读取操作期间，校验关于属于多个内部读取命令且在顺序上靠后的内部读取命令的信息。

Description

存储器系统及存储器系统的操作方法

相关申请的交叉引用

本申请要求于2015年12月29日向韩国知识产权局提交的申请号为10-2015-0188677的韩国专利申请的优先权，其全部公开内容通过引用并入本文。

技术领域

示例性实施例涉及半导体设计技术，并且更特别地，涉及能够执行交错读取操作和串行读取操作二者的存储器系统及存储器系统的操作方法。

背景技术

计算机环境范例已经转变至可随时随地使用的普适计算系统。由于该事实，诸如例如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已经快速增长。这些便携式电子装置通常使用具有存储器装置即数据存储装置的存储器系统。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。

因为使用存储器装置的数据存储装置不具有移动部件，所以它们提供优良的稳定性、耐久性、高信息访问速度和低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态驱动器(SSD)。

发明内容

各种实施例涉及能够执行交错读取操作和串行读取操作二者的存储器系统及存储器系统的操作方法。

在实施例中，存储器系统可包括：多个存储器装置；主机控制器，其适于基于外部读取命令的请求读取数据的尺寸和多个存储器装置中的每个的最小读取尺寸产生多个内部读取命令；以及存储器控制器，其适于在根据与内部读取命令中的当前内部读取命令相对应的当前存储器读取命令对存储器装置的交错读取操作期间，基于内部读取命令中的下一个内部读取命令产生下一个存储器读取命令。

内部读取命令的数量可取决于外部读取命令的请求读取数据的尺寸和最小读取尺寸。

主机控制器可进一步适于：当请求读取数据的尺寸大于最小读取尺寸的预定倍数时，启用连续校验模式，并且当请求读取数据的尺寸小于最小读取尺寸的预定倍数时，停用连续校验模式。

在启用的连续校验模式下，存储器控制器可在根据与内部读取命令中的当前内部读取命令相对应的当前存储器读取命令对存储器装置的交错读取操作期间，基于内部读取命令中的下一个内部读取命令产生下一个存储器读取命令。

在停用的连续校验模式下，存储器控制器可进一步适于基于全部内部读取命令按顺序产生全部存储器读取命令，然后根据与全部内部读取命令相对应的按顺序产生的存储器读取命令对存储器装置执行串行读取操作。

存储器控制器可进一步适于当根据预定数量的存储器读取命令对存储器装置的读取操作不是交错读取操作时，停用启用的连续校验模式。

存储器装置中的每个存储器装置可包括多个平面，最小读取尺寸是通过单个读取操作从平面中的每个读取的数据的单元尺寸(unit size)。

存储器控制器可当对平面中的相同平面将执行根据预定数量的存储器读取命令的读取操作时，停用启用的连续校验模式。

在实施例中，一种包括多个存储器装置的存储器系统的操作方法，该操作方法可包括：基于外部读取命令的请求读取数据的尺寸和最小读取尺寸产生多个内部读取命令；以及在根据与内部读取命令中的当前内部读取命令相对应的当前存储器读取命令对存储器装置的交错读取操作期间，基于内部读取命令中的下一个内部读取命令产生下一个存储器读取命令。

内部读取命令的数量可取决于外部读取命令的请求读取数据的尺寸和最小读取尺寸。

操作方法可进一步包括第一模式设置，其用于：当请求读取数据的尺寸大于最小读取尺寸的预定倍数时，启用连续校验模式，并且当请求读取数据的尺寸小于最小读取尺寸的预定倍数时，停用连续校验模式。

下一个存储器读取命令的产生可在启用的连续校验模式下执行。

操作方法可进一步包括在停用的连续校验模式下，基于全部内部读取命令按顺序产生全部存储器读取命令，以及然后根据与全部内部读取命令相对应的按顺序产生的存储器读取命令对存储器装置执行串行读取操作。

操作方法可进一步包括当根据预定数量的存储器读取命令对存储器装置的读取操作不是交错读取操作时，停用启用的连续检查模式。

存储器装置中的每个存储器装置可包括多个平面，并且最小读取尺寸可以是通过单个读取操作从平面中的每个读取的数据的单元尺寸。

当对平面中的相同平面将执行根据预定数量的存储器读取命令的读取操作时，可执行启用的连续校验模式的停用。

附图说明

图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的图。

图2是示出根据本发明的实施例的在图1中示出的存储器系统中采用的存储器装置的图。

图3是示出根据本发明的实施例的存储器装置中的存储块的电路图。

图4-图11是示意性地示出在图2中示出的存储器装置的各个方面的图。

图12是示出根据本发明的实施例的图1的存储器系统的框图。

图13是示出根据本发明的实施例的在图12中示出的处理器的操作的图。

图14是示出根据本发明的实施例的在图12中示出的主机控制器的操作的图。

图15是示出根据本发明的实施例的在图12中示出的存储器控制器的操作的图。

具体实施方式

以下将参照附图更详细地描述各个实施例。然而，本发明可以不同形式体现，并且不应被理解为限于本文阐述的实施例。而是，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达本发明。在整个公开中，相同的参考数字在整个本发明的各个附图和实施例中表示相同的部件。

将理解的是，虽然术语“第一”、“第二”、“第三”等可在本文使用以描述各种元件，但是这些元件不受这些术语限制。使用这些术语来将一个元件与另一元件区分。因此，下面描述的第一元件在不脱离本发明的精神和范围的情况下也可被称为第二元件或第三元件。

附图不一定按比例绘制，在一些情况下，为了清楚地示出实施例的特征，可能已经夸大了比例。

将进一步理解的是，当一个元件被称为“连接至”或“联接至”另一元件时，它可以直接在其它元件上、连接至或联接至其它元件，或可存在一个或多个中间元件。另外，也将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个元件或也可存在一个或多个中间元件。

本文使用的术语的目的仅是描述特定实施例而不旨在限制本发明。如本文使用的单数形式也旨在包括复数形式，除非上下文另有清楚地说明。将进一步理解的是，当在该说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，它们指定阐述的元件的存在而不排除一个或多个其它元件的存在或增加。如本文使用的术语“和/或”包括一个或多个相关的所列项目的任何一个和所有组合。

除非另有限定，否则本文所使用的包括技术术语和科学术语的所有术语具有与本发明所属领域中普通技术人员通常理解的含义相同的含义。将进一步理解的是，诸如例如在常用词典中限定的那些术语的术语应被理解为具有与它们在相关领域的上下文中的含义一致的含义并且将不以理想化或过于正式的意义来解释，除非本文如此明确地限定。

在下列描述中，为了提供本发明的彻底理解，阐述了许多具体细节。本发明可在没有一些或全部这些具体细节的情况下被实践。在其它情况下，为了不使本发明不必要模糊，未详细地描述公知的进程结构和/或进程。

也注意的是，在一些实例中，对相关领域的技术人员显而易见的是，结合一个实施例描述的特征或元件可单独使用或与另一实施例的其它特征或元件结合使用，除非另有明确说明。

在下文中，将参照附图详细地描述本发明的各个实施例。

现在参照图1，提供根据本发明的实施例的数据处理系统。

根据图1的实施例，数据处理系统100可包括主机102和存储器系统110。

主机102可包括诸如例如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如例如台式计算机、游戏机、电视和投影仪的电子装置。

存储器系统110可响应于来自主机102的请求操作。例如，存储器系统110可存储待由主机102访问的数据。存储器系统110可用作主机102的主存储器系统或辅助存储器系统。根据待与主机102电联接的主机接口的协议，存储器系统110可利用各种存储装置中的任意一种来实施。存储器系统110可利用诸如例如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、迷你-SD和微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等的各种存储装置中的任意一种来实施。

用于存储器系统110的存储装置可利用诸如例如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器装置或诸如例如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)以及电阻式RAM(RRAM)的非易失性存储器装置来实施。

存储器系统110可包括用于存储待由主机102访问的数据的存储器装置150以及用于控制数据在存储器装置150中的存储的控制器130。

控制器130和存储器装置150可被集成至一个半导体装置中。例如，控制器130和存储器装置150可被集成至被配置为固态驱动器(SSD)的一个半导体装置中。当存储器系统110用作SSD时，可显著增大与存储器系统110电联接的主机102的操作速度。

控制器130和存储器装置150可被集成至被配置为诸如例如个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数字(SD)卡、迷你-SD、微型-SD和SDHC以及通用闪速存储(UFS)装置的存储卡的一个半导体装置中。

对于另一个实例，存储器系统110可配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理的各种电子装置之一、RFID装置或配置计算系统的各种组成元件之一。

存储器系统110的存储器装置150可当中断电源时保留存储的数据。存储器装置150可在写入操作期间存储由主机102提供的数据。存储器装置150可在读取操作期间将存储的数据提供至主机102。

存储器装置150可包括多个存储块152、154和156。存储块152、154和156中的每个可包括多个页面。页面中的每个可包括多个存储器单元，其中多个字线(WL)电联接至多个存储器单元。存储器装置150可以是非易失性存储器装置，例如闪速存储器。闪速存储器可具有三维(3D)堆叠结构。随后将参照图2-图11详细地描述存储器装置150的结构和存储器装置150的三维(3D)堆叠结构。

存储器系统110的控制器130可响应于来自主机102的请求控制存储器装置150。控制器130可将从存储器装置150读取的数据提供至主机102并且将从主机120提供的数据存储到存储器装置150中。为此，控制器130可控制存储器装置150的诸如例如读取、写入、编程和擦除操作的全部操作。

例如，根据图1的实施例，控制器130可包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪速控制器142和存储器144。

主机接口单元132可处理从主机102提供的命令和数据并且可通过诸如例如以下的各种接口协议中的至少一种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)以及集成驱动电路(IDE)。

ECC单元138可在读取操作期间检测和校正从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可不校正错误位，并且可输出指示校正错误位失败的错误校正失败信号。

ECC单元138可基于诸如例如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、格形编码调制(TCM)、分组编码调制(BCM)等的编码调制执行错误校正操作。ECC单元138可包括用于错误校正操作的所有电路、系统或装置。

PMU 140可提供和管理用于控制器130的电源，即用于在控制器130中包括的组成元件的电源。

NFC 142可用作控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器时，特别是当存储器装置150是NAND闪速存储器时，NFC 142可在处理器134的控制下产生用于存储器装置150的控制信号并且处理数据。

存储器144可用作存储器系统110和控制器130的工作存储器并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供至主机102并且将从主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可存储控制器130和存储器装置150用于诸如读取、写入、编程和擦除操作的操作的数据。

存储器144可利用易失性存储器来实施。例如，存储器144可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可存储主机102和存储器装置150用于读取和写入操作的数据。为了存储数据，存储器144可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器等。

处理器134可控制存储器系统110的一般操作。处理器134可响应于从主机102接收的写入请求或读取请求控制用于存储器装置150的写入操作或读取操作。处理器134可驱动也被称作闪存转换层(FTL)的固件以控制存储器系统110的一般操作。例如，处理器134可利用微处理器或中央处理单元(CPU)来实施。

管理单元(未示出)可被包括在处理器134中并且可执行存储器装置150的坏块管理。管理单元可发现在存储器装置150中包括的坏存储块，即对进一步使用处于令人不满意条件的存储块并且对坏存储块执行坏块管理。当存储器装置150是闪速存储器例如NAND闪速存储器时，由于NAND逻辑功能的特性，在写入操作期间，例如在编程操作期间，可发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可被编程至新的存储块。并且，由于编程失败产生的坏块使具有3D堆叠结构的存储器装置150的利用效率和存储器系统110的可靠性严重恶化，从而需要可靠的坏块管理。

图2是示出根据本发明的实施例的在图1中示出的存储器装置150的示意图。

根据图2的实施例，存储器装置150可包括多个存储块，例如，第零块至第(N-1)块210-240。多个存储块210-240中的每个可包括多个页面，例如2^M个页面(2^M页面)。存储块和页面的数量可基于设计变化。多个页面中的每个可包括多个存储器单元，其中多个字线可电联接至多个存储器单元。

并且，根据每个存储器单元中可存储或表达的位的数量，存储器装置150可包括多个存储块，例如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可包括利用存储器单元实施的多个页面，其中每个存储器单元能够存储1位数据。MLC存储块可包括利用存储器单元实施的多个页面，其中每个存储器单元能够存储多位数据，例如两位数据或更多位数据。包括利用每个能够存储3位数据的存储器单元实施的多个页面的MLC存储块还可被称作三层单元(TLC)存储块。

多个存储块210-240中的每个可在写入操作期间存储从主机装置102提供的数据。多个存储块210-240中的每个可在读取操作期间将存储的数据提供至主机102。

图3是示出根据本发明的实施例的在图1中示出的多个存储块152-156中的一个的电路图。

根据图3的实施例，存储器装置150的存储块152可包括分别电联接至位线BL0至BLm-1的多个单元串340。每一列的单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可由多层单元(MLC)配置，每个多层单元存储多个位的数据信息。串340可分别电联接至相应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线并且“CSL”表示共源线。

虽然图3示出作为示例的由NAND闪速存储器单元配置的存储块152，但是要注意的是，根据实施例的存储器装置150的存储块152不限于NAND闪速存储器，并且可通过NOR闪速存储器、其中组合至少两种存储器单元的混合闪速存储器或其中控制器内置于存储器芯片的1-NAND闪速存储器实现。半导体装置的操作特性不仅可应用于其中电荷存储层通过导电浮栅配置的闪速存储器装置而且可应用于其中电荷存储层通过介电层配置的电荷撷取闪存(CTF)。

存储器装置150的电压供应块310可提供待根据操作模式被供应至各自字线的字线电压例如编程电压、读取电压和通过电压并且提供待被供应至体材料(bulk)例如其中形成有存储器单元的阱区的电压。电压供应块310可在控制电路(未示出)的控制下执行电压产生操作。电压供应块310可产生多个可变读取电压以产生多个读取数据、在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个、选择被选择的存储块的字线中的一个并且将字线电压提供至选择的字线和未选择的字线。

存储器装置150的读取/写入电路320可通过控制电路控制并且可根据操作模式用作感测放大器或写入驱动器。在验证/标准读取操作期间，读取/写入电路320可用作用于从存储器单元阵列读取数据的感测放大器。并且，在编程操作期间，读取/写入电路320可用作根据待在存储器单元阵列中存储的数据驱动位线的写入驱动器。读取/写入电路320可在编程操作期间，从缓冲器(未示出)接收待被写入存储器单元阵列中的数据，并且可根据输入的数据驱动位线。为此，读取/写入电路320可包括分别与列(或位线)或列对(或位线对)对应的多个页面缓冲器322、324和326，页面缓冲器322、324和326中的每个中可包括多个锁存器(未示出)。

图4-图11是示出在图1中示出的存储器装置150的示意图。

图4是说明在图1中示出的存储器装置150的多个存储块152-156的示例的框图。

根据图4的实施例，存储器装置150可包括多个存储块BLK0至BLKN-1，存储块BLK0至BLKN-1中的每个可以三维(3D)结构或垂直结构实现。各个存储块BLK0至BLKN-1可包括在第一方向至第三方向例如x轴方向、y轴方向和z轴方向上延伸的结构。

各个存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND串NS。多个NAND串NS可被设置在第一方向和第三方向上。每个NAND串NS可被电联接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL和共源线CSL。即，各个存储块BLK0至BLKN-1可被电联接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL和多个共源线CSL。

图5是在图4中示出的多个存储块BLK0至BLKN-1中的一个存储块BLKi的立体图。图6是在图5中示出的存储块BLKi沿线I-I＇截取的剖视图。

根据图5和图6的实施例，存储器装置150的多个存储块中的存储块BLKi可包括在第一方向至第三方向上延伸的结构。

可设置衬底5111。衬底5111可包括掺杂有第一类型杂质的硅材料。衬底5111可以包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如，袋状(pocket)p-型阱，并且可包括包围p-型阱的n-型阱。虽然假设衬底5111是p-型硅，但是要注意的是，衬底5111不限于是p-型硅。

在第一方向上延伸的多个掺杂区域5311-5314可被设置在衬底5111上方。多个掺杂区域5311-5314可包含与衬底5111不同的第二类型杂质。多个掺杂区域5311-5314可掺杂有n-型杂质。虽然在本文假设第一至第四掺杂区域5311-5314是n-型，但是要注意的是，第一至第四掺杂区域5311-5314不限于是n-型。

在衬底5111上方、在第一掺杂区域5311和第二掺杂区域5312之间的区域中，在第一方向上延伸的多个介电材料5112可在第二方向上顺序地设置。介电材料5112和衬底5111可在第二方向上彼此隔开预定距离。介电材料5112可在第二方向上彼此隔开预定距离。介电材料5112可包括诸如例如二氧化硅的介电材料。

在衬底5111上方、在第一掺杂区域5311和第二掺杂区域5312之间的区域中，可设置在第一方向上顺序地设置并且在第二方向上穿过介电材料5112的多个柱状物5113。多个柱状物5113可分别穿过介电材料5112并且可与衬底5111电联接。每个柱状物5113可通过多种材料配置。每个柱状物5113的表面层5114可包括掺杂有第一类型杂质的硅材料。每个柱状物5113的表面层5114可包括掺杂有与衬底5111相同类型杂质的硅材料。虽然本文假设每个柱状物5113的表面层5114可包括p-型硅，但是每个柱状物5113的表面层5114不限于是p-型硅。

每个柱状物5113的内层5115可由介电材料形成。每个柱状物5113的内层5115可被诸如例如二氧化硅的介电材料填充。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，介电层5116可沿着介电材料5112、柱状物5113和衬底5111的暴露表面设置。介电层5116的厚度可小于介电材料5112之间的距离的一半。换言之，其中可设置不同于介电材料5112和介电层5116的材料的区域可被设置在(i)在介电材料5112的第一介电材料的底表面上方设置的介电层5116和(ii)在介电材料5112的第二介电材料的顶表面上方设置的介电层5116之间。介电材料5112位于第一介电材料下方。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，导电材料5211-5291可被设置在介电层5116的暴露表面上方。在第一方向上延伸的导电材料5211可被设置在与衬底5111邻近的介电材料5112和衬底5111之间。特别地，在第一方向上延伸的导电材料5211可被设置在(i)在衬底5111上方设置的介电层5116和(ii)在与衬底5111邻近的介电材料5112的底表面上方设置的介电层5116之间。

在第一方向上延伸的导电材料可被设置在(i)在介电材料5112中的一个的顶表面上方设置的介电层5116和(ii)在介电材料5112的另一个介电材料的底表面上方设置的介电层5116之间，其中介电材料5112的另一个介电材料设置在特定介电材料5112上方。在第一方向上延伸的导电材料5221-5281可被设置在介电材料5112之间。在第一方向上延伸的导电材料5291可被设置在最上方的介电材料5112上方。在第一方向上延伸的导电材料5211-5291可以是金属材料。在第一方向上延伸的导电材料5211-5291可以是诸如例如多晶硅的导电材料。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与在第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置在第一方向上延伸的多个介电材料5112、顺序布置在第一方向上并且在第二方向上穿过多个介电材料5112的多个柱状物5113、在多个介电材料5112和多个柱状物5113的暴露表面上方设置的介电层5116和在第一方向上延伸的多个导电材料5212-5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与在第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置在第一方向上延伸的多个介电材料5112、顺序布置在第一方向上并且在第二方向上穿过多个介电材料5112的多个柱状物5113、在多个介电材料5112和多个柱状物5113的暴露表面上方设置的介电层5116和在第一方向上延伸的多个导电材料5213-5293。

漏极5320可分别设置在多个柱状物5113上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n-型杂质的硅材料。虽然为了方便起见，假设漏极5320包括n-型硅，但要注意的是，漏极5320不限于是n-型硅。例如，每个漏极5320的宽度可大于每个对应柱状物5113的宽度。每个漏极5320可以焊盘的形状设置在每个对应柱状物5113的顶表面上方。

在第三方向上延伸的导电材料5331-5333可被设置在漏极5320上方。导电材料5331-5333可在第一方向上顺序设置。各个导电材料5331-5333可与相应区域的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料5331-5333可通过接触插塞电联接。在第三方向上延伸的导电材料5331-5333可以是金属材料。在第三方向上延伸的导电材料5331-5333可以是诸如例如多晶硅的导电材料。

在图5和图6中，各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成串。各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成NAND串NS。每个NAND串NS可包括多个晶体管结构TS。

图7是在图6中示出的晶体管结构TS的剖视图。

根据图7的实施例，在图6中所示的晶体管结构TS中，介电层5116可包括第一到第三子介电层5117、5118和5119。

柱状物5113的每个中的p-型硅的表面层5114可用作主体。与柱状物5113邻近的第一子介电层5117可用作隧穿介电层并且可包括热氧化层。

第二子介电层5118可用作电荷存储层。第二子介电层5118可用作电荷捕捉层并且可包括氮化物层或诸如例如氧化铝层、氧化铪层等金属氧化物层。

与导电材料5233邻近的第三子介电层5119可用作阻断介电层。与在第一方向上延伸的导电材料5233邻近的第三子介电层5119可形成为单层或多层。第三子介电层5119可以是诸如例如氧化铝层、氧化铪层等具有大于第一子介电层5117和第二子介电层5118的介电常数的高k介电层。

导电材料5233可用作栅或控制栅。即，栅或控制栅5233、阻断介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可以形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117-5119可形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便起见，柱状物5113的每个中的p-型硅的表面层5114将被称为第二方向上的主体。

存储块BLKi可包括多个柱状物5113。即，存储块BLKi可包括多个NAND串NS。详细地，存储块BLKi可包括在第二方向或垂直于衬底5111的方向上延伸的多个NAND串NS。

每个NAND串NS可包括在第二方向上设置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可用作串源极晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个可用作接地选择晶体管GST。

栅或控制栅可与在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293对应。换言之，栅或控制栅可在第一方向上延伸并且形成字线以及至少一个源极选择线SSL和至少一个接地选择线GSL至少两个选择线。

在第三方向上延伸的导电材料5331-5333可被电联接至NAND串NS的一端。在第三方向上延伸的导电材料5331-5333可用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可被电联接至一个位线BL。

在第一方向上延伸的第二类型掺杂区域5311-5314可被设置至NAND串NS的其它端。在第一方向上延伸的第二类型掺杂区域5311-5314可用作共源线CSL。

即，存储块BLKi可包括在垂直于衬底5111的方向例如第二方向上延伸的多个NAND串NS并且可用作例如电荷捕捉型存储器的NAND闪速存储块，在NAND闪速存储块中，多个NAND串NS被电联接至一个位线BL。

虽然图5-图7示出在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293按9层设置，但是要注意的是，在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293不限于按9层设置。例如，在第一方向上延伸的导电材料可以8层、16层或任意多层设置。即，在一个NAND串NS中，晶体管的数量可以是8、16或更多。

虽然图5-图7示出3个NAND串NS被电联接至一个位线BL，但是要注意的是，本实施例不限于具有被电联接至一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可被电联接至一个位线BL，m为正整数。根据被电联接至一个位线BL的NAND串NS的数量，同样可控制在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的数量和共源线5311-5314的数量。

进一步地，虽然图5-图7示出3个NAND串NS被电联接至在第一方向上延伸的一个导电材料，但是要注意的是，本实施例不限于具有被电联接至在第一方向上延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可被电联接至在第一方向上延伸的一个导电材料，n为正整数。根据被电联接至在第一方向上延伸的一个导电材料的NAND串NS的数量，同样可控制位线5331-5333的数量。

图8是示出参照图5-图7描述的具有第一结构的存储块BLKi的等效电路图。

根据图8的实施例，在具有第一结构的块BLKi中，NAND串NS11-NS31可被设置在第一位线BL1和共源线CSL之间。第一位线BL1可与图5和图6中的在第三方向上延伸的导电材料5331对应。NAND串NS12-NS32可被设置在第二位线BL2和共源线CSL之间。第二位线BL2可与图5和图6中的在第三方向上延伸的导电材料5332对应。NAND串NS13-NS33可被设置在第三位线BL3和共源线CSL之间。第三位线BL3可与图5和图6中的在第三方向上延伸的导电材料5333对应。

每个NAND串NS的源极选择晶体管SST可被电联接至相应的位线BL。每个NAND串NS的接地选择晶体管GST可被电联接至共源线CSL。存储器单元MC可被设置在每个NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。

在该示例中，NAND串NS可由行单元和列单元限定，并且电联接至一个位线的NAND串NS可形成一列。电联接至第一位线BL1的NAND串NS11-NS31可对应于第一列，电联接至第二位线BL2的NAND串NS12-NS32可对应于第二列，并且电联接至第三位线BL3的NAND串NS13-NS33可对应于第三列。电联接至一个源极选择线SSL的NAND串NS可形成一行。电联接至第一源极选择线SSL1的NAND串NS11-NS13可形成第一行，电联接至第二源极选择线SSL2的NAND串NS21-NS23可形成第二行，并且电联接至第三源极选择线SSL3的NAND串NS31-NS33可形成第三行。

在每个NAND串NS中，可定义高度。在每个NAND串NS中，与接地选择晶体管GST邻近的存储器单元MC1的高度可具有值“1”。在每个NAND串NS中，当从衬底5111测量时，存储器单元的高度可随存储器单元接近源极选择线SSL而增加。在每个NAND串NS中，与源极选择晶体管SST邻近的存储器单元MC6的高度可以是7。

在相同行中的NAND串NS的源极选择晶体管SST可共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可分别电联接至不同的源极选择线SSL1、SSL2和SSL3。

在相同行中的NAND串NS中相同高度处的存储器单元可共享字线WL。即，在相同高度处，电联接至不同行中的NAND串NS的存储器单元MC的字线WL可电联接。在相同行的NAND串NS中相同高度处的虚拟存储器单元DMC可共享虚拟字线DWL。也就是说，在相同高度或水平处，电联接至不同行中的NAND串NS的虚拟存储器单元DMC的虚拟字线DWL可被电联接。

位于相同水平或高度或层处的字线WL或虚拟字线DWL可在可设置在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的层处彼此电联接。在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293可通过接触部共同电联接至上层。在上层处，在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293可电联接。换言之，在相同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。进一步地，在不同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。即，NAND串NS11-NS13、NS21-NS23和NS31-NS33可电联接至接地选择线GSL。

共源线CSL可被电联接至NAND串NS。在有源区域上方和衬底5111上方，可电联接第一至第四掺杂区域5311-5314。第一至第四掺杂区域5311-5314可通过接触部被电联接至上层并且在上层处，可电联接第一至第四掺杂区域5311-5314。

也就是说，如图8所示，可电联接相同高度或水平的字线WL。因此，当在特定高度处的字线WL被选择时，被电联接至该字线WL的全部NAND串NS可被选择。不同行中的NAND串NS可被电联接至不同的源极选择线SSL。因此，在电联接至相同字线WL的NAND串NS中，通过选择源极选择线SSL1-SSL3中的一个，未选择的行中的NAND串NS可与位线BL1-BL3电隔离。换言之，通过选择源极选择线SSL1-SSL3中的一个，NAND串NS的行可以被选择。此外，通过选择位线BL1-BL3中的一个，在被选择的行中的NAND串NS可以在列的单元中被选择。

在每个NAND串NS中，可设置虚拟存储器单元DMC。在图8中，虚拟存储器单元DMC可被设置在每个NAND串NS中的第三存储器单元MC3和第四存储器单元MC4之间。即，第一至第三存储器单元MC1-MC3可被设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC4-MC6可被设置在虚拟存储器单元DMC和源极选择晶体管SST之间。每个NAND串NS的存储器单元MC可通过虚拟存储器单元DMC被划分成存储器单元组。在划分的存储器单元组中，与接地选择晶体管GST邻近的存储器单元例如MC1-MC3可被称为下部存储器单元组，并且与串选择晶体管SST邻近的存储器单元例如MC4-MC6可被称为上部存储器单元组。

在下文中，将参照图9至图11做出详细说明，图9至图11示出根据利用不同于第一结构的三维(3D)非易失性存储器装置来实施的实施例的存储器系统中的存储器装置。

图9为图示地示出利用不同于上文参照图5至图8描述的第一结构的三维(3D)非易失性存储器装置来实施的存储器装置且示出图4的多个存储块的存储块BLKj的立体图。图10是说明沿图9的线VII-VII＇截取的存储块BLKj的剖视图。

根据图9-图10的实施例，图1的存储器装置150的多个存储块中的存储块BLKj可包括在第一至第三方向上延伸的结构。

可设置衬底6311。例如，衬底6311可包括掺杂有第一类型杂质的硅材料。例如，衬底6311可包括掺杂有p-型杂质的硅材料或可以是p-型阱例如袋状p-阱并且包括包围p-型阱的n-型阱。虽然在该实施例中，为方便起见，假设衬底6311是p-型硅，但是要注意的是，衬底6311不限于是p-型硅。

在x轴方向和y轴方向上延伸的第一至第四导电材料6321-6324被设置在衬底6311上方。第一至第四导电材料6321-6324可在z轴方向上隔开预定距离。

在x轴方向和y轴方向上延伸的第五至第八导电材料6325-6328可被设置在衬底6311上方。第五至第八导电材料6325-6328可以在z轴方向上隔开预定距离。第五至第八导电材料6325-6328可在y轴方向上与第一至第四导电材料6321-6324隔开。

可设置穿过第一至第四导电材料6321-6324的多个下部柱状物DP。每个下部柱状物DP在z轴方向上延伸。并且，可设置穿过第五至第八导电材料6325-6328的多个上部柱状物UP。每个上部柱状物UP在z轴方向上延伸。

下部柱状物DP和上部柱状物UP中的每个可包括内部材料6361、中间层6362和表面层6363。中间层6362可用作单元晶体管的沟道。表面层6363可包括阻断介电层、电荷存储层和隧穿介电层。

下部柱状物DP和上部柱状物UP可通过管栅PG电联接。管栅PG可被设置在衬底6311中。例如，管栅PG可包括与下部柱状物DP和上部柱状物UP相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可被设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可用作共源线CSL。

漏极6340可被设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可被设置在漏极6340上方。

第一上部导电材料6351和第二上部导电材料6352可在x轴方向上被隔开。第一上部导电材料6351和第二上部导电材料6352可由金属形成。第一上部导电材料6351和第二上部导电材料6352以及漏极6340可通过接触插塞电联接。第一上部导电材料6351和第二上部导电材料6352分别用作第一位线BL1和第二位线BL2。

第一导电材料6321可用作源极选择线SSL，第二导电材料6322可用作第一虚拟字线DWL1，第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可用作第二虚拟字线DWL2并且第八导电材料6328可用作漏极选择线DSL。

下部柱状物DP和与下部柱状物DP邻近的第一至第四导电材料6321-6324形成下部串。上部柱状物UP和与上部柱状物UP邻近的第五至第八导电材料6325-6328形成上部串。下部串和上部串可通过管栅PG电联接。下部串的一端可被电联接至用作共源线CSL的第二类型的掺杂材料6312。上部串的一端可通过漏极6340被电联接至对应的位线。一个下部串和一个上部串形成一个单元串，该单元串被电联接在用作共源线CSL的第二类型的掺杂材料6312和用作位线BL的上部导电材料层6351和6352的对应一个之间。

即，下部串可包括源极选择晶体管SST、第一虚拟存储器单元DMC1以及第一主存储器单元MMC1和第二主存储器单元MMC2。上部串可包括第三主存储器单元MMC3和第四主存储器单元MMC4、第二虚拟存储器单元DMC2和漏极选择晶体管DST。

在图9和图10中，上部串和下部串可形成NAND串NS，并且NAND串NS可包括多个晶体管结构TS。因为以上参照图7详细描述在图9和图10中的NAND串NS中包括的晶体管结构，所以在此将省略其的详细描述。

图11是说明如上文参照图9和图10所述的具有第二结构的存储块BLKj的等效电路的电路图。为了方便起见，仅示出在第二结构的存储块BLKj中形成一对的第一串和第二串。

根据图11的实施例，在存储器装置150的多个块中的具有第二结构的存储块BLKj中，可以定义多个对的方式设置单元串，每个单元串利用如以上参照图9和图10描述的通过管栅PG电联接的一个上部串和一个下部串来实施。

也就是说，在具有第二结构的某一存储块BLKj中，沿第一沟道CH1(未示出)堆叠的存储器单元CG0-CG31例如至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可形成第一串ST1，以及沿第二通道CH2(未示出)堆叠的存储器单元CG0-CG31例如至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可形成第二串ST2。

第一串ST1和第二串ST2可被电联接至相同的漏极选择线DSL和相同的源极选择线SSL。第一串ST1可被电联接至第一位线BL1，并且第二串ST2可被电联接至第二位线BL2。

虽然图11示出第一串ST1和第二串ST2被电联接至相同的漏极选择线DSL和相同的源极选择线SSL，但是可想到的是，第一串ST1和第二串ST2可被电联接至相同的源极选择线SSL和相同的位线BL，第一串ST1可被电联接至第一漏极选择线DSL1，以及第二串ST2可被电联接至第二漏极选择线DSL2。此外，可想到的是，第一串ST1和第二串ST2可被电联接至相同的漏极选择线DSL和相同的位线WL，第一串ST1可被电联接至第一源极选择线SSL1，并且第二串ST2可被电联接至第二源极选择线SSL2。

图12是示出根据本发明的实施例的图1的存储器系统110的框图。

存储器系统110包括控制器130和多个存储器装置，例如第一存储器装置1501和第二存储器装置1502。控制器130包括主机接口132、处理器134、存储器144和存储器接口142。第一存储器装置1501可包括多个平面，例如第0平面PLANE0和第一平面PLANE1。第二存储器装置1502可包括多个平面，例如第二平面PLANE2和第三平面PLANE3。第0至第三平面PLANE<0:3>中的每个可包括多个存储块，例如存储块BLOCK0_<1:4>、BLOCK1_<1:4>、BLOCK2_<1:4>和BLOCK3_<1:4>。注意的是，存储器装置、平面和存储块的数量可根据设计变化。

第一存储器装置1501通过通道CHANNEL被联接至存储器接口142，并因此被联接至设置在控制器130内的总线BUS。第一存储器装置1501的第0平面PLANE0通过第一路径WAY1和通道CHANNEL被联接至存储器接口142。以这种方式，第一存储器装置1501的第0平面PLANE0被联接至设置在控制器130内的总线BUS。同样地，第一存储器装置1501的第一平面PLANE1通过第二路径WAY2和通道CHANNEL被联接至存储器接口142，并因此被联接至控制器130内的总线。

第二存储器装置1502通过通道CHANNEL被联接至存储器接口142，并因此被联接至控制器130内的总线。第二存储器装置1502的第二平面PLANE2通过第三路径WAY1和通道CHANNEL被联接至存储器接口142，并因此被联接至控制器130内的总线。同样地，第二存储器装置1502的第三平面PLANE3通过通道CHANNEL和第四路径WAY4被联接至存储器接口142，并因此被联接至控制器130内的总线。

第一存储器装置1501和第二存储器装置1502可在每个平面单元基础上执行交错读取操作和串行读取操作二者，其将在稍后描述。

主机102通过主机接口132被联接至总线。可使用任何合适的主机接口。

处理器134包括用于在存储器系统110的整体操作中利用主机102来控制操作的主机控制器1342和用于在存储器系统110的整体操作中利用第一存储器装置1501和第二存储器装置1502来控制操作的存储器控制器1344。

例如，主机控制器1342控制主机控制器1342和主机102之间的命令、数据和地址的输入/输出操作。

例如，存储器控制器1344控制存储器控制器1344与第一存储器装置1501和第二存储器装置1502之间的命令、数据和地址的输入/输出操作。

图13是示出处理器134的操作的图。

由主机102产生并且应用至存储器系统110的外部读取命令OUT_RDCMD被输入至处理器134内的主机控制器1342。

主机控制器1342基于外部读取命令OUT_RDCMD的请求读取数据的尺寸和每个存储器装置的“最小读取尺寸”产生多个内部读取命令IN_RDCMD<1:N>。响应于多个内部读取命令IN_RDCMD<1:N>中的每个，第一存储器装置1501和第二存储器装置1502中的每个以“最小读取尺寸”数据单元由此读取数据。例如，当请求读取数据的尺寸为“K”时，请求读取数据可被分成“N”个数据单元，其中每个数据单元具有最小读取尺寸。因此，主机控制器1342产生用于第一存储器装置1501和第二存储器装置1502的“N”个内部读取命令IN_RDCMD<1:N>。

“最小读取尺寸”是可通过单个读取操作从第一存储器装置1501和第二存储器装置1502中的每个读取的数据的最小尺寸。

第一存储器装置1501和第二存储器装置1502中的每个的读取操作在平面基础上执行。这意味着第一存储器装置1501和第二存储器装置1502可在平面级别上并行地执行读取操作，即可对第0至第三平面PLANE<0:3>的全部并行地执行读取操作，同时在第0至第三平面PLANE<0:3>中的每个中在块级别上串行地执行读取操作，即对第0平面PLANE0中的多个块BLOCK0_<1:4>、第一平面PLANE1中的多个块BLOCK1_<1:4>、第二平面PLANE2中的多个块BLOCK2_<1:4>或第三平面PLANE3中的多个块BLOCK3_<1:4>串行地执行读取操作。

例如，在对第0平面PLANE0中的第二块BLOCK0_2进行读取操作期间，可对第一至第三平面PLANE<1:3>中的任意块并行执行读取操作。因此，当对第0平面的第二块执行读取操作时，也可并行即同时对第一平面、第二平面和第三平面的第二块执行多个读取操作。

或更简单地阐述，可一次对每个平面的一个块并行执行多个读取操作。例如，这意味着可对第0平面PLANE0的块1、第一平面PLANE1的块2、第二平面PLANE2的块2和第三平面PLANE3的块3执行多个读取操作。

然而，可对第0平面PLANE0中的多个块BLOCK0_<1:4>串行地执行读取操作。例如，直到在第一平面的剩余块中的任何一块例如块3中较早开始的读取操作已经完成，在第一平面的第二块中的读取操作才可以开始。

尽管在平面级别上并行执行读取操作，但是作为并行读取操作的结果的读取数据却通过联接通道和第0平面PLANE0-第三平面PLANE3的第一路径WAY1-第四路径WAY4被串行传输至控制器130。

因此，可通过单个读取操作从第一存储器装置1501和第二存储器装置1502读取的“最小读取尺寸”是指可在块级别(即第0平面PLANE0中的多个块BLOCK0_<1:4>中的每个块、第一平面PLANE1中的多个块BLOCK1_<1:4>中的每个块、第二平面PLANE2中的多个块BLOCK2_<1:4>中的每个块或第三平面PLANE3中的多个块BLOCK3_<1:4>中的每个块)上读取的数据的最小尺寸。

例如，单个读取操作的最小读取尺寸可以是页面单元(unit)或半页面单元。

例如，当“最小读取尺寸”是4KB并且外部读取命令OUT_RDCMD的请求读取数据的尺寸是32KB时，可产生总共8个内部读取命令IN_RDCMD<1:8>。

在多个内部读取命令IN_RDCMD<1:N>中，存储器控制器1344在根据与当前内部读取命令IN_RDCMD<i>相对应的当前存储器读取命令MD_RDCMD<i>对第一存储器装置1501和第二存储器装置1502的交错读取操作期间，基于下一个内部读取命令IN_RDCMD<i+1>产生下一个存储器读取命令MD_RDCMD<i+1>(1≤i≤N-1)。

例如，在“连续校验模式”中，存储器控制器1344基于第一内部读取命令IN_RDCMD<1>产生第一存储器读取命令MD_RDCMD<1>，并且根据第一存储器读取命令MD_RDCMD<1>对第一存储器装置1501和第二存储器装置1502执行读取操作。当根据第一存储器读取命令MD_RDCMD<1>对第一存储器装置1501和第二存储器装置1502执行读取操作时，存储器控制器1344基于第二内部读取命令IN_RDCMD<2>产生第二存储器读取命令MD_RDCMD<2>。

图14是示出根据本发明的实施例的在图12中示出的主机控制器1342的操作的图。

主机控制器1342基于外部读取命令OUT_RDCMD的请求读取数据的尺寸和存储器装置中的每个的“最小读取尺寸”产生多个内部读取命令IN_RDCMD<1:N>。

当产生多个内部读取命令IN_RDCMD<1:N>时，主机控制器1342可当请求读取数据的尺寸大于最小读取尺寸时，启用连续校验模式并且可当请求读取数据的尺寸小于最小读取尺寸时停用连续校验模式。用于启用连续校验模式的标准可根据设计者的选择变化。例如，当请求读取数据的尺寸是最小读取尺寸的两倍时，主机控制器1342可启用连续校验模式。

在启用的连续校验模式下，如上所述，存储器控制器1344在根据与多个内部读取命令IN_RDCMD<1:N>中的当前内部读取命令IN_RDCMD<i>相对应的当前存储器读取命令MD_RDCMD<i>对第一存储器装置1501和第二存储器装置1502的交错读取操作期间，基于下一个内部读取命令IN_RDCMD<i+1>产生下一个存储器读取命令MD_RDCMD<i+1>(1≤i≤N-1)。

在停用的连续校验模式下，存储器控制器1344基于全部内部读取命令IN_RDCMD<1:N>按顺序产生全部存储器读取命令MD_RDCMD<1:N>，然后根据与全部内部读取命令IN_RDCMD<1:N>相对应的按顺序产生的存储器读取命令MD_RDCMD<1:N>对第一存储器装置1501和第二存储器装置1502执行串行读取操作。

图15是示出在图12中示出的存储器控制器1344的操作的图。

如上参照图14所述，在步骤S10中，当请求读取数据的尺寸大于预定尺寸(例如最小读取尺寸)时，主机控制器1342可启用连续校验模式，并且当请求读取数据的尺寸小于预定尺寸时，主机控制器1342可停用连续校验模式。

在停用的连续校验模式下，在步骤S20中，在不执行读取操作的情况下，存储器控制器1344基于全部内部读取命令IN_RDCMD<1:N>按顺序产生全部存储器读取命令MD_RDCMD<1:N>。然后，在步骤S30中，存储器控制器1344根据与全部内部读取命令IN_RDCMD<1:N>相对应的按顺序产生的存储器读取命令MD_RDCMD<1:N>对第一存储器装置1501和第二存储器装置1502执行串行读取操作。

在启用的连续校验模式下，可对内部读取命令IN_RDCMD<1:N>反复执行步骤S40-S70，在每次重复时，指数“i”(1≤i≤N-1)增加1。

在步骤S40中，如上所述，存储器控制器1344在根据与多个内部读取命令IN_RDCMD<1:N>中的当前内部读取命令IN_RDCMD<i>相对应的当前存储器读取命令MD_RDCMD<i>对第一存储器装置1501和第二存储器装置1502的交错读取操作期间，基于下一个内部读取命令IN_RDCMD<i+1>产生下一个存储器读取命令MD_RDCMD<i+1>(1≤i≤N-1)。

在步骤S50中，存储器控制器1344校验根据下一个存储器读取命令MD_RDCMD<i+1>对第一存储器装置1501和第二存储器装置1502的读取操作是否为交错读取操作。

当作为步骤S50的结果，根据下一个存储器读取命令MD_RDCMD<i+1>对第一存储器装置1501和第二存储器装置1502的读取操作是交错读取操作时，存储器控制器1344重复步骤S40-S70同时增加指数“i”。

当作为步骤S50的结果，根据下一个存储器读取命令MD_RDCMD<i+1>对第一存储器装置1501和第二存储器装置1502的读取操作不是交错读取操作时，在步骤S60中，存储器控制器1344增加初始被设为0的计数值。

在步骤S70中，存储器控制器1344校验计数值是否小于设定值(例如设定值为2)。

当作为步骤S70的结果，计数值小于设定值时，存储器控制器1344重复步骤S40-S70同时增加指数“i”。

当作为步骤S70的结果，计数值等于或大于设定值时，在步骤S80中，存储器控制器1344停用当前启用的连续校验模式。

在步骤S80之后，存储器控制器1344对多个内部读取命令IN_RDCMD<1:N>中的剩余内部读取命令执行步骤S20和S30。

根据如上所述的存储器控制器1344的操作，存储器控制器1344的操作划分如下。

根据停用的连续校验模式下的全部内部读取命令IN_RDCMD<1:N>执行存储器控制器1344的第一操作。

在这种情况下，存储器控制器1344执行如上所述的步骤S20和S30。

根据启用的连续校验模式下的内部读取命令IN_RDCMD<1:N>执行存储器控制器1344的第二操作。

在这种情况下，存储器控制器1344重复如上所述的步骤S40和S50，同时每次重复增加指数“i”。

例如，假设根据第一存储器读取命令MD_RDCMD<1>和第二存储器读取命令MD_RDCMD<2>二者对第一存储器装置1501和第二存储器装置1502的读取操作都是交错读取操作，则存储器控制器1344在根据与多个内部读取命令IN_RDCMD<1:N>中的第一内部读取命令IN_RDCMD<1>相对应的第一存储器读取命令MD_RDCMD<1>对第一存储器装置1501和第二存储器装置1502的交错读取操作期间，基于第二内部读取命令IN_RDCMD<2>产生第二存储器读取命令MD_RDCMD<2>。然后，存储器控制器1344在根据与多个内部读取命令IN_RDCMD<1:N>中的第二内部读取命令IN_RDCMD<2>相对应的第二存储器读取命令MD_RDCMD<2>对第一存储器装置1501和第二存储器装置1502的交错读取操作期间，基于第三内部读取命令IN_RDCMD<3>产生第三存储器读取命令MD_RDCMD<3>。

总之，在启用的连续校验模式下，根据当前存储器读取命令MD_RDCMD<i>和下一个存储器读取命令MD_RDCMD<i+1>二者执行对第一存储器装置1501和第二存储器装置1502的交错读取操作，且存储器控制器1344从第一存储器装置1501和第二存储器装置1502按顺序读取“最小读取尺寸”的数据。

根据在启用的连续校验模式下的内部读取命令IN_RDCMD<1:N>的部分和在停用的连续校验模式下的内部读取命令IN_RDCMD<1:N>的剩余部分执行存储器控制器1344的第三操作。

在这种情况下，如上所述，在启用的连续校验模式下，存储器控制器1344重复步骤S40-S70，同时每次重复增加指数“i”；然后在步骤S80中，停用当前启用的连续校验模式；然后如上所述，在停用的连续校验模式下，执行步骤S20和S30。

如上所述，在步骤S50中，存储器控制器1344校验根据下一个存储器读取命令MD_RDCMD<i+1>对第一存储器装置1501和第二存储器装置1502的读取操作是否为交错读取操作。

当作为步骤S50的结果，根据下一个存储器读取命令MD_RDCMD<i+1>对第一存储器装置1501和第二存储器装置1502的读取操作是交错读取操作时，存储器控制器1344重复步骤S40-S70，同时增加指数“i”。

例如，假设根据第一存储器读取命令MD_RDCMD<1>和第二存储器读取命令MD_RDCMD<2>二者对第一存储器装置1501和第二存储器装置1502的读取操作都是交错读取操作，则存储器控制器1344在根据与多个内部读取命令IN_RDCMD<1:N>中的第一内部读取命令IN_RDCMD<1>相对应的第一存储器读取命令MD_RDCMD<1>对第一存储器装置1501和第二存储器装置1502的交错读取操作期间，基于第二内部读取命令IN_RDCMD<2>产生第二存储器读取命令MD_RDCMD<2>。然后，存储器控制器1344在根据与多个内部读取命令IN_RDCMD<1:N>中的第二内部读取命令IN_RDCMD<2>相对应的第二存储器读取命令MD_RDCMD<2>对第一存储器装置1501和第二存储器装置1502的交错读取操作期间，基于第三内部读取命令IN_RDCMD<3>产生第三存储器读取命令MD_RDCMD<3>。

当如在步骤S50中确定的根据下一个存储器读取命令MD_RDCMD<i+1>对第一存储器装置1501和第二存储器装置1502的读取操作不是交错读取操作时，在步骤S60中，存储器控制器1344增加计数值。

例如，假设根据除了第一存储器读取命令MD_RDCMD<1>和第二存储器读取命令MD_RDCMD<2>之外的剩余存储器读取命令MD_RDCMD<3:N>对第一存储器装置1501和第二存储器装置1502的读取操作不是交错读取操作。

当作为步骤S50的结果，根据第三存储器读取命令MD_RDCMD<3>(即i＝2)对第一存储器装置1501和第二存储器装置1502的读取操作不是交错读取操作时，在步骤S60中，存储器控制器1344将计数值增加至“1”。在步骤S70中，存储器控制器1344校验计数值是否小于设定值2。因为计数值1小于设定值2，所以存储器控制器1344重复步骤S40-S70并且将指数增加至3。

在指数增加为3的情况下重复步骤S40-S70期间，存储器控制器1344在根据与第三内部读取命令IN_RDCMD<3>相对应的第三存储器读取命令MD_RDCMD<3>对第一存储器装置1501和第二存储器装置1502的读取操作期间，基于第四内部读取命令IN_RDCMD<4>产生第四存储器读取命令MD_RDCMD<4>。当作为步骤S50的结果，根据第四存储器读取命令MD_RDCMD<4>(即i＝3)对第一存储器装置1501和第二存储器装置1502的读取操作不是交错读取操作时，在步骤S60中，存储器控制器1344将计数值增加至2。然后，因为计数值2等于设定值2，所以在步骤S80中，存储器控制器1344停用当前启用的连续校验模式。在步骤S80之后，存储器控制器1344在停用的连续校验模式下对剩余的第五-第N内部读取命令IN_RDCMD<5:N>执行步骤S20和S30。

因此，通过步骤S20和S30，由第五-第N内部读取命令IN_RDCMD<5:N>产生第五-第N存储器读取命令MD_RDCMD<5:N>。因此，在停用的连续校验模式下，总共产生当前的第五-第N存储器读取命令MD_RDCMD<5:N>，然后存储器控制器1344根据按顺序产生的第四-第N存储器读取命令MD_RDCMD<4:N>对第一存储器装置1501和第二存储器装置1502执行串行读取操作。

总之，当根据存储器读取命令MD_RDCMD<1:N>的部分的读取操作是交错读取操作，同时根据存储器读取命令MD_RDCMD<1:N>的剩余部分的读取操作不是交错读取操作时，在启用的连续校验模式下，根据存储器读取命令MD_RDCMD<1:N>的部分执行交错读取操作，并在停用的连续校验模式下，根据存储器读取命令MD_RDCMD<1:N>的剩余部分执行串行读取操作。针对根据存储器读取命令MD_RDCMD<1:N>的部分执行的交错读取操作执行存储器控制器1344的上述第一操作，同时针对根据存储器读取命令MD_RDCMD<1:N>的剩余部分执行的串行读取操作执行存储器控制器1344的上述第二操作。

在停用的连续校验模式下串行读取操作的示例如下。

根据图12的实施例，可假设根据与当前内部读取命令IN_RDCMD<i>相对应的当前存储器读取命令MD_RDCMD<i>的读取操作在包括在第一存储器装置1501的第一平面PLANE1中的多个块BLOCK1_<1:4>中的第一块BLOCK1_1中执行。此外，可假设根据与下一个内部读取命令IN_RDCMD<i+1>相对应的下一个存储器读取命令MD_RDCMD<i+1>的读取操作在包括在第一存储器装置1501的第一平面PLANE1中的多个块BLOCK1_<1:4>中的第三块BLOCK1_3中执行。在根据当前存储器读取命令MD_RDCMD<i>的读取操作和根据下一个存储器读取命令MD_RDCMD<i+1>的读取操作在相同的第一平面PLANE1中执行的这种情况下，两种读取操作不是交错读取操作而是串行读取操作。

在启用的连续校验模式下交错读取操作的示例如下。

根据图12的实施例，可假设根据与当前内部读取命令IN_RDCMD<i>相对应的当前存储器读取命令MD_RDCMD<i>的读取操作在包括在第一存储器装置1501的第一平面PLANE1中的多个块BLOCK1_<1:4>中的第一块BLOCK1_1中执行。此外，可假设根据与下一个内部读取命令IN_RDCMD<i+1>相对应的下一个存储器读取命令MD_RDCMD<i+1>的读取操作在包括在第一存储器装置1501的第0平面PLANE0中的多个块BLOCK0_<1:4>中的第一块BLOCK0_1中执行。在根据当前存储器读取命令MD_RDCMD<i>的读取操作和根据下一个存储器读取命令MD_RDCMD<i+1>的读取操作在不同的第一平面PLANE1和第0平面PLANE0中执行的这种情况下，根据当前存储器读取命令MD_RDCMD<i>的读取操作和根据下一个存储器读取命令MD_RDCMD<i+1>的读取操作是交错读取操作。

在该技术中，当从主机应用的外部读取命令请求读取尺寸大于预设尺寸(例如最小读取尺寸)的数据时，在外部读取命令的请求读取数据的尺寸和预设尺寸的基础上产生多个内部读取命令。根据与当前内部读取命令相对应的当前存储器读取命令的读取操作和用于基于下一个内部读取命令产生下一个存储器读取命令的操作重叠。此时，根据下一个存储器读取命令的读取操作和根据当前存储器读取命令的读取操作是交错读取操作。

因此，存在的优点是可最小化处理请求读取尺寸大于预设尺寸的数据的外部读取命令所需的时间。

虽然已经为说明的目的描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如权利要求书中限定的本发明的精神和范围的情况下，可进行各种变型和修改。

Claims (16)

1.一种存储器系统，其包括：

多个存储器装置；

主机控制器，其适于基于外部读取命令的请求读取数据的尺寸和所述多个存储器装置中的每个的最小读取尺寸产生多个内部读取命令；以及

存储器控制器，其适于在根据与所述内部读取命令中的当前内部读取命令相对应的当前存储器读取命令对所述存储器装置的交错读取操作期间，基于所述内部读取命令中的下一个内部读取命令产生下一个存储器读取命令。

2.根据权利要求1所述的存储器系统，其中所述内部读取命令的数量取决于所述外部读取命令的请求读取数据的尺寸和所述最小读取尺寸。

3.根据权利要求1所述的存储器系统，其中所述主机控制器进一步适于：

当请求读取数据的尺寸大于所述最小读取尺寸的预定倍数时，启用连续校验模式，以及

当请求读取数据的尺寸小于所述最小读取尺寸的预定倍数时，停用所述连续校验模式。

4.根据权利要求3所述的存储器系统，其中在所启用的连续校验模式下，所述存储器控制器在根据与所述内部读取命令中的所述当前内部读取命令相对应的所述当前存储器读取命令对所述存储器装置的交错读取操作期间，基于所述内部读取命令中的下一个内部读取命令产生下一个存储器读取命令。

5.根据权利要求3所述的存储器系统，其中所述存储器控制器进一步适于在所停用的连续校验模式下，基于全部所述内部读取命令按顺序产生全部所述存储器读取命令，以及然后根据与全部所述内部读取命令相对应的按顺序所产生的存储器读取命令对所述存储器装置执行串行读取操作。

6.根据权利要求3所述的存储器系统，其中所述存储器控制器进一步适于当根据预定数量的存储器读取命令对所述存储器装置的读取操作不是交错读取操作时，停用所启用的连续校验模式。

7.根据权利要求6所述的存储器系统，其中所述存储器装置中的每个存储器装置包括多个平面，并且所述最小读取尺寸是通过单个读取操作从所述平面中的每个平面读取的数据的单元尺寸。

8.根据权利要求7所述的存储器系统，其中当对所述平面中的相同平面将执行根据所述预定数量的存储器读取命令的读取操作时，所述存储器控制器停用所启用的连续校验模式。

9.一种存储器系统的操作方法，所述存储器系统包括多个存储器装置，所述操作方法包括：

基于外部读取命令的请求读取数据的尺寸和最小读取尺寸产生多个内部读取命令；以及

在根据与所述内部读取命令中的当前内部读取命令相对应的当前存储器读取命令对所述存储器装置的交错读取操作期间，基于所述内部读取命令中的下一个内部读取命令产生下一个存储器读取命令。

10.根据权利要求9所述的操作方法，其中所述内部读取命令的数量取决于所述外部读取命令的请求读取数据的尺寸和所述最小读取尺寸。

11.根据权利要求9所述的操作方法，其进一步包括第一模式设置，用于：

当请求读取数据的尺寸大于所述最小读取尺寸的预定倍数时，启用连续校验模式，以及

当请求读取数据的尺寸小于所述最小读取尺寸的预定倍数时，停用所述连续校验模式。

12.根据权利要求11所述的操作方法，其中所述下一个存储器读取命令的产生在所启用的连续校验模式下执行。

13.根据权利要求11所述的操作方法，其进一步包括在所停用的连续校验模式下，基于全部所述内部读取命令按顺序产生全部所述存储器读取命令，以及然后根据与全部所述内部读取命令相对应的按顺序所产生的存储器读取命令对所述存储器装置执行串行读取操作。

14.根据权利要求11所述的操作方法，其进一步包括当根据预定数量的存储器读取命令对所述存储器装置的读取操作不是交错读取操作时，停用所启用的连续校验模式。

15.根据权利要求14所述的操作方法，

其中所述存储器装置中的每个存储器装置包括多个平面，以及

其中所述最小读取尺寸是通过单个读取操作从所述平面中的每个平面读取的数据的单元尺寸。

16.根据权利要求15所述的操作方法，当对所述平面中的相同平面将执行根据所述预定数量的存储器读取命令的读取操作时，执行所启用的连续校验模式的停用。