CN106598877A - 存储器系统及该存储器系统的操作方法 - Google Patents

Abstract

本发明公开一种存储器系统，其包括：存储器装置，其包括多个存储区域；以及控制器，其适用于使用存储用于将多个逻辑地址映射至对应于多个存储区域的多个物理地址的多条映射信息的映射表从多个存储区域中选择由逻辑地址指示的存储区域。当N(N是大于2的整数)个逻辑地址在映射表中顺序地被检索时，控制器可基于对应于N个逻辑地址的第一被请求的逻辑地址的映射信息已经被存储在映射表中的位置缩小N个逻辑地址的第二被请求的逻辑地址在映射表中待被检索的检索范围。

Description

存储器系统及该存储器系统的操作方法

相关申请的交叉引用

本申请要求于2015年10月15日递交至韩国知识产权局的申请号为10-2015-0143852的韩国专利申请的优先权，其全部内容在此通过引用并入本文。

技术领域

本发明的示例性实施例总体涉及一种半导体设计技术，且更特别地，涉及一种支持地址映射操作的存储器系统及该存储器系统的操作方法。

背景技术

计算机环境范例已经转变至可随时随地使用的普适计算系统，这导致诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用的快速增加。这些便携式电子装置可以使用具有用于存储数据的存储器装置的存储器系统，即，数据存储装置。数据存储装置可以被用作为便携式电子装置的主存储器装置或辅助存储器装置。

由于使用半导体存储器装置的数据存储装置没有移动部件，它们提供良好的稳定性、耐用性、高的信息存取速度以及低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储器卡以及固态驱动器(SSD)。

发明内容

各种实施例涉及一种能够在地址映射表中更加有效且快速地检索由主机顺序地请求的多个逻辑地址的存储器系统以及该存储器系统的操作方法。

在实施例中，存储器系统包括：存储器装置，其包括多个存储区域；以及控制器，其适用于使用存储用于将多个逻辑地址映射至对应于多个存储区域的多个物理地址的多条映射信息的映射表从多个存储区域中选择由逻辑地址指示的存储区域。当N(N是大于2的整数)个逻辑地址在映射表中顺序地被检索时，控制器可基于对应于N个逻辑地址的第一被请求的逻辑地址的映射信息已经被存储在映射表中的位置缩小N个逻辑地址的第二被请求的逻辑地址在映射表中待被检索的检索范围。

控制器可以适用于基于对应于多条映射信息的逻辑地址的各自的值的量级或大小调整多条映射信息被存储在映射表中的位置，以及基于分别的N个逻辑地址的值的量级或大小调整被请求的N个逻辑地址在映射表中被检索的序列。

如果多条映射信息被调整为使得当分别对应于多条映射信息的量级或大小的值具有相对较小的值时，多条映射信息被存储在映射表中相对较低的位置中，以及N个逻辑地址被调整为使得当N个逻辑地址具有相对较小的值时，N个逻辑地址在映射表中相对较早地被检索，则控制器可以适用于只在存储在高于对应于第一被请求的逻辑地址的映射信息已经被存储在映射表中的位置的位置中的映射信息中检索N个逻辑地址的第二被请求的逻辑地址。

如果多条映射信息被调整为使得当分别对应于多条映射信息的量级或大小的值具有相对较小的值时，多条映射信息被存储在映射表中相对较低的位置中，以及N个逻辑地址被调整为使得当N个逻辑地址具有相对较大的值时，N个逻辑地址在映射表中相对较早地被检索，则控制器可以适用于只在存储在低于对应于第一被请求的逻辑地址的映射信息已经被存储在映射表中的位置的位置中的映射信息中检索N个逻辑地址的第二被请求的逻辑地址。

如果多条映射信息被调整为使得当分别对应于多条映射信息的量级或大小的值具有相对较大的值时，多条映射信息被存储在映射表中相对较低的位置中，以及N个逻辑地址被调整为使得当N个逻辑地址具有相对较小的值时，N个逻辑地址在映射表中相对较早地被检索，则控制器可以适用于只在存储在低于对应于第一被请求的逻辑地址的映射信息已经被存储在映射表中的位置的位置中的映射信息中检索N个逻辑地址的第二被请求的逻辑地址。

如果多条映射信息被调整为使得当分别对应于多条映射信息的量级或大小的值具有相对较大的值时，多条映射信息被存储在映射表中相对较低的位置中，以及N个逻辑地址被调整为使得当N个逻辑地址具有相对较大的值时，N个逻辑地址在映射表中相对较早地被检索，则控制器可以适用于只在存储在高于对应于第一被请求的逻辑地址的映射信息已经被存储在映射表中的位置的位置中的映射信息中检索N个逻辑地址的第二被请求的逻辑地址。

如果N个逻辑地址的第一被请求的逻辑地址值和第二被请求的逻辑地址值具有等于或小于预定值的差，则控制器可以适用于使用二分检索方法在映射表中检索第一被请求的逻辑地址并使用线性检索方法在映射表中检索第二被请求的逻辑地址。

如果N个逻辑地址的第一被请求的逻辑地址值和第二被请求的逻辑地址值具有等于或大于预定值的差，则控制器可以适用于使用二分检索方法在映射表中检索第一被请求的逻辑地址并使用二分检索方法在映射表中检索第二被请求的逻辑地址。

控制器可以适用于将多条映射信息存储在存储器装置中、在多条映射信息中选择M条映射信息(M是大于N的整数)、将M条映射信息装载至临时存储空间、基于分别对应于被装载的映射信息的逻辑地址的值的量级或大小调整被装载的映射信息被存储在临时存储空间中的位置以及基于N个逻辑地址的值的量级或大小调整N个逻辑地址在被装载的映射信息中被检索的序列。

存储器装置可以包括分别包含多个页面的多个块，以及多个存储区域可以分别对应于多个块。

存储器装置可以包括分别地包括多个页面的多个块，以及多个存储区域可以分别地对应于多个页面。

在实施例中，包含有包括多个存储区域的存储器装置的存储器系统的操作方法用于使用已经存储用于将多个逻辑地址映射至对应于多个存储区域的多个物理地址的多条映射信息的映射表从多个存储区域中选择由逻辑地址指示的存储区域，操作方法可以包括在映射表中检索N个逻辑地址(N是大于2的整数)的第一被请求的逻辑地址的第一检索步骤以及基于通过第一检索步骤检索的映射信息已经被存储在映射表中的位置控制检索范围并且检索N个逻辑地址的第二被请求的逻辑地址的第二检索步骤。

操作方法可以进一步包括在第一检索步骤之前的基于分别对应于多条映射信息的逻辑地址的值的量级或大小调整多条映射信息被存储在映射表中的位置的位置调整步骤，以及在第一检索步骤之前的基于分别的N个逻辑地址的值的量级或大小调整N个逻辑地址在映射表中被检索的序列的序列调整步骤。

位置调整步骤可以包括调整多条映射信息被存储在映射表中的位置使得当分别对应于多条映射信息的量级或大小的值具有相对较小的值时多条映射信息被存储在映射表中的相对较低的位置中的第一位置确定步骤，以及调整多条映射信息被存储在映射表中的位置使得当分别对应于多条映射信息的量级或大小的值具有相对较小的值时多条映射信息被存储在映射表中的相对较高的位置中的第二位置确定步骤。

序列调整步骤可包括调整N个逻辑地址在映射表中被检索的序列使得当分别的N个逻辑地址的值具有相对较小的值时N个逻辑地址在映射表中相对较早的被检索的第一序列确定步骤，以及调整N个逻辑地址在映射表中被检索的序列使得当分别的N个逻辑地址的值具有相对较大的值时N个逻辑地址在映射表中相对较早的被检索的第二序列确定步骤。

在第一位置确定步骤和第一序列确定步骤被执行后，第二检索步骤可以包括只在存储在高于通过第一检索步骤检索的映射信息已经被存储在映射表中的位置的位置中的映射信息中检索N个逻辑地址的第二被请求的逻辑地址，在第一位置确定步骤和第一序列确定步骤被执行后，第二检索步骤可以包括只在被存储在低于通过第一检索步骤检索的映射信息已经被存储在映射表中的位置的位置中的映射信息中检索N个逻辑地址的第二被请求的逻辑地址，在第二位置确定步骤和第一序列确定步骤被执行后，第二检索步骤可以包括只在存储在低于通过第一检索步骤检索的映射信息已经被存储在映射表中的位置的位置中的映射信息中检索N个逻辑地址的第二被请求的逻辑地址，以及在第二位置确定步骤和第一序列确定步骤被执行后，第二检索步骤可以包括只在存储在高于通过第一检索步骤检索的映射信息已经被存储在映射表中的位置的位置中的映射信息中检索N个逻辑地址的第二被请求的逻辑地址。

当N个逻辑地址的第一被请求的逻辑地址值和第二被请求的逻辑地址值具有预定值的差或更小的差时，操作方法可以进一步包括在第一检索步骤中使用二分检索方法和在第二检索步骤中使用线性检索方法的步骤。

当N个逻辑地址的第一被请求的逻辑地址值和第二被请求的逻辑地址值具有预定值的差或更大差时，操作方法可以进一步包括在第一检索步骤中使用二分检索方法和在第二检索步骤中使用二分检索方法的步骤。

位置调整步骤可以包括将多条映射信息存储在存储器装置中、在多条映射信息中选择M条映射信息(M是大于N的整数)、将M条映射信息装载至临时存储空间上以及基于分别对应于被装载的映射信息的逻辑地址的值的量级或大小调整被装载的映射信息被存储在临时存储空间中的位置。

序列调整步骤可以包括基于分别的N个逻辑地址的值的量级或大小调整N个逻辑地址在被装载的映射信息中被检索的序列。

附图说明

图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的简图。

图2是示出根据本发明的实施例的包括多个存储块的存储器装置的简图。

图3是示出根据本发明的实施例的存储器装置的存储块的电路图。

图4、图5、图6、图7、图8、图9、图10和图11是图示地示出根据本发明的多种实施例的存储器装置的简图。

图12A至图12F是示出根据本发明的实施例的在存储器系统中为主机请求的逻辑地址检索映射表的操作的简图。

具体实施方式

下面将参照附图更详细地描述各种实施例。然而，本发明可以不同的形式呈现且不应被解释为限于在本文中提出的实施例。而是，这些实施例被提供使得本公开将是彻底且完整的并将本发明充分传达给本领域技术人员。在整个公开中，相似的参考编号指的是本发明的各种附图和实施例中的相似部件。

图1是示出根据实施例的包括存储器系统的数据处理系统的简图。

参照图1，数据处理系统100可以包括主机102和存储器系统110。

主机102可以包括例如诸如移动电话、MP3播放器和膝上型电脑的便携式电子装置或诸如台式电脑、游戏机、电视和投影仪的电子装置。

存储器系统110可以响应于来自主机102的请求而操作，且尤其是，存储待被主机102访问的数据。换言之，存储器系统110可以被用作主机102的主存储器系统或辅助存储器系统。存储器系统110可以根据与主机102电联接的主机接口的协议利用各种存储装置中的任意一个来实施。存储器系统110可以利用诸如以下的各种存储装置中的任意一个来实施：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小量级或尺寸的MMC(RS-MMC)以及微型-MMC、安全数码(SD)卡、迷你-SD及微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能多媒体(SM)卡、记忆棒等。

用于存储器系统110的存储装置可以利用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储装置或诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)以及电阻式RAM(RRAM)的非易失性存储器装置来实施。

存储器系统110可以包括存储待被主机102访问的数据的存储器装置150以及可以控制存储器装置150中的存储的数据的控制器130。

控制器130和存储器装置150可以被集成在一个半导体装置中。例如，控制器130和存储器装置150可以被集成在一个半导体装置中且配置固态驱动器(SSD)。当存储器系统110被用作SSD时，与存储器系统110电联接的主机102的操作速度可以被显著地提高。

控制器130和存储器装置150可以被集成在一个半导体装置中并配置存储卡。控制器130和存储卡150可以被集成在一个半导体装置中并配置存储卡，诸如个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒介(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数码(SD)卡、迷你-SD、微型-SD和SDHC以及通用闪存(UFS)装置。

再如，存储器系统110可以配置电脑、超便携移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式电脑、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、航海装置、黑匣子、数码相机、数码多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置中的一个、配置计算机网络的各种电子装置中的一个、配置远程信息处理网络的各种电子装置中的一个、RFID装置或配置计算系统的各种组成元件中的一个。

存储器系统110的存储器装置150可以在电源被中断时保留存储的数据，且尤其是，在写入操作期间存储由主机102提供的数据并在读取操作期间将存储的数据提供至主机102。存储器装置150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页面。每个页面可以包括多个存储器单元，多个字线(WL)被电联接至多个存储器单元。存储器装置150可以是非易失性存储器装置，例如，闪速存储器。闪速存储器可以具有三维(3D)堆栈结构。稍后将参照图2至图11详细地描述存储器装置150的结构和存储器装置150的三维(3D)堆栈结构。

存储器系统110的控制器130可以响应于来自主机102的请求控制存储器装置150。控制器130可以将从存储器装置150读取的数据提供至主机102，以及将从主机102提供的数据存储在存储器装置150中。为了这个目的，控制器130可以控制存储器装置150的全部操作，诸如读取操作、写入操作、编程操作和擦除操作。

详细地，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪速控制器142和存储器144。

主机接口单元132可以处理由主机102提供的命令和数据，以及可以通过诸如以下的各种接口协议中的至少一个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-高速(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、加强型小型磁盘接口(ESDI)以及集成驱动电子(IDE)。

ECC单元138可以在读取操作期间检测和校正从存储器装置150读取的数据中的错误。在错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可不校正错误位，以及可以输出指示校正错误位失败的错误校正失败信号。

ECC单元138可以基于诸如以下的编码调制执行错误校正操作：低密度奇偶校验检查(LDPC)码、博斯-乔德里-霍昆格姆(BCH)码、并行级联卷积码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、格码调制(TCM)、组编码调制(BCM)等。ECC单元138可以包括用于错误校正操作的全部电路、系统或装置。

PMU140可以提供和管理控制器130的电源，即，用于包括在控制器130中的组成元件的电源。

NFC142可以作为控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求而控制存储器装置150。当存储器装置150为闪速存储器时，尤其当存储器装置150为NAND闪速存储器时，NFC142可以在处理器134的控制下产生用于存储器装置150的控制信号并处理数据。

存储器144可以作为存储器系统110和控制器130的工作存储器，并存储用于驱动存储器系统110和控制器130的数据。控制器130可以响应于来自主机102的请求而控制存储器装置150。例如，控制器130可以将从存储器装置150读取的数据提供至主机102并将由主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可以存储由控制器130和存储器装置150用于读取操作、写入操作、编程操作和擦除操作的数据。

存储器144可以利用易失性存储器来实施。存储器144可以利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以存储由主机102和存储器装置150用于读取和写入操作的数据。为了存储数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。

处理器134可以响应于来自主机102的写入请求或读取请求控制存储器系统110的一般操作以及用于存储器装置150的写入操作或读取操作。处理器134可以驱动被称为闪存转换层(FTL)的固件以控制存储器系统110的一般操作。处理器134可以利用微处理器或中央处理单元(CPU)来实施。

管理单元(未示出)可以被包括在处理器134中，且可以执行存储器装置150的坏块管理。管理单元可以找到处于用于进一步使用的不令人满意的条件中的包括在存储器装置150中的的坏存储块，并在坏存储块上执行坏块管理。当存储器装置150为闪速存储器例如NAND闪速存储器时，由于NAND逻辑功能的特性，编程失败可发生在写入操作期间，例如，发生在编程操作期间。在坏块管理期间，编程失败的存储块或坏存储块的数据可以被编程在新的存储块中。并且，由于编程失败导致的坏块使具有3D堆栈结构的存储器装置150的利用效率和存储器系统100的可靠性严重地恶化，因此需要可靠的坏块管理。

图2是示出图1中所示的存储器装置150的示意图。

参照图2，存储器装置150可以包括多个存储块，例如，第0至第(N-1)个块210至240。多个存储块210至240中的每一个可以包括多个页面，例如，2^M数量的页面(2^M个PAGES)，本发明将不限于此。多个页面中的每一个可以包括多个存储器单元，其中多个字线被电联接至多个存储器单元。

并且，根据可以被存储或表达在每一存储器单元中的位的数量，存储器装置150可以包括多个存储块，如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可以包括利用存储器单元实施的多个页面，每个存储器单元能够存储1位数据。MLC存储块可以包括利用每个都能够存储多位数据例如两位或更多位数据的存储器单元实施的多个页面。包括利用每个都能够存储3位数据的存储器单元实施的多个页面的MLC存储块可以被定义为三层单元(TLC)存储块。

多个存储块210至240中的每一个可以在写入操作期间存储从主机装置102提供的数据，并可以在读取操作期间向主机102提供存储的数据。

图3为示出在图1中所示的多个存储块152至156中的一个的电路图。

参照图3，存储器装置150的存储块152可以包括分别电联接至位线BL0至BLm-1的多个单元字符串340。每一列的单元字符串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可以串联地被电联接在选择晶体管DST和SST之间。各自的存储器单元MC0至MCn-1可以通过每个都存储多个位的数据信息的多层单元(MLC)来配置。字符串340可以分别被电联接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示共源线。

尽管图3示出通过NAND闪速存储器单元配置的存储块152作为示例，但要注意的是，根据实施例的存储器装置150的存储块152并不限于NAND闪速存储器且可以通过NOR闪速存储器、结合至少两种存储器单元的混合闪速存储器或控制器内置在存储器芯片中的1-NAND闪速存储器来实现。半导体装置的操作特征可以不仅被应用至电荷存储层通过导电浮置栅极栅极极来配置的闪速存储器装置而且可以被应用至电荷存储层通过介电层来配置的电荷捕获闪存(CTF)。

存储器装置150的电压供应块310可以提供待根据操作模式被供应至各自的字线的字线电压，例如，编程电压、读取电压和过电压，以及待被供应至体材料(bulks)例如形成有存储器单元的阱区的电压。电压供应块310可在控制电路(未示出)的控制下执行电压生成操作。电压供应块310可以生成多个可变的读取电压以生成多个读取数据、在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个、选择被选择的存储块的字线中的一个以及将字线电压提供至被选择的字线和未被选择的字线。

存储器装置150的读取/写入电路320可以通过控制电路来控制，以及可以根据操作模式作为读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以作为读出放大器以用于从存储器单元阵列读取数据。而且，在编程操作期间，读取/写入电路320可以作为根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收待被写入存储器单元阵列的数据，并可以根据被输入的数据驱动位线。为了这个目的，读取/写入电路320可以包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322、324和326，且多个锁存器(未示出)可以被包括在页面缓冲器322、324和326中的每一个中。

图4至图11为示出图1中所示的存储器装置150的示意图。

图4是示出图1中所示的存储器装置150的多个存储块152至156的示例的框图。

参照图4，存储器装置150可以包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以三维(3D)结构或垂直结构实现。各自的存储块BLK0至BLKN-1可以包括在第一至第三方向例如x轴方向、y轴方向和z轴方向上延伸的结构。

各自的存储块BLK0至BLKN-1可以包括在第二方向上延伸的多个NAND字符串NS。多个NAND字符串NS可以在第一方向和第三方向上提供。每一NAND字符串NS可以被电联接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL以及共源线CSL。也就是说，各自的存储块BLK0至BLKN-1可以被电联接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL以及多个共源线CSL。

图5是图4中所示的多个存储块BLK0至BLKN-1中的一个BLKi的立体图。图6为图5中所示的存储块BLKi的沿线I-I＇截取的截面图。

参照图5和图6，存储器装置150的多个存储块中的存储块BLKi可以包括在第一至第三方向上延伸的结构。

基板5111可以被提供。基板5111可以包括掺杂有第一类型杂质的硅材料。基板5111可以包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如，袋(pocket)p-阱，以及包括环绕p-型阱的n-型阱。尽管假设基板5111为p-型硅，但要注意的是，基板5111不限于p-型硅。

在第一方向上延伸的多个掺杂区域5311至5314可以被设置在基板5111上。多个掺杂区域5311至5314可以包含不同于基板5111的第二类型的杂质。多个掺杂区域5311至5314可以掺杂有n-型杂质。尽管在这里假设第一至第四掺杂区域5311至5314为n-型，但要注意的是，第一至第四掺杂区域5311至5314不限于为n-型。

在第一和第二掺杂区域5311和5312之间的基板5111上的区域中，在第一方向上延伸的多个介电材料5112可以在第二方向上顺序地设置。介电材料5112和基板5111可以在第二方向上彼此隔开预定距离。介电材料5112可以包括诸如二氧化硅的介电材料。

在第一和第二掺杂区域5311和5312之间的基板5111上的区域中，可设置在第一方向上顺序地设置且在第二方向上穿过介电材料5112的多个柱状物5113。多个柱状物5113可以分别穿过介电材料5112且可以与基板5111电联接。每一柱状物5113可以通过多种材料来配置。每一柱状物5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。每一柱状物5113的表面层5114可以包括掺杂有与基板5111一样类型的杂质的硅材料。尽管在这里假设每一柱状物5113的表面层5114可以包括p-型硅，但每一柱状物5113的表面层5114不限于为p-型硅。

每一柱状物5113的内层5115可以由介电材料形成。每一柱状物5113的内层5115可以被诸如二氧化硅的介电材料填充。

在第一和第二掺杂区域5311和5312之间的区域中，介电层5116可以沿着介电材料5112、柱状物5113和基板5111的暴露表面设置。介电层5116的厚度可以小于介电层材料5112之间的距离的一半。换言之，可设置不同于介电材料5112和介电层5116的材料的区域可以被设置在(i)被设置在介电材料5112的第一介电材料的底面上的介电层5116和(ii)被设置在介电材料5112的第二介电材料的顶面上的介电层5116之间。介电材料5112位于第一介电材料下方。

在第一和第二掺杂区域5311和5312之间的区域中，导电材料5211至5291可以被设置在介电层5116的暴露表面上。在第一方向上延伸的导电材料5211可以被设置在邻近基板5111的介电材料5112和基板5111之间。尤其是，在第一方向上延伸的导电材料5211可以被设置在(i)设置在基板5111上的介电层5116和(ii)设置在邻近基板5111的介电材料5112的底面上的介电层5116之间。

在第一方向上延伸的导电材料可以被设置在(i)设置在介电材料5112中的一个的顶面上的介电层5116和(ii)设置在被设置在特定介电材料5112上的介电材料5112的另一个介电材料的底面上的介电层5116之间。在第一方向上延伸的导电材料5221至5281可以被设置在介电材料5112之间。在第一方向上延伸的导电材料5291可以被设置在最上面的介电材料5112上。在第一方向上延伸的导电材料5211至5291可以是金属材料。在第一方向上延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。

在第二和第三掺杂区域5312和5313之间的区域中，可设置与在第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第二和第三掺杂区域5312和5313之间的区域中，可设置在第一方向上延伸的多个介电材料5112、顺序地设置在第一方向上且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向上延伸的多个导电材料5212至5292。

在第三和第四掺杂区域5313和5314之间的区域中，可设置与第一和第二掺杂区域5311和5312之间相同的结构。例如，在第三和第四掺杂区域5313和5314之间的区域中，可设置在第一方向上延伸的多个介电材料5112、顺序地设置在第一方向上且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向上延伸的多个导电材料5213至5293。

漏极5320可以分别设置在多个柱状物5113上。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺有n-型杂质的硅材料。尽管为了方便起见假设漏极5320包括n-型硅，但要注意的是，漏极5320不限于为n-型硅。例如，每一漏极5320的宽度可以大于每一对应的柱状物5113的宽度。每一漏极5320可以焊盘的形状设置在每一对应的柱状物5113的顶面上。

在第三方向上延伸的导电材料5331至5333可以设置在漏极5320上。导电材料5331至5333可以顺序地设置在第一方向上。各自的导电材料5331至5333可以与对应区域的漏极5320电联接。在第三方向上延伸的漏极5320和导电材料5331至5333可以通过接触插头被电联接。在第三方向上延伸的导电材料5331至5333可以是金属材料。在第三方向上延伸的导电材料5331至5333可以是诸如多晶硅的导电材料。

在图5和图6中，各自的柱状物5113可以与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成字符串。各自的柱状物5113可以与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND字符串NS。每一NAND字符串NS可以包括多个晶体管结构TS。

图7是图6中所示的晶体管结构TS的截面图。

参照图7，在图6中所示的晶体管结构TS中，介电层5116可以包括第一至第三子介电层5117、5118和5119。

在每一柱状物5113中的p-型硅的表面层5114可以作为主体。邻近柱状物5113的第一子介电层5117可以作为遂穿介电层，以及可以包括热氧化层。

第二子介电层5118可以作为电荷存储层。第二子介电层5118可以作为电荷捕获层，且可以包括氮化物层或诸如氧化铝层、二氧化铪层等的金属氧化物层。

邻近导电材料5233的第三子介电层5119可以作为阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可以被形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、二氧化铪层等的高k介电层。

导电材料5233可以作为栅极(gate)或控制栅极。即，栅极或控制栅极5233、阻断介电层5119、电荷存储层5118、遂穿介电层5117和主体5114可以形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117至5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便起见，在每一柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。

存储块BLKi可以包括多个柱状物5113。即，存储块BLKi可以包括多个NAND字符串NS。具体地，存储块BLKi可以包括在第二方向或垂直于基板5111的方向上延伸的多个NAND字符串NS。

每一NAND字符串NS可以包括在第二方向上设置的多个晶体管结构TS。每一NAND字符串NS的多个晶体管结构TS中的至少一个可以作为字符串源极晶体管SST。每一NAND字符串NS的多个晶体管结构TS中的至少一个可以作为接地选择晶体管GST。

栅极或控制栅极可以对应于在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293。换言之，栅极或控制栅极可以在第一方向上延伸并形成字线和至少两个选择线、至少一个源极选择线SSL以及至少一个接地选择线GSL。

在第三方向上延伸的导电材料5331至5333可以被电联接至NAND字符串NS的一端。在第三方向上延伸的导电材料5331至5333可以作为位线BL。即，在一个存储块BLKi中，多个NAND字符串NS可以被电联接至一个位线BL。

在第一方向上延伸的第二类型掺杂区域5311至5314可以被设置至NAND字符串NS的其它端。在第一方向上延伸的第二类型掺杂区域5311至5314可以作为共源线CSL。

即，存储块BLKi可以包括在垂直于基板5111的方向例如第二方向上延伸的多个NAND字符串NS，并且可以作为例如电荷捕获型存储器的NAND闪速存储块，在NAND闪速存储块中，多个NAND字符串NS被电联接至一个位线BL。

尽管在图5至图7中示出在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293被设置在9层中，但要注意的是，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293不限于被设置在9层中。例如，在第一方向上延伸的导电材料被设置在8层、16层或任意多个层中。换言之，在一个NAND字符串NS中，晶体管的数量可以是8个、16个或更多个。

尽管在图5至图7中示出3个NAND字符串NS被电联接至一个位线BL，但要注意的是，实施例不限于具有被电联接至一个位线BL的3个NAND字符串NS。在存储块BLKi中，数量为m的NAND字符串NS可以被电联接至一个位线BL，m为正整数。根据被电联接至一个位线BL的NAND字符串NS的数量，也可以控制在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的数量和共源线5311至5314的数量。

进一步地，尽管图5至图7示出3个NAND字符串NS被电联接至在第一方向上延伸的一个导电材料，但要注意的是，实施例不限于具有被电联接至在第一方向上延伸的一个导电材料的3个NAND字符串NS。例如，数量为n的NAND字符串NS可以被电联接至在第一方向上延伸的一个导电材料，n为正整数。根据被电联接至在第一方向上延伸的一个导电材料的NAND字符串NS的数量，也可以控制位线5331至5333的数量。

图8为示出参照图5至图7描述的具有第一结构的存储块BLKi的等效电路图。

参照图8，在具有第一结构的块BLKi中，NAND字符串NS11至NS31可以被设置在第一位线BL1和共源线CSL之间。第一位线BL1可以对应于在第三方向上延伸的图5和图6的导电材料5331。NAND字符串NS12至NS32可以被设置在第二位线BL2和共源线CSL之间。第二位线BL2可以对应于在第三方向上延伸的图5和图6的导电材料5332。NAND字符串NS13至NS33可以被设置在第三位线BL3和共源线CSL之间。第三位线BL3可以对应于在第三方向上延伸的图5和图6的导电材料5333。

每一NAND字符串NS的源极选择晶体管SST可以被电联接至对应的位线BL。每一NAND字符串NS的接地选择晶体管GST可以被电联接至共源线CSL。存储器单元MC可以被设置在每一NAND字符串NS的源极选择晶体管SST和接地选择晶体管GST之间。

在这个示例中，NAND字符串NS可以通过行和列的单元定义以及被电联接至一个位线的NAND字符串NS可以形成一列。被电联接至第一位线BL1的NAND字符串NS11至NS31可以对应于第一列，被电联接至第二位线BL2的NAND字符串NS12至NS32可以对应于第二列，以及被电联接至第三位线BL3的NAND字符串NS13至NS33可以对应于第三列。被电联接至一个源极选择线SSL的NAND字符串NS可以形成一行。被电联接至第一源极选择线SSL1的NAND字符串NS11至NS13可以形成第一行，被联接至第二源极选择线SSL2的NAND字符串NS21至NS23可以形成第二行，以及被电联接至第三源极选择线SSL3的NAND字符串NS31至NS33可以形成第三行。

在每一NAND字符串NS中，高度可以被定义。在每一NAND字符串NS中，邻近接地选择晶体管GST的存储器单元MC1的高度可以具有值“1”。在每一NAND字符串NS中，当从基板5111开始测量时，存储器单元的高度可以随着存储器单元靠近源极选择晶体管SST而增加。在每一NAND串NS中，邻近源极选择晶体管SST的存储器单元MC6的高度可以为7。

在相同行中的NAND字符串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND字符串NS的源极选择晶体管SST可以分别地电联接至不同的源极选择线SSL1、SSL2和SSL3。

在相同行中的NAND字符串NS中的相同高度处的存储器单元可以共享字线WL。即，在相同的高度处，被电联接至不同行中的NAND字符串NS的存储器单元MC的字线WL可以被电联接。在相同行的NAND字符串NS中的相同高度处的虚拟存储器单元DMC可以共享虚拟字线DWL。即，在相同高度或水平处，被电联接至不同行中的NAND字符串NS的虚拟存储器单元DMC的虚拟字线DWL可以被电联接。

位于相同水平或高度或层处的字线WL或虚拟字线DWL可以在可设置在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电联接。在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触部被共同地电联接至上层。在上层处，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以被电联接。换言之，在相同行中的NAND字符串NS的接地选择晶体管GST可以共享接地选择线GSL。进一步地，在不同行中的NAND字符串NS的接地选择晶体管GST可以共享接地选择线GSL。即，NAND字符串NS11至NS13、NS21至NS23和NS31至NS33可以被电联接至接地选择线GSL。

共源线CSL可以被电联接至NAND字符串NS。在有源区域上和在基板5111上，第一至第四掺杂区域5311至5314可以被电联接。第一至第四掺杂区域5311至5314可以通过接触部被电联接至上层，且在上层处，第一至第四掺杂区域5311至5314可以被电联接。

即，如图8中所示，相同高度或水平的字线WL可以被电联接。因此，当在特定高度处的字线WL被选择时，被电联接至该字线WL的全部NAND字符串NS可以被选择。在不同行中的NAND字符串NS可以被电联接至不同的源极选择线SSL。因此，在被电联接至相同的字线WL的NAND字符串NS中，通过选择源极选择线SSL1至SSL3中的一个，在未被选择的行中的NAND字符串NS可与位线BL1至BL3电隔离。换言之，通过选择源极选择线SSL1至SSL3中的一个，NAND字符串NS的行可以被选择。而且，通过选择位线BL1至BL3中的一个，在被选择的行中的NAND字符串NS可以在列的单元中被选择。

在每一NAND字符串NS中，可设置虚拟存储器单元DMC。在图8中，虚拟存储器单元DMC可以设置在每一NAND字符串NS中的第三存储器单元MC3和第四存储器单元MC4之间。即，第一至第三存储器单元MC1至MC3可以被设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC4至MC6可以被设置在虚拟存储器单元DMC和源极选择晶体管SST之间。每一NAND字符串NS的存储器单元MC可以通过虚拟存储器单元DMC被划分成存储器单元组。在被划分的存储器单元组中，邻近接地选择晶体管GST的存储器单元例如MC1至MC3可以被称为较低存储器单元组，以及邻近字符串选择晶体管SST的存储器单元例如MC4至MC6可以被称为较高存储器单元组。

在下文中，将参照图9至图11做出详细说明，图9至图11示出根据本发明的实施例的存储器系统中的利用不同于第一结构的三维(3D)非易失性存储器装置来实施的存储器装置。

图9为图示地示出利用不同于上文参照图5至图8描述的第一结构的三维(3D)非易失性存储器装置来实施的存储器装置且示出图4的多个存储块的存储块BLKj的立体图。图10是示出沿图9的线VII-VII＇截取的存储块BLKj的截面图。

参照图9和图10，在图1的存储器装置150的多个存储块中的存储块BLKj可以包括在第一至第三方向上延伸的结构。

基板6311可以被提供。例如，基板6311可以包括掺杂有第一类型杂质的硅材料。例如，基板6311可以包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如，袋p-阱，以及包括环绕p-型阱的n-型阱。尽管为了方便起见在实施例中假设基板6311为p-型硅，但要注意的是，基板6311不限于为p-型硅。

在x轴方向和y轴方向上延伸的第一至第四导电材料6321至6324被设置在基板6311上方。第一至第四导电材料6321至6324可以在z轴方向上隔开预定距离。

在x轴方向和y轴方向上延伸的第五至第八导电材料6325至6328可以被设置在基板6311上方。第五至第八导电材料6325至6328可以在z轴方向上隔开预定距离。第五至第八导电材料6325至6328可以在y轴方向上与第一至第四导电材料6321至6324隔开。

穿过第一至第四导电材料6321至6324的多个下部柱状物DP可以被设置。每一个下部柱状物DP在z轴方向上延伸。而且，穿过第五至第八导电材料6325至6328的多个上部柱状物UP可以被设置。每一个上部柱状物UP在z轴方向上延伸。

下部柱状物DP和上部柱状物UP中的每一个可以包括内部材料6361、中间层6362以及表面层6363。中间层6362可以作为单元晶体管的通道。表面层6363可以包括阻断介电层、电荷存储层和遂穿介电层。

下部柱状物DP和上部柱状物UP可以通过管栅极PG电联接。管栅极PG可以被设置在基板6311中。例如，管栅极PG可以包括与下部柱状物DP和上部柱状物UP相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可以被设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可以包括n-型硅材料。第二类型的掺杂材料6312可以作为共源线CSL。

漏极6340可以被设置在上部柱状物UP上方。漏极6340可以包括n-型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可以被设置在漏极6340上方。

第一上部导电材料6351和第二上部导电材料6352可以在x轴方向上分开。第一上部导电材料6351和第二上部导电材料6352可以由金属形成。第一上部导电材料6351和第二上部导电材料6352及漏极6340可以通过接触插头被电联接。第一上部导电材料6351和第二上部导电材料6352分别作为第一位线BL1和第二位线BL2。

第一导电材料6321可以作为源极选择线SSL，第二导电材料6322可以作为第一虚拟字线DWL1，以及第三导电材料6323和第四导电材料6324分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别作为第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以作为第二虚拟字线DWL2，以及第八导电材料6328可以作为漏极选择线DSL。

下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料6321至6324形成下部字符串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料6325至6328形成上部字符串。下部字符串和上部字符串可以通过管栅极PG电联接。下部字符串的一端可以被电联接至作为共源线CSL的第二类型的掺杂材料6312。上部字符串的一端可以通过漏极6340被电联接至对应的位线。一个下部字符串和一个上部字符串形成一个单元字符串，单元字符串被电联接在作为共源线CSL的第二类型的掺杂材料6312与作为位线BL的上部导电材料层6351和6352中的对应的一个之间。

即，下部字符串可以包括源极选择晶体管SST、第一虚拟存储器单元DMC1及第一主存储器单元MMC1和第二主存储器单元MMC2。上部字符串可以包括第三主存储器单元MMC3和第四主存储器单元MMC4、第二虚拟存储器单元DMC2及漏极选择晶体管DST。

在图9和图10中，上部字符串和下部字符串可形成NAND字符串NS，以及NAND字符串NS可以包括多个晶体管结构TS。因为上文参照图7详细地说明了在图9和图10中的包括在NAND字符串NS中的晶体管结构，在此将省略其详细说明。

图11是示出如上文参照图9和图10所述的具有第二结构的存储块BLKj的等效电路的电路图。为方便起见，仅示出形成在第二结构中的存储块BLKj中的一对的第一字符串和第二字符串。

参照图11，在存储器装置150的多个块中的具有第二结构的存储块BLKj中，单元字符串可以定义多个对的这种方式来设置，其中，单元字符串中的每一个利用如上文参照图9和图10所述的通过管栅极PG被电联接的一个上部字符串和一个字符下部串来实施。

即，在具有第二结构的特定存储块BLKj中，沿着第一通道CH1(未示出)堆叠的存储器单元CG0至CG31例如至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可以形成第一字符串ST1，以及沿着第二通道CH2(未示出)堆叠的存储器单元CG0至CG31例如至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二字符串ST2。

第一字符串ST1和第二字符串ST2可以被电联接至相同的漏极选择线DSL和相同的源极选择线SSL。第一字符串ST1可以被电联接至第一位线BL1，以及第二字符串ST2可以被电联接至第二位线BL2。

尽管在图11中描述了第一字符串ST1和第二字符串ST2被电联接至相同的漏极选择线DSL和相同的源极选择线SSL，但可以想到第一字符串ST1和第二字符串ST2可以被电联接至相同的源极选择线SSL和相同的位线BL，第一字符串ST1可以被电联接至第一漏极选择线DSL1且第二字符串ST2可以被电联接至第二漏极选择线DSL2。进一步地，可以想到第一字符串ST1和第二字符串ST2可以被电联接至相同的漏极选择线DSL和相同的位线BL，第一字符串ST1可以被电联接至第一源极选择线SSL1且第二字符串ST2可以被电联接至第二源极选择线SSL2。

图12A至图12F为示出根据本发明的实施例的在存储器系统中在映射表中检索由主机请求的逻辑地址的操作的示例的简图。

参照图12A，示出执行用于在地址映射表P2L中检索由主机102请求的逻辑地址WLPN<1:3>的操作的图1的存储器系统110。存储器系统110可以包括非易失性存储器装置150及控制器130。此外，控制器130可以包括处理器134和存储器144。在这种情况下，在图1中，ECC单元138、电源管理单元140、主机接口132及NAND闪速控制器142已经被示为被包括在控制器130中，但在图12A中已经被示为未包括在控制器130中。这只是为了说明的便利，且应注意的是，控制器130可以包括ECC单元138、电源管理单元140、主机接口132及NAND闪速控制器142。

非易失性存储器装置150可以包含多个块B<1:4>。多个块B<1:4>可以分别包括多个页面P1_<1:4>、P2_<1:4>、P3_<1:4>和P4_<1:4>。在这种情况下，对应于非易失性存储器装置150的多个物理地址PPN可以被设置为指示多个块B<1:4>的形式。对应于非易失性存储器装置150的多个物理地址PPN可以被设置为指示在每一个各自块中的多个页面P1_<1:4>、P2_<1:4>、P3_<1:4>和P4_<1:4>的形式。例如，假设多个物理地址PPN表示包括在非易失性存储器装置150中的多个存储区域，多个存储区域可以为多个块B<1:4>或多个页面P1_<1:4>、P2_<1:4>、P3_<1:4>和P4_<1:4>。作为参考，在图12A中，多个物理地址PPN已经被设置为指示多个页面P1_<1:4>、P2_<1:4>、P3_<1:4>和P4_<1:4>的形式。因此，在下面的说明中，假设多个存储区域为多个页面P1_<1:4>、P2_<1:4>、P3_<1:4>和P4_<1:4>。

控制器130可以通过使用映射表P2L从多个存储区域P1_<1:4>、P2_<1:4>、P3_<1:4>和P4_<1:4>中选择由主机102请求的逻辑地址WLPN<1:3>指示的存储区域。映射表P2L中已经存储用于将主机102中使用的多个逻辑地址LPN映射至对应于多个存储区域P1_<1:4>、P2_<1:4>、P3_<1:4>和P4_<1:4>的多个物理地址PPN的多条映射信息M<1:16>。

为了通过映射表P2L将主机102请求的逻辑地址WLPN<1:3>转换成物理地址PPN，控制器可以检索包括在存储在映射表P2L中的多条映射信息M<1:16>中的逻辑地址LPN的值以及识别包括在映射信息中的具有与被请求的逻辑地址相同的值的逻辑地址LPN。如果，作为检索的结果，具有与被请求的逻辑地址WLPN<1:3>相同的值的逻辑地址LPN被找到，则被映射至具有相同的值的逻辑地址LPN的对应的物理地址PPN可以被找到。

例如，假设由主机102请求的单个逻辑地址WLPN1具有的值‘14’，控制器130可以在映射表P2L中检索具有相同值‘14’的映射信息M<1:16>。控制器130可以然后识别具有值‘14’的包括在映射表P2L的第八映射信息M8中的逻辑地址LPN。然后，如上所述，被映射至具有值‘14’的逻辑地址LPN的具有值‘24’的物理地址PPN可以通过第八映射信息M8来识别。因此，对应于具有值‘24’的物理地址PPN的非易失性存储器装置150的第二块B2的第四页面P<2_4>可以被选择。

当需要顺序地在映射表P2L中检索由主机102请求的三个逻辑地址WLPN<1:3>时，控制器130可以根据对应于被请求的三个逻辑地址WLPN<1:3>的第一或先前被请求的逻辑地址WLPN<1或2>的映射信息M<1:16>已经被存储在映射表P2L中的位置来控制第二或稍后被请求的逻辑地址WLPN<2或3>在映射表P2L中待被检索的范围。

为了使先前被请求的逻辑地址WLPN<1或2>和稍后被请求的逻辑地址WLPN<2或3>具有如上所述的不同的检索范围，控制器130可以基于对应于各自的多条映射信息M<1:16>的逻辑地址LPN的值的量级或大小调整多条映射信息M<1:16>被存储在映射表P2L中的位置。此外，控制器130可以基于三个逻辑地址WLPN<1:3>的值的量级或大小调整由主机102请求的三个逻辑地址WLPN<1:3>在映射表P2L中被检索的序列。

例如，从图12A中可以看出，当逻辑地址LPN具有较小值时，包括在被存储在映射表P2L中的多条映射信息M<1:16>中的逻辑地址LPN被存储在较高位置，以及当逻辑地址LPN具有较大值时，逻辑地址LPN被存储在较低位置。映射表P2L中的较高位置表示具有相对较低变址的位置，而映射表P2L中的较低位置表示具有相对较高变址的位置。例如，在映射表P2L的最高位置中，映射信息为M1以及对应的逻辑地址LPN具有值‘1’。在映射表P2L的最低位置中，映射信息为M16以及对应的逻辑地址LPN具有值‘98’。此外，从图12A中可以看出，在映射表P2L中以开始于具有最小值‘14’的逻辑地址WLPN1、接着是具有高于‘14’的值‘80’的WLPN2及最后是检索具有为被请求的逻辑地址的值中的最高值的值‘95’的逻辑地址WLPN3的升序顺序检索由主机102请求的三个逻辑地址WLPN<1:3>。

如果多条映射信息M<1:16>已经被存储的位置在映射表P2L中不是基于逻辑地址LPN的值的量级或大小进行调整的，则控制器130可以执行用于调整多条映射信息M<1:16>被存储在映射表P2L中的位置的操作。同样地，如果已经被请求的检索逻辑地址WLPN<1:3>的序列不是基于被请求的逻辑地址WLPN<1:3>的值的量级或大小进行调整的，则控制器130可以执行用于根据被请求的逻辑地址的对应值的量级或大小调整已经被请求的检索逻辑地址WLPN<1:3>的序列的操作。在实施例中，控制器130可基于它们的各自的值的量级或大小首先以升序调整多条映射信息M<1:16>，然后可以根据被请求的逻辑地址的对应值的量级或大小的升序调整已经被请求的检索逻辑地址WLPN<1:3>的序列。然而，应该注意的是，调整操作的顺序可以被反转。例如，在另一实施例中，控制器130可以首先根据被请求的逻辑地址的对应值的量级或大小的升序调整已经被请求的检索逻辑地址WLPN<1:3>的序列，然后可以基于它们的各自的值的量级或大小以升序调整多条映射信息M<1:16>。进一步应该注意的是，在实施例中，控制器可以它们的各自的值的降序调整检索请求序列及映射信息M<1:16>。

图12B示出执行操作使得先前请求的逻辑地址WLPN<1或2>以及稍后请求的逻辑地址WLPN<2或3>可以具有不同的检索范围的序列。

首先，如图12A所示，当映射信息M<1:16>包括具有较小值的各自的逻辑地址LPN时，存储在映射表P2L中的多条映射信息M<1:16>已经被存储在映射表P2L中的较高位置中。例如，具有最小值‘1’的逻辑地址LPN被存储在对应于映射信息M<1>的映射表P2L的最高位置中。具有最大值‘98’的逻辑地址LPN被存储在对应于映射信息M<16>的映射表P2L的最低位置中。此外，由主机102请求的三个逻辑地址WLPN<1:3>在先前序列中以14->80->95(1211)的顺序即根据它们的各自的值的升序被检索。

更具体地，当属于由主机102请求的三个逻辑地址WLPN<1:3>、在第一序列中被请求且具有值‘14’的逻辑地址WLPN1在映射表P2L中被检索时，被存储在映射表P2L中的全部多条映射信息M<1:16>属于检索范围S:1->E:98(1212)。即，具有值‘14’的第一被请求的逻辑地址WLPN1的检索范围可以从属于多条映射信息M<1:16>并被存储在包括具有值‘1’的逻辑地址LPN的映射表P2L的最高位置中的第一映射信息M1到属于多条映射信息M<1:16>且被存储在包括具有值‘98’的逻辑地址LPN的映射表P2L的最低位置中的第十六映射信息M16变动。

可以看出，当包括具有与具有值‘14’的第一逻辑地址WLPN1相同的值的逻辑地址LPN的映射信息在这种情况下采用二分检索法检索时，在多条映射信息M<1:16>中的第八映射信息M8包括具有值‘14’的逻辑地址LPN(1213)。

接着，当具有值‘80’的逻辑地址WLPN2在映射表P2L中被检索时，属于存储在映射表P2L中的多条映射信息M<1:16>并且包括具有比包括具有值‘14’的先前被请求的逻辑地址LPN的第八映射信息M8的值大的值的逻辑地址LPN的所有条映射信息M<9:16>属于检索范围S:20->E:98(1214)。即，具有值‘80’的第二被请求的逻辑地址WLPN2的检索范围可以从属于多条映射信息M<1:16>、被存储在比包括具有值‘14’的先前被请求的逻辑地址LPN的第八映射信息M8高一步的位置中且包括具有值‘20’的逻辑地址LPN的第九映射信息M9到被存储在包含具有值‘98’的逻辑地址LPN的映射表P2L的最低位置中的第十六映射信息M16变动。

尽管如上所述具有值‘80’的第二被请求的逻辑地址WLPN2的检索范围小于具有值‘14’的第一被请求的逻辑地址WLPN1的检索范围但可以在没有任何问题的情况下完成检索的原因是当映射信息M<1:16>包括具有较小值的逻辑地址LPN时被存储在映射表P2L中的多条映射信息M<1:16>已经被存储在映射表P2L中的较高位置中以及由主机102请求的三个逻辑地址WLPN<1:3>根据三个逻辑地址WLPN<1:3>的值的下降以在先前的序列中的14->80->95的顺序被检索。

即，被存储在比包括具有与第一被请求的逻辑地址WLPN1相同的值‘14’的逻辑地址LPN的第八映射信息M8更高的位置中的第一至第七映射信息M<1:7>包括具有小于值‘14’的值的逻辑地址LPN。为此，假设第二被请求的逻辑地址WLPN2已经被调整至具有比第一被请求的逻辑地址WLPN1更大的值，不存在具有与第二被请求的逻辑地址WLPN2相同的值的逻辑地址LPN可能已经被包括在第一至第八映射信息M<1:8>中的可能性。

因此，第二被请求的逻辑地址WLPN2可以在包括具有比第八映射信息M8的逻辑地址LPN更小的值的逻辑地址LPN且被存储在较低位置中的第九至第十六映射信息M<9:16>中被充分地检索。

从图12B中可以看出，当包括具有与具有值‘80’的第二被请求的逻辑地址WLPN2相同的值的逻辑地址LPN的映射信息实际上在第九至第十六映射信息M<9:16>已经被指定为检索范围的状态下使用二分检索方法被检索时，第十二映射信息M12即第九至第十六映射信息M<9:16>中的任意一条包括具有值‘80’的逻辑地址LPN(1215)。

然后，当具有值‘95’的逻辑地址WLPN3在映射表P2L中被检索时，属于被存储在映射表P2L中的多条映射信息M<1:16>且包括具有比包括具有值‘80’的先前被请求的逻辑地址LPN的第十二映射信息M12的值大的值的逻辑地址LPN的所有条映射信息M<13:16>属于检索范围S:90->E:98(1216)。即，第二被请求的逻辑地址WLPN2的检索范围可以从属于多条映射信息M<1:16>、被存储在比包括具有值‘80’的先前被请求的逻辑地址LPN的第十二映射信息M12高一步的位置中且包括具有值‘90’的逻辑地址LPN的第十三映射信息M13到被存储在包括具有值‘98’的逻辑地址LPN的映射表P2L的最低位置中的第十六映射信息M16变动。

如上所述，尽管具有值‘95’的第三被请求的逻辑地址WLPN3的检索范围小于具有值‘80’的第二被请求的逻辑地址WLPN2的检索范围但可以在没有任何问题的情况下完成检索的原因是当映射信息M<1:16>包括具有较小值的逻辑地址LPN时存储在映射表P2L中的多条映射信息M<1:16>已经被存储在映射表P2L中的更高位置中以及由主机102请求的三个逻辑地址WLPN<1:3>根据三个逻辑地址WLPN<1:3>的值的下降以在先前的序列中的14->80->95的顺序被检索。

即，被存储在比包括具有与第二被请求的逻辑地址WLPN2相同的值‘80’的逻辑地址LPN的第十二映射信息M12更高的位置中的第一至第十一映射信息M<1:11>包括具有小于值‘80’的值的逻辑地址LPN。为此，假设第三被请求的逻辑地址WLPN3已经被调整至具有比第二被请求的逻辑地址WLPN2更大的值，不存在具有与第三被请求的逻辑地址WLPN3相同的值的逻辑地址LPN可能已经被包括在第一至第十二映射信息M<1:12>中的可能性。

因此，第三被请求的逻辑地址WLPN3可以在包括具有比第十二映射信息M12的逻辑地址LPN更小的值的逻辑地址LPN且被存储在较低位置中的第十三至第十六映射信息M<13:16>中被充分地检索。

从图12B中可以看出，当包含具有与具有值‘95’的第三被请求的逻辑地址WLPN3相同的值的逻辑地址LPN的映射信息实际上在第十三至第十六映射信息M<13:16>已经被指定为检索范围的状态下使用二分检索方法被检索时，第十五映射信息M15即第十三至第十六映射信息M<13:16>中的任意一条包括具有值‘95’的逻辑地址LPN(1217)。

以供参考，当第一被请求的逻辑地址WLPN1在第一至第十六映射信息M<1:16>中被检索时(1212)，第一被请求的逻辑地址WLPN1已经被显示(1214)为通过二分检索方法被检索一次(B)，因为包括具有与被请求的逻辑地址WLPN1相同的值‘14’的逻辑地址LPN的映射信息为属于第一至第十六映射信息M<1:16>即检索范围且被放置在中部的左侧的第八映射信息M8。此外，当第二被请求的逻辑地址WLPN2在第九至第十六映射信息M<9:16>中被检索时(1214)，第二被请求的逻辑地址WLPN2已经被显示为通过二分检索方法被检索(1215)一次(B)，因为包括具有与被请求的逻辑地址WLPN2相同的值‘80’的逻辑地址LPN的映射信息为属于第九至第十六映射信息M<9:16>即检索范围且被放置在中部的左侧的第十二映射信息M12。此外，当第三被请求的逻辑地址WLPN3在第十三至第十六映射信息M<13:16>中被检索时(1216)，第三被请求的逻辑地址WLPN3通过二分检索方法被检索(1217)两次(B1->B2)，因为包括具有与被请求的逻辑地址WLPN3相同的值‘95’的逻辑地址LPN的映射信息为属于第十三至十六映射信息M<13:16>即检索范围且被放置在中间的右侧的第十五映射表信息M15。如上所述，所示的二分检索方法是广为人知的操作方法，且其进一步的说明被省略。

如图12A及12B的说明中所公开的，可以看出，如果当存储在映射表P2L中的多条映射信息M<1:16>包括具有较小的值的逻辑地址LPN时它们已经被存储在映射表P2L的更高的位置中以及当由主机102请求的三个逻辑地址WLPN<1:3>具有较小的值时它们以14->80->95的顺序在先前的序列中被检索，则操作可以被执行以使先前被请求的逻辑地址WLPN<1或2>以及稍后被请求的逻辑地址WLPN<2或3>具有不同的检索范围。

在这种情况下，如果用于在图12A及图12B的说明中所提出的多条映射信息M<1:16>被存储在映射表P2L中的位置的调整标准以及用于检索由主机102请求的逻辑地址WLPN<1:3>的序列的调整标准被改变，则如下述示例中，控制相较于先前被请求的逻辑地址WLPN<1或2>的稍后被请求的逻辑地址WLPN<2或3>的检索范围的方法也可以被改变。

在图12C的第一示例中，当存储在映射表P2L中的多条映射信息M<1:16>包括具有较小的值的逻辑地址LPN时，它们被存储在映射表P2L的较低的位置中，以及当三个被请求的逻辑地址WLPN<1:3>具有较小的值时，它们以14->80->95的顺序在先前的序列中被检索。例如，具有最大的值‘98’的逻辑地址LPN被存储在对应于映射信息M<1>的映射表P2L的最高位置中。具有最小的值‘1’的逻辑地址LPN被存储在对应于映射信息M<16>的映射表P2L的最低的位置中。

在这种情况下，三个被请求的逻辑地址WLPN<1:3>的后来被请求的逻辑地址WLPN<2或3>(例如，80或95)具有比先前被请求的逻辑地址WLPN<1或2>(例如，14或80)更大的值，以及包括在存储在映射表P2L的较高位置中的映射信息中的逻辑地址LPN具有较大的值。因此，当检索操作被执行时，检索范围朝向存储在映射表P2L的较高位置中的映射信息缩小。即，当三个被请求的逻辑地址WLPN<1:3>的后来的被请求的逻辑地址WLPN<2或3>被检索时，其只在存储比已经存储包括之前被请求的逻辑地址WLPN<1或2>的映射信息的位置(例如，M1-M16或M1-M8)更高的映射表P2L的位置(例如，M1-M8或M1-M4)中的映射信息中被检索。

在图12D的第二示例中，当存储在映射表P2L中的多条映射信息M<1:16>包括具有较小的值的逻辑地址LPN时，它们被存储在映射表P2L的较低的位置中，以及当三个被请求的逻辑地址WLPN<1:3>具有较大的值时，它们在之前的序列中以95->80->14的顺序(1231)被检索。例如，具有最大值‘98’的逻辑地址LPN被存储在对应于映射信息M<1>的映射表P2L的最高的位置中。具有最小值‘1’的逻辑地址LPN被存储在对应于映射信息M<16>的映射表P2L的最低位置中。

在这种情况下，三个被请求的逻辑地址WLPN<1:3>的后来被请求的逻辑地址WLPN<2或3>(例如，80或14)具有比之前被请求的逻辑地址WLPN<1或2>(例如，95或80)更小的值，以及包括在存储在映射表P2L的较低位置中的映射信息中的逻辑地址LPN具有较小的值。因此，当检索操作被执行时，检索范围朝向存储在映射表P2L的较低位置中的映射信息缩小。即，当三个被请求的逻辑地址WLPN<1:3>的后来被请求的逻辑地址WLPN<2或3>被检索时，其只在存储在比其中已经存储包括之前被请求的逻辑地址WLPN<1或2>的映射信息的位置(例如，M1-M16或M3-M16)更低的映射表P2L的位置(例如，M13-M16或M6-M16)中的映射信息中被检索。

在图12E的第三示例中，当存储在映射表P2L中的多条映射信息M<1:16>包括具有较小的值的逻辑地址LPN时，它们被存储在映射表P2L的较高位置中，以及当三个被请求的逻辑地址WLPN<1:3>具有较大的值时，它们在之前的序列中以95->80->14的顺序(1241)被检索。例如，具有最小值‘1’的逻辑地址LPN被存储在对应于映射信息M<1>的映射表P2L的最高位置中。具有最大值‘98’的逻辑地址LPN被存储在对应于映射信息M<16>的映射表P2L的最低位置中。

在这种情况下，三个被请求的逻辑地址WLPN<1:3>的后来被请求的逻辑地址WLPN<2或3>(例如，80或14)具有比之前被请求的逻辑地址WLPN<1或2>(例如，95或80)更小的值，以及包括在存储在映射表P2L的较高位置中的映射信息中的逻辑地址LPN具有较小的值。因此，当检索操作被执行时，检索范围朝向存储在映射表P2L的较高位置中的映射信息缩小。即，当三个被请求的逻辑地址WLPN<1:3>的后来被请求的逻辑地址WLPN<2或3>被检索时，其只在存储在比其中已经存储包括之前被请求的逻辑地址WLPN<1或2>的映射信息的位置(例如，M1-M16或M1-M14)更高的映射表P2L的位置(例如，M1-M14或M1-M11)中的映射信息中被检索。

在包括在存储在映射表P2L中的多条映射信息M<1:16>中的逻辑地址LPN中检索被请求的逻辑地址WLPN<1:3>的值的方法可以包括线性检索方法和二分检索方法。

从图12B中可以看出，被请求的逻辑地址WLPN<1:3>的值可以在映射表P2L中只使用二分检索的方法来检索。

这样的原因是被请求的逻辑地址WLPN<1:3>具有分别的值‘14’、‘80’和‘95’以及值之间的差等于或大于预定值。即，由主机102请求的逻辑地址WLPN<1:3>的之前请求的逻辑地址WLPN<1或2>(例如，14或80)及后来请求的逻辑地址WLPN<2或3>(例如，80或95)的值之间的差等于或大于预定值。因此，之前请求的逻辑地址WLPN<1或2>及后来请求的逻辑地址WLPN<2或3>可以在映射表P2L中使用二分检索方法来检索。

然而，不同于图12A至图12E的示例中，如果被请求的逻辑地址WLPN<1:3>的值之间的差在预定值内，则可以使用如在图12F的示例中示出的二分检索方法和线性检索方法的组合。

参照图12F，可以看出，三个逻辑地址WLPN<1:3>已经由主机102请求。根据本发明的实施例，在图12A的存储器系统110中被请求的逻辑地址WLPN<1:3>具有分别的值‘12’、‘13’和‘14’。即，可以看出，三个被请求的逻辑地址WLPN<1:3>的值之间的差只有‘1’。

还可以看出，包括在存储在映射表P2L中的多条映射信息M<1:16>中的逻辑地址LPN当逻辑地址LPN具具有较小的值时被存储在较高位置中且当逻辑地址LPN具有较大的值时被存储在较低位置中。例如，具有最小的值‘1’的逻辑地址LPN被存储在对应于映射信息M<1>的映射表P2L的最高位置中。具有最大的值‘98’的逻辑地址LPN被存储在对应于映射信息M<16>的映射表P2L的最低位置中。从图12F可以看出，由主机102请求的三个逻辑地址WLPN<1:3>在映射表P2L中以它们的分别的值12->13->14的升序以具有最小的值的逻辑地址请求开始检索。

更具体地，当具有值‘12’的逻辑地址WLPN1在映射表P2L中被检索时，存储在映射表P2L中的全部多条映射信息M<1:16>属于检索范围S:1->E:98(1252)。即，用于逻辑地址WLPN1的检索范围可以从存储在映射表P2L的最高位置中的包括具有值‘1’的逻辑地址LPN的第一映射信息M1至存储在映射表P2L的最低位置中的包括具有值‘98’的逻辑地址LPN的第十六映射信息M16变动。

在这种状态下，可以看出，如果包含具有与具有值‘12’的第一逻辑地址WLPN1相同的值的逻辑地址LPN的映射信息使用二分检索方法被检索，则第六映射信息M6包括具有值‘12’的逻辑地址LPN(1253)。

然后，当具有值‘13’的逻辑地址WLPN2在映射表P2L中被检索时，属于存储在映射表P2L中的多条映射信息M<1:16>且包括具有比包含在包含有具有值‘12’的之前请求的逻辑地址LPN的第六映射信息M6中的逻辑地址LPN更大的值的逻辑地址LPN的全部多条映射信息M<7:16>属于检索范围S:13->E:98(1254)。即，属于多条映射信息M<1:16>、被存储在比包含具有值‘12’的之前请求的逻辑地址LPN的第六映射信息M6高一步的位置中且包括具有值‘13’的逻辑地址LPN的第七映射信息M7至存储在映射表P2L的最低位置中的包括具有值‘98’的逻辑地址LPN的第十六映射信息M16属于具有值‘13’的第二被请求的逻辑地址WLPN2的检索范围。

在这种情况下，当具有值‘13’的第二被请求的逻辑地址WLPN2被检索时，使用线性检索方法(在1255中的L)，因为第二被请求的逻辑地址WLPN2的值‘13’与先前已经被搜的索第一被请求的逻辑地址WLPN1的值‘12’之间的差只有‘1’。即，具有值‘13’的第二被请求的逻辑地址WLPN2在从包含具有值‘13’的逻辑地址LPN的第七映射信息M7至包含具有值‘98’的逻辑地址LPN的第十六映射信息M16的已经被指定为检索范围(1255)的范围中使用线性检索方法来检索。可以看出，结果是，在第一检索中，第七映射信息M7包括具有值‘13’的逻辑地址LPN。

然后，当属于由主机102请求的三个逻辑地址WLPN<1:3>、在第三序列中被请求且具有值‘14’的逻辑地址WLPN3在映射表P2L中被检索，属于存储在映射表P2L中的多条映射信息M<1:16>且包括具有比包含在包含有具有值‘13’的之前请求的逻辑地址LPN的第七映射信息M7中的逻辑地址LPN更大的值的逻辑地址LPN的全部多条映射信息M<8:16>属于检索范围S:14->E:98(1256)。即，属于多条映射信息M<1:16>、被存储在比包含具有值‘13’的之前请求的逻辑地址LPN的第七映射信息M7高一步的位置中且包括具有值‘14’的逻辑地址LPN的第八映射信息M8至存储在映射表P2L的最低位置中的包含具有值‘98’的逻辑地址LPN的第十六映射信息M16属于具有值‘14’的第三被请求的逻辑地址WLPN3的检索范围。

在这种情况下，当具有值‘14’的第三被请求的逻辑地址WLPN3被检索时，使用线性检索方法(在1257中的L)，因为第三被请求的逻辑地址WLPN3的值‘14’与先前已经被检索的第二被请求的逻辑地址WLPN2的值‘13’之间的差只有‘1’。即，具有值‘14’的第三被请求的逻辑地址WLPN3在从包含具有值‘14’的逻辑地址LPN的第八映射信息M8至包含具有值‘98’的逻辑地址LPN的第十六映射信息M16的已经被指定为检索范围(1257)的范围中使用线性检索方法来检索。可以看出，结果是，在第一检索中，第八映射信息M8包括具有值‘14’的逻辑地址LPN。

在上述的实施例中，当由主机102请求的逻辑地址WLPN<1:3>被检索时，可以利用相继地使用二分检索方法然后使用线性检索方法的操作。

再参照图12A，可以看出，映射表P2L可以被存储在控制器130的存储器144中。此外，可以看出，用于在分别包含在多条映射信息M<1:16>中的逻辑地址LPN中检索由主机102请求的逻辑地址WLPN<1:3>的操作可以由处理器134控制。

另外，包括在非易失性存储器装置150中的页面P<1:16>的数量已经在图12A中被示为16，但这只是为了说明的便利。成千上万个页面可以被包括在非易失性存储器装置150中。因此，一般来说，包含关于成千上万个页面的映射信息的映射表P2L的量级或大小具有不能一次被存储在控制器130的存储器144中的量级或大小。

为了这个原因，一般来说，关于整个映射表P2L的信息可以被存储在非易失性存储器装置150内的一组空间中，且如果需要，只有包含一些映射信息的映射表P2L可以被有组织地装载到存储器144上并且被使用。

因此，在本发明的上述实施例中，由主机102请求的逻辑地址WLPN<1:3>可以在存储在存储器144中的映射表P2L中被检索。即，处理器134可以执行用于在存储器144的映射表P2L中检索被请求的逻辑地址WLPN<1:3>的操作。

如果被请求的逻辑地址WLPN<1:3>不存在于存储器144的映射表P2L中，则处理器134可以执行从非易失性存储器装置150装载被需要的映射地址至存储器144的操作且可以检索装载的映射地址。

如上所述，如果本发明的实施例被应用，则当由主机请求的多个逻辑地址在地址映射表中被检索时，存储在地址映射表中的逻辑地址和由主机请求的多个逻辑地址可以基于它们的值排列。其后，待被检索的由主机请求的多个逻辑地址的之后的逻辑地址的地址映射表的检索范围可以基于由主机请求的多个逻辑地址的之前的逻辑地址的检索结果而缩小。因此，由主机请求的多个逻辑地址可以在地址映射表中被更有效率且快速地检索。

此外，如果由主机请求的多个逻辑地址的之前的逻辑地址和之后的逻辑地址具有等于或小于预定值的差，则之前的逻辑地址可以使用二分检索方法检索，而之后的逻辑地址可以使用线性检索方法检索。

因此，具有的优点是由主机请求的多个逻辑地址可以在地址映射表中更有效率且快速地检索。

尽管为了说明的目的已经描述了各种实施例，但对于本领域技术人员将显而易见的是，在不脱离如权利要求中所限定的本发明的精神和或范围的情况下可以做出各种改变和变型。

Claims (20)

1.一种存储器系统，其包括：

存储器装置，其包括多个存储区域；以及

控制器，其适用于使用存储用于将多个逻辑地址映射至对应于所述多个存储区域的多个物理地址的多条映射信息的映射表从所述多个存储区域中选择由逻辑地址指示的存储区域；

其中，当N(N是大于2的整数)个逻辑地址在所述映射表中顺序地被检索时，所述控制器可基于对应于所述N个逻辑地址的第一被请求的逻辑地址的映射信息已经被存储在所述映射表中的位置缩小所述N个逻辑地址的第二被请求的逻辑地址在所述映射表中待被检索的检索范围。

2.根据权利要求1所述的存储器系统，其中所述控制器适用于：

基于对应于所述多条映射信息的逻辑地址的各自的值的量级或大小调整所述多条映射信息被存储在所述映射表中的位置，以及

基于N个逻辑地址各自的值的量级或大小调整被请求的N个逻辑地址在所述映射表中被检索的序列。

3.根据权利要求2所述的存储器系统，其中当所述多条映射信息被调整为使得当分别对应于所述多条映射信息的量级或大小的值具有相对较小的值时，所述多条映射信息被存储在所述映射表中相对较低的位置中，以及所述N个逻辑地址被调整为使得当所述N个逻辑地址具有相对较小的值时，所述N个逻辑地址在所述映射表中相对较早地被检索，

所述控制器适用于只在存储在高于对应于所述第一被请求的逻辑地址的映射信息已经被存储在所述映射表中的位置的位置中的映射信息中检索所述N个逻辑地址的第二被请求的逻辑地址。

4.根据权利要求2所述的存储器系统，其中当所述多条映射信息被调整为使得当分别对应于所述多条映射信息的量级或大小的值具有相对较小的值时，所述多条映射信息被存储在所述映射表中相对较低的位置中，以及所述N个逻辑地址被调整为使得当所述N个逻辑地址具有相对较大的值时，所述N个逻辑地址在所述映射表中相对较早地被检索，

所述控制器适用于只在存储在低于对应于所述第一被请求的逻辑地址的映射信息已经被存储在所述映射表中的位置的位置中的映射信息中检索所述N个逻辑地址的第二被请求的逻辑地址。

5.根据权利要求2所述的存储器系统，其中当所述多条映射信息被调整为使得当分别对应于所述多条映射信息的量级或大小的值具有相对较大的值时，所述多条映射信息被存储在所述映射表中相对较低的位置中，以及所述N个逻辑地址被调整为使得当所述N个逻辑地址具有相对较小的值时，所述N个逻辑地址在所述映射表中相对较早地被检索，

所述控制器适用于只在存储在低于对应于所述第一被请求的逻辑地址的映射信息已经被存储在所述映射表中的位置的位置中的映射信息中检索所述N个逻辑地址的第二被请求的逻辑地址。

6.根据权利要求2所述的存储器系统，其中当所述多条映射信息被调整为使得当分别对应于所述多条映射信息的量级或大小的值具有相对较大的值时，所述多条映射信息被存储在所述映射表中相对较低的位置中，以及所述N个逻辑地址被调整为使得当所述N个逻辑地址具有相对较大的值时，所述N个逻辑地址在所述映射表中相对较早地被检索，

所述控制器适用于只在存储在高于对应于所述第一被请求的逻辑地址的映射信息已经被存储在所述映射表中的位置的位置中的映射信息中检索所述N个逻辑地址的第二被请求的逻辑地址。

7.根据权利要求2所述的存储器系统，其中当所述N个逻辑地址的第一被请求的逻辑地址值和第二被请求的逻辑地址值具有等于或小于预定值的差时，所述控制器适用于使用二分检索方法在所述映射表中检索所述第一被请求的逻辑地址并使用线性检索方法在所述映射表中检索所述第二被请求的逻辑地址。

8.根据权利要求2所述的存储器系统，其中当所述N个逻辑地址的第一被请求的逻辑地址值和第二被请求的逻辑地址值具有等于或大于预定值的差时，所述控制器适用于使用二分检索方法在所述映射表中检索所述第一被请求的逻辑地址并使用二分检索方法在所述映射表中检索所述第二被请求的逻辑地址。

9.根据权利要求2所述的存储器系统，其中所述控制器适用于：

将所述多条映射信息存储在所述存储器装置中，

在所述多条映射信息中选择M条映射信息(M是大于N的整数)，

将所述M条映射信息装载至临时存储空间，

基于分别对应于被装载的映射信息的逻辑地址的值的量级或大小调整所述被装载的映射信息被存储在所述临时存储空间中的位置，以及

基于所述N个逻辑地址的值的量级或大小调整所述N个逻辑地址在所述被装载的映射信息中被检索的序列。

10.根据权利要求1所述的存储器系统，其中：

所述存储器装置包括分别包含多个页面的多个块，以及

所述多个存储区域分别对应于所述多个块。

11.根据权利要求1所述的存储器系统，其中：

所述存储器装置包括分别包含多个页面的多个块，以及

所述多个存储区域分别对应于所述多个页面。

12.一种存储器系统的操作方法，所述存储器系统包含有包括多个存储区域的存储器装置，所述操作方法用于使用已经存储用于将多个逻辑地址映射至对应于所述多个存储区域的多个物理地址的多条映射信息的映射表从所述多个存储区域中选择由逻辑地址指示的存储区域，所述操作方法包括：

第一检索步骤，其在所述映射表中检索N个逻辑地址(N是大于2的整数)的第一被请求的逻辑地址；以及

第二检索步骤，其基于通过所述第一检索步骤检索的映射信息已经被存储在所述映射表中的位置控制检索范围并且检索所述N个逻辑地址的第二被请求的逻辑地址。

13.根据权利要求12所述的操作方法，其进一步包括：

位置调整步骤，在所述第一检索步骤之前，基于分别对应于所述多条映射信息的逻辑地址的值的量级或大小调整所述多条映射信息被存储在所述映射表中的位置；以及

序列调整步骤，在所述第一检索步骤之前，基于分别的N个逻辑地址的值的量级或大小调整所述N个逻辑地址在所述映射表中被检索的序列。

14.根据权利要求13所述的操作方法，其中所述位置调整步骤包括：

第一位置确定步骤，其调整所述多条映射信息被存储在所述映射表中的位置使得当分别对应于所述多条映射信息的量级或大小的值具有相对较小的值时，所述多条映射信息被存储在所述映射表中的相对较低的位置中；以及

第二位置确定步骤，其调整所述多条映射信息被存储在所述映射表中的位置使得当分别对应于所述多条映射信息的量级或大小的值具有相对较小的值时，所述多条映射信息被存储在所述映射表中的相对较高的位置中。

15.根据权利要求13所述的操作方法，其中所述序列调整步骤包括：

第一序列确定步骤，其调整所述N个逻辑地址在所述映射表中被检索的序列使得当分别的N个逻辑地址的值具有相对较小的值时，所述N个逻辑地址在所述映射表中相对较早的被检索；以及

第二序列确定步骤，其调整所述N个逻辑地址在所述映射表中被检索的序列使得当分别的N个逻辑地址的值具有相对较大的值时，所述N个逻辑地址在所述映射表中相对较早的被检索。

16.根据权利要求15所述的操作方法，其中：

在所述第一位置确定步骤和所述第一序列确定步骤被执行后，所述第二检索步骤包括只在存储在高于通过所述第一检索步骤检索的映射信息已经被存储在所述映射表中的位置的位置中的映射信息中检索所述N个逻辑地址的第二被请求的逻辑地址；

在所述第一位置确定步骤和所述第一序列确定步骤被执行后，所述第二检索步骤包括只在被存储在低于通过所述第一检索步骤检索的映射信息已经被存储在所述映射表中的位置的位置中的映射信息中检索所述N个逻辑地址的第二被请求的逻辑地址；

在所述第二位置确定步骤和所述第一序列确定步骤被执行后，所述第二检索步骤包括只在存储在低于通过所述第一检索步骤检索的映射信息已经被存储在所述映射表中的位置的位置中的映射信息中检索所述N个逻辑地址的第二被请求的逻辑地址；以及

在所述第二位置确定步骤和所述第一序列确定步骤被执行后，所述第二检索步骤包括只在存储在高于通过所述第一检索步骤检索的映射信息已经被存储在所述映射表中的位置的位置中的映射信息中检索所述N个逻辑地址的第二被请求的逻辑地址。

17.根据权利要求13所述的操作方法，当所述N个逻辑地址的第一被请求的逻辑地址值和第二被请求的逻辑地址值具有预定值的差或更小的差时，所述操作方法进一步包括在所述第一检索步骤中使用二分检索方法和在所述第二检索步骤中使用线性检索方法的步骤。

18.根据权利要求13所述的操作方法，当所述N个逻辑地址的第一被请求的逻辑地址值和第二被请求的逻辑地址值具有预定值的差或更大差时，所述操作方法进一步包括在所述第一检索步骤中使用二分检索方法和在所述第二检索步骤中使用二分检索方法的步骤。

19.根据权利要求13所述的操作方法，其中所述位置调整步骤包括：

将所述多条映射信息存储在所述存储器装置中、在所述多条映射信息中选择M条映射信息(M是大于N的整数)、将所述M条映射信息装载至临时存储空间上；以及

基于分别对应于被装载的映射信息的逻辑地址的值的量级或大小调整所述被装载的映射信息被存储在所述临时存储空间中的位置。

20.根据权利要求19所述的操作方法，其中所述序列调整步骤包括基于分别的N个逻辑地址的值的量级或大小调整所述N个逻辑地址在所述被装载的映射信息中被检索的序列。