CN106933505A - 存储器系统及其操作方法 - Google Patents

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Abstract

本发明提供一种存储器系统，其可包括：数据存储单元，其包括第一存储器装置和第二存储器装置，其中数据通过第一通道输入至第一存储器装置/从第一存储器装置输出，数据通过第二通道输入至第二存储器装置/从第二存储器装置输出，其中第一存储器装置和第二存储器装置中的每个包括多个块，每个块具有多层单元(MLC)；以及控制器，其适于在垃圾收集操作期间，在包括第一牺牲块的通道的多个块中选择第一目标块并且在不包括第一牺牲块的通道的多个块中选择第二目标块、在层基础上分离在第一牺牲块中包括的MLC的数据并且将分离的数据分别复制至第一目标块和第二目标块中。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2015年12月29日提交的申请号为10-2015-0188687的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，且更特别地，涉及一种支持垃圾收集操作的存储器系统。
背景技术
计算机环境范例已经转变为可在任何地点和任何时间使用的普适计算系统。由于该事实，诸如移动电话、数码照相机和笔记本电脑的便携式电子装置的使用已经快速增长。这些便携式电子装置通常使用具有存储器装置即数据存储装置的存储器系统。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
因为使用存储器装置的数据存储装置不具有移动部件，所以它们提供优良的稳定性、耐久性、高信息访问速度和低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
发明内容
各种实施例涉及一种能够提供用于通过不同通道输入/输出数据的存储器装置的有效垃圾收集操作的存储器系统及其操作方法。
在实施例中，存储器系统可包括：第一组多层单元(MLC)结构的存储块，其中数据通过单触发编程操作存储并且通过第一通道可操作；第二组MLC结构的存储块，其中数据通过单触发编程操作存储并且通过与第一通道不同的第二通道可操作；以及控制器，其适于：对第一组和第二组中的第一牺牲块、第一目标块和第二目标块执行第一垃圾收集操作；以及在第一垃圾收集操作之后，对第一组和第二组中的第二牺牲块和第三目标块执行第二垃圾收集操作。在第一垃圾收集操作期间，第一牺牲块的复制数据可被交错并且存储在第一目标块和第二目标块中使得在第一目标块和第二目标块中存储的复制数据适于交错读取操作。在第二垃圾收集操作期间，第二牺牲块的复制数据可被存储在第三目标块中使得在第三目标块中存储的复制数据仍然适于交错读取操作。
在第一垃圾收集操作期间，控制器可以第一组和第二组中的存储块为单位顺序地复制第一牺牲块的数据。
在第一垃圾收集操作期间，在第一牺牲块的每个中，控制器可以从第一组和第二组中的各个MLC的低层到高层的升序复制出第一牺牲块的数据。
在第一垃圾收集操作期间，控制器可在MLC的升序层的基础上以从第一目标块到第二目标块的顺序将复制出的数据存储在目标块中。
当响应于主机请求将数据存储在第一组和第二组的第一存储块中时，控制器可将第一识别信息存储在第一存储块中。
当作为第一垃圾收集操作的结果将数据存储在第一组和第二组的第二存储块中时，控制器可将第二识别信息存储在第二存储块中。
在第一垃圾收集操作期间，控制器可根据第一识别信息在第一组和第二组中选择第一牺牲块。
在第二垃圾收集操作期间，控制器可根据第二识别信息在第一组和第二组中选择第二牺牲块。
控制器可在第一牺牲块所属的第一组和第二组中的一个中选择第一目标块并且控制器可在第一牺牲块所属的第一组和第二组中的另一个中选择第二目标块。
控制器可在第二牺牲块所属的第一组和第二组中的一个中选择第三目标块。
在实施例中，一种存储器系统的操作方法，其中存储器系统包括：第一组多层单元(MLC)结构的存储块，其中数据通过单触发编程操作存储并且通过第一通道可操作；以及第二组MLC结构的存储块，其中数据通过单触发编程操作存储并且通过与第一通道不同的第二通道可操作，操作方法可包括：对第一组和第二组中的第一牺牲块、第一目标块和第二目标块执行第一垃圾收集操作；以及在第一垃圾收集操作之后，对第一组和第二组中的第二牺牲块和第三目标块执行第二垃圾收集操作，执行第一垃圾收集操作将第一牺牲块的复制数据交错并且存储在第一目标块和第二目标块中使得在第一目标块和第二目标块中存储的复制数据适于交错读取操作，并且执行第二垃圾收集操作，第二牺牲块的复制数据被存储在第三目标块中使得在第三目标块中存储的复制数据仍然适于交错读取操作。
执行第一垃圾收集操作可以第一组和第二组中的存储块为单位顺序地复制第一牺牲块的数据。
在第一牺牲块中的每个中执行第一垃圾收集操作可以从第一组和第二组中的各个MLC的低层到高层的升序复制出第一牺牲块的数据。
执行第一垃圾收集操作可在MLC的升序层的基础上以从第一目标块到第二目标块的顺序将复制出的数据存储在目标块中。
操作方法可进一步包括：当响应于主机请求将数据存储在第一组和第二组的第一存储块中时，将第一识别信息存储在第一存储块中。
操作方法可进一步包括：当作为第一垃圾收集操作的结果将数据存储在第一组和第二组的第二存储块中时，将第二识别信息存储在第二存储块中。
执行第一垃圾收集操作可根据第一识别信息在第一组和第二组中选择第一牺牲块。
执行第二垃圾收集操作可根据第二识别信息在第一组和第二组中选择第二牺牲块。
执行第一垃圾收集操作可在第一牺牲块所属的第一组和第二组中的一个中选择第一目标块，执行第一垃圾收集操作可在第一牺牲块所属的第一组和第二组中的另一个中选择第二目标块。
执行第二垃圾收集操作可在第二牺牲块所属的第一组和第二组中的一个中选择第三目标块。
附图说明
图1是说明根据实施例的包括存储器系统的数据处理系统的简图。
图2是说明在图1中示出的存储器系统中的存储器装置的简图。
图3是说明根据实施例的存储器装置中的存储块的电路图。
图4-图11是示意性地说明在图2中示出的存储器装置的简图。
图12A和图12B是说明根据本发明的实施例的存储器系统的配置和操作的简图。
图13A-图13C是用于描述图12A和图12B的存储器系统的示例性操作的简图。
图14是用于描述图12A的存储器系统的另一示例性操作的简图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。然而，本发明可以不同形式体现，并且不应被理解为限于此处陈述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达本发明的范围。在整个公开中，相同的参考标记在本发明的各个附图和实施例中表示相同部件。
图1是说明根据实施例的包括存储器系统的数据处理系统的框图。
参照图1，数据处理系统100可包括主机102和存储器系统110。
例如，主机102可包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置或诸如台式计算机、游戏机、电视和投影仪的电子装置。
存储器系统110可响应于来自主机102的请求操作，特别是存储待由主机102访问的数据。即，存储器系统110可用作主机102的主存储器系统或辅助存储器系统。根据与主机102电联接的主机接口的协议，存储器系统110可利用各种存储装置中的任意一种来实施。存储器系统110可利用诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你-SD、微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等各种存储装置中的任意一种来实施。
用于存储器系统110的存储装置可利用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻RAM(RRAM)的非易失性存储器装置来实施。
存储器系统110可包括存储待由主机102访问的数据的存储器装置150以及可控制数据在存储器装置150中的存储的控制器130。
控制器130和存储器装置150可被集成至一个半导体装置中。例如，控制器130和存储器装置150可被集成至一个半导体装置中并且配置固态驱动器(SSD)。当存储器系统110用作SSD时，可显著增大与存储器系统110电联接的主机102的操作速度。
控制器130和存储器装置150可被集成至一个半导体装置中并配置存储卡。控制器130和存储卡150可被集成至一个半导体装置中并配置诸如个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC、微型-MMC、安全数字(SD)卡、迷你-SD、微型-SD、SDHC以及通用闪速存储(UFS)装置的存储卡。
对于另一示例，存储器系统110可配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏播放器、导航装置、黑匣子、数字照相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储装置、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、RFID装置或配置计算系统的各种组成元件之一。
存储器系统110的存储器装置150可当中断电源时保留存储的数据，特别是在写入操作期间存储从主机102提供的数据并且在读取操作期间将存储的数据提供至主机102。存储器装置150可包括多个存储块152、154和156。存储块152、154和156中的每个可包括多个页面。页面中的每个可包括多个存储器单元，其中多个字线(WL)电联接至多个存储器单元。存储器装置150可以是非易失性存储器装置，例如闪速存储器。闪速存储器可具有三维(3D)堆叠结构。随后将参照图2-图11描述存储器装置150的结构和存储器装置150的三维(3D)堆叠结构。
存储器系统110的控制器130可响应于来自主机102的请求控制存储器装置150。控制器130可将从存储器装置150读取的数据提供至主机102并且将从主机120提供的数据存储到存储器装置150中。因此，控制器130可控制存储器装置150的诸如读取、写入、编程和擦除操作的整体操作。
详细地，控制器130可包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪速控制器142和存储器144。
主机接口单元132可处理从主机102提供的命令和数据并且可通过诸如以下的各种接口协议中的至少一种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互联(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)以及集成驱动电路(IDE)。
ECC单元138可检测和校正在读取操作期间从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可不校正错误位，并且可输出指示校正错误位失败的错误校正失败信号。
ECC单元138可基于诸如例如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格母(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、格码调制(TCM)、分组编码调制(BCM)等编码调制执行错误校正操作。ECC单元138可包括用于错误校正操作的所有电路、系统或装置。
PMU 140可提供和管理用于控制器130的电源，即用于在控制器130中包括组成元件的电源。
NFC 142可用作控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求控制存储器装置150。当存储器装置150是闪速存储器时，特别是当存储器装置150是NAND闪速存储器时，NFC 142可在处理器134的控制下产生用于存储器装置150的控制信号并且处理数据。
存储器144可用作存储器系统110和控制器130的工作存储器并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供至主机102并且将从主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可存储控制器130和存储器装置150用于诸如读取、写入、编程和擦除操作的操作的数据。
存储器144可利用易失性存储器来实施。存储器144可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可存储主机102和存储器装置150用于读取操作和写入操作的数据。为了存储数据，存储器144可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
处理器134可控制存储器系统110的一般操作并且响应于来自主机102的写入请求或读取请求控制存储器装置150的写入操作或读取操作。处理器134可驱动被称作闪存转换层(FTL)的固件以控制存储器系统110的一般操作。处理器134可利用微处理器或中央处理单元(CPU)来实施。
管理单元(未示出)可包括在处理器134中并且可执行存储器装置150的坏块管理。管理单元可发现在存储器装置150中包括的坏存储块，其中坏存储块对进一步使用处于令人不满意条件，并且对坏存储块执行坏块管理。当存储器装置150是闪速存储器例如NAND闪速存储器时，由于NAND逻辑功能的特性，在写入操作期间，例如在编程操作期间，可发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可被编程至新的存储块。并且，由于编程失败产生的坏块使具有3D堆叠结构的存储器装置150的利用效率和存储器系统110的可靠性严重恶化，从而需要可靠的坏块管理。
图2是说明在图1中示出的存储器装置150的示意图。
参照图2，存储器装置150可包括多个存储块，例如，第0至第N-1块210-240。多个存储块210-240中的每个可包括多个页面，例如2M个页面(2M页面)，本发明将不限于此。多个页面中的每个可包括多个存储器单元，其中多个字线电联接至多个存储器单元。
另外，根据每个存储器单元中可存储或表达的位的数量，存储器装置150可包括多个存储块，如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可包括利用存储器单元实施的多个页面，其中每个存储器单元能够存储1位数据。MLC存储块可包括利用存储器单元实施的多个页面，其中每个存储器单元能够存储多位数据，例如两位数据或更多位数据。包括利用每个能够存储3位数据的存储器单元实施的多个页面的MLC存储块可被称作三层单元(TLC)存储块。
多个存储块210-240中的每个可在写入操作期间存储从主机装置102提供的数据并且在读取操作期间将存储的数据提供至主机102。
图3是说明在图1中示出的多个存储块152-156中的一个的电路图。
参照图3，存储器装置150的存储块152可包括分别电联接至位线BL0至BLm-1的多个单元串340。每列的单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可由多层单元(MLC)配置，每个多层单元存储多个位的数据信息。串340可分别电联接至相应的位线BL0至BLm-1。以供参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示共源线。
虽然图3示出作为示例的由NAND闪速存储器单元配置的存储块152，但是将注意的是，根据实施例的存储器装置150的存储块152不限于NAND闪速存储器，并且可通过NOR闪速存储器、其中组合至少两种存储器单元的混合闪速存储器或其中控制器内置于存储器芯片中的1-NAND闪速存储器实现。半导体装置的操作特性可不仅适用于其中电荷存储层通过导电浮栅配置的闪速存储器装置而且适用于其中电荷存储层通过介电层配置的电荷撷取闪存(CTF)。
存储器装置150的电压供应块310可提供待根据操作模式被供应至各自字线的字线电压，例如编程电压、读取电压或通过电压，并且提供待被供应至体材料(bulk)例如其中形成存储器单元的阱区的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压产生操作。电压供应块310可产生多个可变读取电压以产生多个读取数据、在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个、选择被选择的存储块的字线中的一个并且将字线电压提供至被选择的字线和未被选择的字线。
存储器装置150的读取/写入电路320可通过控制电路控制并且可根据操作模式用作感测放大器或写入驱动器。在验证/标准读取操作期间，读取/写入电路320可用作用于从存储器单元阵列读取数据的感测放大器。另外，在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可在编程操作期间，从缓冲器(未示出)接收待被写入存储器单元阵列中的数据，并且可根据输入的数据驱动位线。读取/写入电路320可包括分别对应于列或位线或列对或位线对的多个页面缓冲器322、324和326，页面缓冲器322、324和326中的每个中可包括多个锁存器(未示出)。
图4-图11是说明在图1中示出的存储器装置150的示意图。
图4是说明在图1中示出的存储器装置150的多个存储块152-156的示例的框图。
参照图4，存储器装置150可包括多个存储块BLK0至BLKN-1，存储块BLK0至BLKN-1中的每个可以三维(3D)结构或垂直结构实现。各个存储块BLK0至BLKN-1可包括在第一方向-第三方向例如x轴方向、y轴方向和z轴方向上延伸的结构。
各个存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND串NS。多个NAND串NS可被设置在第一方向和第三方向上。每个NAND串NS可被电联接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL和共源线CSL。即，各个存储块BLK0至BLKN-1可被电联接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL和多个共源线CSL。
图5是在图4中示出的多个存储块BLK0至BLKN-1中的一个存储块BLKi的立体图。图6是在图5中示出的存储块BLKi沿着线I-I’截取的剖视图。
参照图5和图6，存储器装置150的多个存储块中的存储块BLKi可包括在第一方向-第三方向上延伸的结构。
可提供衬底5111。衬底5111可包括掺杂有第一类型杂质的硅材料。衬底5111包括掺杂有p型杂质的硅材料或可以是p型阱，例如，袋状(pocket)p型阱，并且可包括包围p型阱的n型阱。虽然假设衬底5111是p型硅，但是将注意的是，衬底5111不限于是p型硅。
在第一方向上延伸的多个掺杂区域5311-5314可被设置在衬底5111上方。多个掺杂区域5311-5314可包含与衬底5111不同的第二类型杂质。多个掺杂区域5311-5314可掺杂有n型杂质。虽然在该实施例中，第一-第四掺杂区域5311-5314是n型，但是将注意的是，第一-第四掺杂区域5311-5314不限于是n型。
在衬底5111上方、第一掺杂区域5311和第二掺杂区域5312之间的区域中，在第一方向上延伸的多个介电材料5112可顺序设置在第二方向上。介电材料5112和衬底5111可在第二方向上彼此分离预定距离。介电材料5112可在第二方向上彼此分离预定距离。介电材料5112可包括诸如二氧化硅等的介电材料。
在衬底5111上方、第一掺杂区域5311和第二掺杂区域5312之间的区域中，可设置在第一方向上顺序设置并且在第二方向上穿过介电材料5112的多个柱状物5113。多个柱状物5113可分别穿过介电材料5112并且可与衬底5111电联接。每个柱状物5113可由多种材料配置。每个柱状物5113的表面层5114可包括掺杂有第一类型杂质的硅材料。每个柱状物5113的表面层5114可包括掺杂有与衬底5111相同类型杂质的硅材料。虽然此处假设每个柱状物5113的表面层5114可包括p型硅，但是每个柱状物5113的表面层5114不限于是p型硅。
每个柱状物5113的内层5115可由介电材料形成。每个柱状物5113的内层5115可被诸如二氧化硅的介电材料填充。
在第一掺杂区域5311和第二掺杂区域5312之间的区域中，介电层5116可沿着介电材料5112、柱状物5113和衬底5111的暴露表面设置。介电层5116的厚度可小于介电材料5112之间的距离的一半。即，可设置不同于介电材料5112和介电层5116的材料的区域可被设置在(i)在介电材料5112的第一介电材料的底表面上方设置的介电层5116和(ii)在介电材料5112的第二介电材料的顶表面上方设置的介电层5116之间。介电材料5112位于第一介电材料下方。
在第一掺杂区域5311和第二掺杂区域5312之间的区域中，导电材料5211-5291可被设置在介电层5116的暴露表面上方。在第一方向上延伸的导电材料5211可被设置在与衬底5111邻近的介电材料5112和衬底5111之间。特别地，在第一方向上延伸的导电材料5211可被设置在(i)在衬底5111上方设置的介电层5116和(ii)在与衬底5111邻近的介电材料5112的底表面上方设置的介电层5116之间。
在第一方向上延伸的导电材料可被设置在(i)在介电材料5112中的一个的顶表面上方设置的介电层5116和(ii)在介电材料5112的另一个介电材料的底表面上方设置的介电层5116之间，其中介电材料5112的另一个介电材料设置在特定介电材料5112上方。在第一方向上延伸的导电材料5221-5281可被设置在介电材料5112之间。在第一方向上延伸的导电材料5291可被设置在最上方的介电材料5112上方。在第一方向上延伸的导电材料5211-5291可以是金属材料。在第一方向上延伸的导电材料5211-5291可以是诸如多晶硅的导电材料。
在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与在第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置在第一方向上延伸的多个介电材料5112、顺序布置在第一方向上并且在第二方向上穿过多个介电材料5112的多个柱状物5113、在多个介电材料5112和多个柱状物5113的暴露表面上方设置的介电层5116和在第一方向上延伸的多个导电材料5212-5292。
在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与在第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置在第一方向上延伸的多个介电材料5112、顺序布置在第一方向上并且在第二方向上穿过多个介电材料5112的多个柱状物5113、在多个介电材料5112和多个柱状物5113的暴露表面上方设置的介电层5116和在第一方向上延伸的多个导电材料5213-5293。
漏极5320可分别设置在多个柱状物5113上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n型杂质的硅材料。虽然在本实施例中，漏极5320包括n型硅，但将注意的是，漏极5320不限于是n型硅。此外，每个漏极5320的宽度可大于每个对应柱状物5113的宽度。每个漏极5320可以焊盘的形状设置在每个对应柱状物5113的顶表面上方。
在第三方向上延伸的导电材料5331-5333可被设置在漏极5320上方。导电材料5331-5333可在第一方向上顺序设置。各个导电材料5331-5333可与相应区域的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料5331-5333可通过接触插塞电联接。在第三方向上延伸的导电材料5331-5333可以是金属材料。在第三方向上延伸的导电材料5331-5333可以是诸如多晶硅的导电材料。
在图5和图6中，各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成串。各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293一起形成NAND串NS。每个NAND串NS可包括多个晶体管结构TS。
图7是在图6中示出的晶体管结构TS的剖视图。
参照图7，在图6中所示的晶体管结构TS中，介电层5116可包括第一到第三子介电层5117、5118和5119。
柱状物5113中的每个中的p型硅的表面层5114可用作主体。与柱状物5113邻近的第一子介电层5117可用作隧穿介电层并且可包括热氧化层。
第二子介电层5118可用作电荷存储层。第二子介电层5118可用作电荷捕捉层并且可包括氮化物层或诸如氧化铝层、氧化铪层等金属氧化物层。
与导电材料5233邻近的第三子介电层5119可用作阻挡介电层。与在第一方向上延伸的导电材料5233邻近的第三子介电层5119可形成为单层或多层。第三子介电层5119可以是诸如氧化铝层、氧化铪层等具有大于第一子介电层5117和第二子介电层5118的介电常数的高k介电层。
导电材料5233可用作栅或控制栅。即，栅或控制栅5233、阻挡介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可以形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117-5119可形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了解释方便，柱状物5113的每个中的p型硅的表面层5114将被称为第二方向上的主体。
存储块BLKi可包括多个柱状物5113。即，存储块BLKi可包括多个NAND串NS。详细地，存储块BLKi可包括在第二方向或垂直于衬底5111的方向上延伸的多个NAND串NS。
每个NAND串NS可包括在第二方向上设置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可用作串源极晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个可用作接地选择晶体管GST。
栅或控制栅可与在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293对应。即，栅或控制栅可在第一方向上延伸并且形成字线、至少两个选择线、至少一个源极选择线SSL和至少一个接地选择线GSL。
在第三方向上延伸的导电材料5331-5333可被电联接至NAND串NS的一端。在第三方向上延伸的导电材料5331-5333可用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可被电联接至一个位线BL。
在第一方向上延伸的第二类型掺杂区域5311-5314可被提供至NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区域5311-5314可用作共源线CSL。
此外，存储块BLKi可包括在诸如第二方向的垂直于衬底5111的方向上延伸的多个NAND串NS并且可用作例如电荷捕捉型存储器的NAND闪速存储块，其中多个NAND串NS被电联接至一个位线BL。
虽然图5-图7说明在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293设置成9层，但是将注意的是，在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293不限于设置成9层。例如，在第一方向上延伸的导电材料可以设置成8层、16层或任意多层。即，在一个NAND串NS中，晶体管的数量可以是8、16或更多。
虽然图5-图7说明3个NAND串NS被电联接至一个位线BL，但是将注意的是，本实施例不限于被电联接至一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可被电联接至一个位线BL，m为正整数。根据被电联接至一个位线BL的NAND串NS的数量，同样可控制在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的数量和共源线5311-5314的数量。
此外，虽然图5-图7说明3个NAND串NS被电联接至在第一方向上延伸的一种导电材料，但是将注意的是，本实施例不限于3个NAND串NS被电联接至在第一方向上延伸的一种导电材料。例如，n个NAND串NS可被电联接至在第一方向上延伸的一种导电材料，n为正整数。根据被电联接至在第一方向上延伸的一种导电材料的NAND串NS的数量，同样可控制位线5331-5333的数量。
图8是说明参照图5-图7描述的具有第一结构的存储块BLKi的等效电路图。
参照图8，在具有第一结构的块BLKi中，NAND串NS11-NS31可被设置在第一位线BL1和共源线CSL之间。第一位线BL1可与图5和图6中的在第三方向上延伸的导电材料5331对应。NAND串NS12-NS32可被设置在第二位线BL2和共源线CSL之间。第二位线BL2可与图5和图6中的在第三方向上延伸的导电材料5332对应。NAND串NS13-NS33可被设置在第三位线BL3和共源线CSL之间。第三位线BL3可与图5和图6中的在第三方向上延伸的导电材料5333对应。
每个NAND串NS的源极选择晶体管SST可被电联接至相应的位线BL。每个NAND串NS的接地选择晶体管GST可被电联接至共源线CSL。存储器单元MC可被设置在每个NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。
在该示例中，NAND串NS可由行和列的单元限定。电联接至一位线的NAND串NS可形成一列。电联接至第一位线BL1的NAND串NS11-NS31可与第一列对应，电联接至第二位线BL2的NAND串NS12-NS32可与第二列对应，电联接至第三位线BL3的NAND串NS13-NS33可与第三列对应。电联接至一个源极选择线SSL的NAND串NS可形成一行。电联接至第一源极选择线SSL1的NAND串NS11-NS13可形成第一行，电联接至第二源极选择线SSL2的NAND串NS21-NS23可形成第二行，电联接至第三源极选择线SSL3的NAND串NS31-NS33可形成第三行。
在每个NAND串NS中，可定义高度。在每个NAND串NS中，与接地选择晶体管GST邻近的存储器单元MC1的高度可以具有值“1”。在每个NAND串NS中，当从衬底5111测量时，存储器单元的高度可随存储器单元靠近源极选择晶体管SST而增加。在每个NAND串NS中，与源极选择晶体管SST邻近的存储器单元MC6的高度可以是7。
在相同行的NAND串NS的源极选择晶体管SST可共享源极选择线SSL。在不同行的NAND串NS的源极选择晶体管SST可分别电联接至不同的源极选择线SSL1、SSL2和SSL3。
在相同行的NAND串NS中相同高度处的存储器单元可共享字线WL。即，在相同高度处，电联接至不同行的NAND串NS的存储器单元MC的字线WL可电联接。在相同行的NAND串NS中相同高度处的虚拟存储器单元DMC可共享虚拟字线DWL。即，在相同高度或水平处，电联接至不同行的NAND串NS的虚拟存储器单元DMC的虚拟字线DWL可被电联接。
位于相同水平或高度或层的字线WL或虚拟字线DWL可在可设置在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293的层处彼此电联接。在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293可通过接触部共同电联接至上层。在上层处，可电联接在第一方向上延伸的导电材料5211-5291、5212-5292和5213-5293。在相同行的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。此外，在不同行的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。即，NAND串NS11-NS13、NS21-NS23和NS31-NS33可电联接至接地选择线GSL。
共源线CSL可电联接至NAND串NS。在有源区域上方和衬底5111上方，第一至第四掺杂区域5311-5314可电联接。第一至第四掺杂区域5311-5314可通过接触部被电联接至上层并且在上层处，可电联接第一至第四掺杂区域5311-5314。
如图8所示，相同高度或水平的字线WL可电联接。因此，当在具体高度处的字线WL被选择时，被电联接至该字线WL的全部NAND串NS可被选择。不同行中的NAND串NS可被电联接至不同的源极选择线SSL。因此，在电联接至相同字线WL的NAND串NS中，通过选择源极选择线SSL1-SSL3中的一个，处于未选择的行中的NAND串NS可与位线BL1-BL3电隔离。换言之，通过选择源极选择线SSL1-SSL3中的一个，可选择NAND串NS的行。此外，通过选择位线BL1-BL3中的一个，可在列单元中选择在选择的行的NAND串NS。
在每个NAND串NS中，可设置虚拟存储器单元DMC。在图8中，虚拟存储器单元DMC可被设置在每个NAND串NS中的第三存储器单元MC3和第四存储器单元MC4之间。即，第一至第三存储器单元MC1-MC3可被设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC4-MC6可被设置在虚拟存储器单元DMC和源极选择晶体管SST之间。每个NAND串NS的存储器单元MC可通过虚拟存储器单元DMC被划分成存储器单元组。在划分的存储器单元组中，与接地选择晶体管GST邻近的存储器单元例如MC1-MC3可被称为下部存储器单元组，与串选择晶体管SST邻近的存储器单元例如MC4-MC6可被称为上部存储器单元组。
在下文中，将参照图9-图11进行详细描述，图9-图11示出根据利用不同于第一结构的三维(3D)非易失性存储器装置来实施的实施例的存储器系统中的存储器装置。
图9是示意性说明利用三维(3D)非易失性存储器装置来实施的存储器装置并且示出图4的多个存储块的存储块BLKj的立体图，其中三维非易失性存储器装置不同于上文参照图5-图8描述的第一结构。图10是说明沿图9的线VII-VII’截取的存储块BLKj的剖视图。
参照图9和图10，图1的存储器装置150的多个存储块中的存储块BLKj可包括在第一至第三方向上延伸的结构。
可提供衬底6311。例如，衬底6311可包括掺杂有第一类型杂质的硅材料。例如，衬底6311可包括掺杂有p型杂质的硅材料或可以是p型阱，例如袋状p型阱，并且包括包围p型阱的n型阱。虽然在该实施例中，衬底6311是p型硅，但是将注意的是，衬底6311不限于是p型硅。
在x轴方向和y轴方向上延伸的第一-第四导电材料6321-6324被设置在衬底6311上方。第一-第四导电材料6321-6324可在z轴方向上分开预定距离。
在x轴方向和y轴方向上延伸的第五-第八导电材料6325-6328可被设置在衬底6311上方。第五-第八导电材料6325-6328可以在z轴方向上分开预定距离。第五-第八导电材料6325-6328可在y轴方向上与第一-第四导电材料6321-6324分开。
可设置穿过第一-第四导电材料6321-6324的多个下部柱状物DP。每个下部柱状物DP在z轴方向上延伸。另外，可设置穿过第五-第八导电材料6325-6328的多个上部柱状物UP。每个上部柱状物UP在z轴方向上延伸。
下部柱状物DP和上部柱状物UP中的每个可包括内部材料6361、中间层6362和表面层6363。中间层6362可用作单元晶体管的沟道。表面层6363可包括阻挡介电层、电荷存储层和隧穿介电层。
下部柱状物DP和上部柱状物UP可通过管栅PG电联接。管栅PG可被设置在衬底6311中。例如，管栅PG可包括与下部柱状物DP和上部柱状物UP相同的材料。
在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可被设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n型硅材料。第二类型的掺杂材料6312可用作共源线CSL。
漏极6340可被设置在上部柱状物UP上方。漏极6340可包括n型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可被设置在漏极6340上方。
第一上部导电材料6351和第二上部导电材料6352可在x轴方向上分开。第一上部导电材料6351和第二上部导电材料6352可由金属形成。第一上部导电材料6351和第二上部导电材料6352以及漏极6340可通过接触插塞电联接。第一上部导电材料6351和第二上部导电材料6352分别用作第一位线BL1和第二位线BL2。
第一导电材料6321可用作源极选择线SSL，第二导电材料6322可用作第一虚拟字线DWL1，第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可用作第二虚拟字线DWL2，第八导电材料6328可用作漏极选择线DSL。
下部柱状物DP和与下部柱状物DP邻近的第一至第四导电材料6321-6324形成下部串。上部柱状物UP和与上部柱状物UP邻近的第五至第八导电材料6325-6328形成上部串。下部串和上部串可通过管栅PG电联接。下部串的一端可被电联接至用作共源线CSL的第二类型的掺杂材料6312。上部串的一端可通过漏极6340被电联接至对应的位线。一个下部串和一个上部串形成一个单元串，该单元串被电联接在用作共源线CSL的第二类型的掺杂材料6312和用作位线BL的上部导电材料层6351和6352的对应一个之间。
即，下部串可包括源极选择晶体管SST、第一虚拟存储器单元DMC1以及第一主存储器单元MMC1和第二主存储器单元MMC2。上部串可包括第三主存储器单元MMC3和第四主存储器单元MMC4、第二虚拟存储器单元DMC2和漏极选择晶体管DST。
在图9和图10中，上部串和下部串可形成NAND串NS，NAND串NS可包括多个晶体管结构TS。因为以上参照图7详细描述了在图9和图10中的NAND串NS中包括的晶体管结构，所以此处将省略对其的详细描述。
图11是说明如上文参照图9和图10所述的具有第二结构的存储块BLKj的等效电路的电路图。为了方便的目的，仅示出在第二结构的存储块BLKj中形成一对的第一串和第二串。
参照图11，在存储器装置150的多个块中的具有第二结构的存储块BLKj中，可以限定多个对的方式设置单元串，每个单元串利用如以上参照图9和图10描述的通过管栅PG电联接的一个上部串和一个下部串来实施。
即，在具有第二结构的某一存储块BLKj中，沿第一沟道CH1(未示出)堆叠的存储器单元CG0-CG31，例如至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可形成第一串ST1，以及沿第二沟道CH2(未示出)堆叠的存储器单元CG0-CG31，例如至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可形成第二串ST2。
第一串ST1和第二串ST2可被电联接至相同的漏极选择线DSL和相同的源极选择线SSL。第一串ST1可被电联接至第一位线BL1，第二串ST2可被电联接至第二位线BL2。
虽然图11示出第一串ST1和第二串ST2被电联接至相同的漏极选择线DSL和相同的源极选择线SSL，但是可想到的是，第一串ST1和第二串ST2可被电联接至相同的源极选择线SSL和相同的位线BL，第一串ST1可被电联接至第一漏极选择线DSL1，以及第二串ST2可被电联接至第二漏极选择线DSL2。此外，可想到的是，第一串ST1和第二串ST2可被电联接至相同的漏极选择线DSL和相同的位线WL，第一串ST1可被电联接至第一源极选择线SSL1，并且第二串ST2可被电联接至第二源极选择线SSL2。
图12A和图12B是说明根据本发明的实施例的存储器系统的配置和操作的简图。
图12A和图12B说明包括多个存储器装置1501和1502的存储器系统110的配置。
参照图12A和图12B，存储器系统110可包括控制器130、第一存储器装置1501和第二存储器装置1502。第一存储器装置1501和第二存储器装置1502可分别包括第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>。存储块1501<1>-1501<3>和1502<1>-1502<3>中的每个可包括多层单元(MLC)。
通过这种方式，第一存储器装置1501和第二存储器装置1502可通过不同通道即第一通道CH1和第二通道CH2独立地输入/输出数据。
控制器130可在第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中选择一个或多个牺牲块以用于垃圾收集操作。
在实施例中，控制器130可将选择的牺牲块分类成第一牺牲块和第二牺牲块。第一牺牲块可以是在响应于主机请求存储数据之后第一次被选为牺牲块的块(图12A中的步骤1301)。第二牺牲块可以是先前在前一垃圾收集操作期间被选为目标块的块(图12B中的步骤1305)。
在实施例中，控制器130可在具有第一牺牲块的第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中选择第一目标块以用于垃圾收集操作(图12A中的步骤1302)。
在实施例中，控制器130可在不具有第一牺牲块的第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中选择第二目标块以用于垃圾收集操作(图12A中的步骤1303)。
在实施例中，控制器130可在具有第二牺牲块的第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中选择第三目标块以用于垃圾收集操作(图12B中的步骤1306)。
例如，参照图12A，在垃圾收集操作期间，控制器130可在第一组存储块1501<1>-1501<3>中选择第一存储块1501<1>和第二存储块1501<2>作为牺牲块并在第二组存储块1502<1>-1502<3>中选择第二存储块1502<2>作为牺牲块。
当第一组存储块1501<1>-1501<3>的第一存储块1501<1>和第二组存储块1502<1>-1502<3>的第二存储块1502<2>中的每个响应于主机请求正在存储数据同时第一组存储块1501<1>-1501<3>的第二存储块1501<2>正在存储作为前一垃圾收集操作的结果的数据时，控制器130可将第一组存储块1501<1>-1501<3>的第一存储块1501<1>和第二组存储块1502<1>-1502<3>的第二存储块1502<2>分类为第一牺牲块。
例如，假设第一组存储块1501<1>-1501<3>的第一存储块1501<1>被分类为第一牺牲块。控制器130可在具有第一牺牲块的第一组存储块1501<1>-1501<3>中选择任何空块作为第一目标块。此外，控制器130可在不具有第一牺牲块的第二组存储块1502<1>-1502<3>中选择任何空块作为第二目标块。
控制器130可在层(level)基础上分离在第一牺牲块的MLC中存储的数据并且将分离的数据分别复制到第一目标块和第二目标块中(图12A中的步骤1304)。
例如，假设第一组存储块1501<1>-1501<3>的第一存储块1501<1>被分类为第一牺牲块，第一组存储块1501<1>-1501<3>的第三存储块1501<3>被选择为第一目标块，且第二组存储块1502<1>-1502<3>的第三存储块1502<3>被选择为第二目标块。在该情况下，控制器130可根据将在后面描述的交错复制策略将在低层LSB中存储的数据，即为第一牺牲块的第一存储块1501<1>的最低有效位(LSB)数据，复制至为第一目标块的第三存储块1501<3>中，并且将为第一存储块1501<1>的最高有效位(MSB)数据的在高层MSB中存储的数据复制至为第二目标块的第三存储块1502<3>中。
例如，参照图12B，在垃圾收集操作期间，控制器130可选择第一组存储块1501<1>-1501<3>的第一存储块1501<1>和第二存储块1501<2>以及第二组存储块1502<1>-1502<3>的第二存储块1502<2>作为牺牲块。
当第一组存储块1501<1>-1501<3>的第一存储块1501<1>和第二组存储块1502<1>-1502<3>的第二存储块1502<2>中的每个响应于主机请求正在存储数据同时作为前一垃圾收集操作的结果，第一组存储块1501<1>-1501<3>的第二存储块1501<2>正在存储数据时，控制器130可将第一组存储块1501<1>-1501<3>的第二存储块1501<2>分类为第二牺牲块。
例如，假设第一组存储块1501<1>-1501<3>的第二存储块1501<2>被分类为第二牺牲块。控制器130可在具有第二牺牲块的第一组存储块1501<1>-1501<3>中选择任何空块作为第三目标块。
控制器130可在“原样”的基础上将在第二牺牲块的MLC中存储的所有数据复制至第三目标块中(1307)，而无需在层基础上分离数据。
下面将描述将选择的牺牲块分类为第一牺牲块和第二牺牲块(在图12A中的步骤1301和图12B中的步骤1305)。
当响应于主机请求将数据存储在存储块中时，控制器130也可将第一识别信息(未示出)一起存储在相应的存储块中。
当作为垃圾收集操作的结果将垃圾收集的数据存储在目标块中时，控制器130也可将第二识别信息(未示出)一起存储在相应的目标存储块中。
因此，除了空块之外的每个存储块可将第一识别信息和第二识别信息中的一个存储在第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中。
因此，控制器130可将存储第一识别信息的选择的牺牲块分类为第一牺牲块同时将存储第二识别信息的选择的牺牲块分类为第二牺牲块。
图13A-图13C是用于描述图12A和图12B的存储器系统的示例性操作的简图。
图13A-图13C示出分别具有2-位MLC结构的第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>的第一存储器装置1501和第二存储器装置1502。
在实施例中，可通过单触发编程方案对第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>执行响应于主机请求即编程指令的编程操作。本领域技术人员熟知单触发编程并且单触发编程表示在同一时间将多层数据存储在MLC中的操作。
图13A示例性地示出在第一组存储块1501<1>-1501<3>中被选为第一牺牲块的第一存储块1501<1>和在第二组存储块1502<1>-1502<3>中也被选为第一牺牲块的第一存储块1502<1>。图13A也示例性地示出作为空块的第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>的其它存储块。假定在响应于主机请求存储数据0、1、2和3之后尚未对第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中的第一存储块1501<1>和1502<1>执行垃圾收集操作。
作为单触发编程的结果，十进制值数据“0”和“1”(下文分别被称为数据0和数据1)被分别存储在包括在第一组存储块1501<1>-1501<3>的第一牺牲块或第一存储块1501<1>的第一页面P111的低层区域LSB和高层区域MSB中。同样地，作为单触发编程的结果，下文分别被称为数据2和数据3的十进制值数据“2”和“3”被分别存储在包括在第二组存储块1502<1>-1502<3>的第一牺牲块或第一存储块1502<1>的第一页面P211的低层区域LSB和高层区域MSB中。因为第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中的每个使用彼此不同的专用通道CH1和CH2，所以不可能对分别属于不同组存储块1501<1>-1501<3>和1502<1>-1502<3>的存储块执行交错读取操作。
如图13A所示，当诸如数据0和数据1、或数据2和数据3的连续数据由于单触发编程操作以从低层LSB至高层MSB的升序被存储在诸如第一存储块1501<1>和1502<1>的每个的单个存储块中时，不可能对相邻存储块例如分别属于第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>的第一存储块1501<1>和1502<1>两者执行交错读取操作，因为相同层存储的数据在相邻存储块之间不是连续的关系。例如，第一存储块1501<1>的低层LSB的数据与第一存储块1502<1>的低层LSB数据2不连续，第一存储块1501<1>和1502<1>之间的高层MSB数据1和数据3也不连续。
总之，如图12A、图12B和图13A所示，当包括MLC的第一存储器装置1501和第二存储器装置150通过不同通道CH1和CH2输入/输出数据以及通过单触发编程存储从主机102应用的数据时，不能对分别属于不同组存储块1501<1>-1501<3>和1502<1>-1502<3>的多个存储块执行交错读取操作。
当诸如第一存储块1501<1>和1502<1>、第二存储块1501<2>和1502<2>或第三存储块1501<3>和1502<3>的存储块使用不同通道CH1和CH2形成来自不同组存储块1501<1>-1501<3>和1502<1>-1502<3>的超级块时，可需要交错读取操作。超级存储块可包括在捆绑在一起并且作为单个存储块管理的不同存储器装置或不同平面中包括的多个存储块。
根据本发明的实施例，在垃圾收集操作期间，由于单触发编程操作存储在单个存储块例如第一存储块1501<1>和1502<1>的每个中的诸如数据0和数据1或数据2和数据3的连续数据可被布置为适合交错读取操作。
参照图13B，在如图13A中说明在第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中选择第一牺牲块之后，控制器130可从第一组存储块1501<1>-1501<3>中选择与第一存储块1501<1>对应的第一目标块，其是第一组存储块1501<1>-1501<3>的第一牺牲块。图13B示例性地示出在第一组存储块1501<1>-1501<3>中作为第一目标块的第二存储块1501<2>。
另外，控制器130可从第二组存储块1502<1>-1502<3>中选择与第二存储块1502<2>对应的第一目标块，其是第二组存储块1502<1>-1502<3>的第一牺牲块。图13B示例性地示出在第二组存储块1502<1>-1502<3>中作为第一目标块的第二存储块1502<2>。
此外，控制器130可从第二组存储块1502<1>-1502<3>中选择与第一存储块1501<1>对应的第二目标块，其是第一组存储块1501<1>-1501<3>的第一牺牲块。图13B示例性地示出在第二组存储块1502<1>-1502<3>中作为第二目标块的第二存储块1502<2>。
此外，控制器130可从第一组存储块1501<1>-1501<3>中选择与第二存储块1502<2>对应的第二目标块，其是第二组存储块1502<1>-1502<3>的第一牺牲块。图13B示例性地示出在第一组存储块1501<1>-1501<3>中作为第二目标块的第二存储块1501<2>。
因此，第二组存储块1502<1>-1502<3>的第二存储块1502<2>可被选为针对相同组存储块即第二组存储块1502<1>-1502<3>的第一存储块1502<1>的第一目标块，也被选为针对不同组存储块即第一组存储块1501<1>-1501<3>的第一存储块1501<1>的第二目标块。
同样地，第一组存储块1501<1>-1501<3>的第二存储块1501<2>可被选为针对相同组存储块即第一组存储块1501<1>-1501<3>的第一存储块1501<1>的第一目标块，也被选为针对不同组存储块即第二组存储块1502<1>-1502<3>的第一存储块1502<1>的第二目标块。
例如，当第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>的第一存储块1501<1>和1502<1>作为超级块被一起管理时，被选为用于第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中的超级块的第一目标块和第二目标块两者的第一组存储块1501<1>-1501<3>的第二存储块1501<2>可被称为与第一存储块1501<1>和1502<1>的超级块对应的第一共用目标块。
同样地，被选为用于第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中的超级块的第一目标块和第二目标块两者的第二组存储块1502<1>-1502<3>的第二存储块1501<2>可被称为与第一存储块1501<1>和1502<1>的超级块对应的第二共用目标块。
在该情况下，可根据如下交错复制策略执行垃圾收集操作。
首先，第一牺牲块的数据以存储块为单位被顺序地复制出。例如，第一组存储块1501<1>-1501<3>的第一存储块1501<1>的数据被复制至目标块，然后，第二组存储块1502<1>-1502<3>的第二存储块1502<2>的数据被复制至目标块。
其次，在第一牺牲块中的每个中，以从低层LSB至高层MSB的升序复制数据。如上文参照图13A所述，连续数据，例如数据0和数据1或数据2和数据3，由于单触发编程操作以从低层LSB至高层MSB的升序被存储在第一牺牲块中的每个即第一存储块1501<1>和1502<1>中的每个中。因此，作为复制的结果，连续数据可从第一牺牲块中的每个被复制出。
再次，连续复制出的数据在MLC的升序层的基础上以从第一共用目标块到第二共用目标块的顺序被存储在目标块中。当所有目标块的特定层充满数据时，剩余的复制数据被存储在所有目标块的下一个高层中。
例如，参照图13B，在第一组存储块1501<1>-1501<3>的第一牺牲块或第一存储块1501<1>中分别存储的数据0和数据1可以从低层LSB至高层MSB的升序被首先复制出。然后，连续复制出的数据0和数据1可顺序存储在第一共用目标块和第二共用目标块即第二存储块1501<2>和1502<2>的低层LSB中。然后，在第二组存储块1502<1>-1502<3>的另一个第一牺牲块或第二存储块1502<1>中分别存储的数据2和数据3可以从低层LSB至高层MSB的升序被再次复制出。然后，连续复制出的数据2和数据3可顺序地存储在第一共用目标块和第二共用目标块即第二存储块1501<2>和1502<2>的高层中。
当如上所述完成垃圾收集操作时，可擦除第一牺牲块或第一存储块1501<1>和1502<1>。
此外，一旦完成垃圾收集操作，数据0可被存储在第一组存储块1501<1>-1501<3>的第一共用目标块或第二存储块1501<2>的第一页面P121的低层LSB中并且数据2可被存储在第一页面P121的高层MSB中。此外，数据1可被存储在第二组存储块1502<1>-1502<3>的第二共用目标块或第二存储块1502<2>的第一页面P221的低层LSB中并且数据3可被存储在第一页面P221的高层MSB中。
因此，因为在第一组存储块1501<1>-1501<3>的第二存储块1501<2>中包括的第一页面P121的低层LSB中存储的数据0和在第二组存储块1502<1>-1502<3>的第二存储块1502<2>中包括的第一页面P221的低层LSB中存储的数据1具有连续值，所以可执行交错读取操作。同样地，因为在第一组存储块1501<1>-1501<3>的第二存储块1501<2>中包括的第一页面P121的高层MSB中存储的数据2和在第二组存储块1502<1>-1502<3>的第二存储块1502<2>中包括的第一页面P221的高层MSB中存储的数据3具有连续值，所以可执行交错读取操作。
根据本发明的实施例，一旦完成适于如参照图13B描述的交错读取操作的数据排列，控制器130可不管随后的垃圾收集操作而保持数据排列不变。
图13C示出在如图13B中说明的在先垃圾收集操作之后的随后垃圾收集操作。
参照图13C，一旦完成参照图13B所述的在先垃圾收集操作，作为如在图13B中说明的在先垃圾收集操作的结果，第一组存储块1501<1>-1501<3>的第一共用目标块和第二共用目标块或第二存储块1501<2>和1502<2>可在MLC的升序层的基础上存储数据以用于交错读取操作。例如，连续数据0和数据1被存储在第二存储块1501<2>和1502<2>的页面P121和P221的低层LSB中，而连续数据2和数据3被存储在第二存储块1501<2>和1502<2>的页面P121和P221的高层MSB中。第一存储块1501<1>和1502<1>的超级块被擦除从而使块变空。第三存储块1501<3>和1502<3>的超级块仍为空块。
在图13C中，当控制器130在第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中选择第二存储块1501<2>和1502<2>作为用于随后垃圾收集操作的牺牲块时，控制器130可将第二存储块1501<2>和1502<2>分类为第二牺牲块，因为第二存储块1501<2>和第二组存储块1502<1>-1502<3>的第二存储块1502<2>在先前垃圾收集操作期间被选为目标块。
另外，控制器130可在其中每个具有第二牺牲块的第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中选择空存储块作为第三目标块。例如，控制器可分别在第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>中选择第三存储块1501<3>和1502<3>作为对于第二牺牲块或第二存储块1501<2>和1502<2>的第三目标块。
因此，无需如参照图13B所述的数据排列，在第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>的第二牺牲块或第二存储块1501<2>和1502<2>中包括的MLC的所有数据可被分别复制至在第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>的第三目标块或第三存储块1501<3>和1502<3>中包括的MLC中。
例如，在第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>的第二牺牲块或第二存储块1501<2>和1502<2>中包括的第一页面P121和P221的低层LSB中存储的数据0和数据1可被分别复制至在第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>的第三目标块或第三存储块1501<3>和1502<3>中包括的第一页面P131和P231的低层LSB中。此外，在第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>的第二牺牲块或第二存储块1501<2>和1502<2>中包括的第一页面P121和P221的高层MSB中存储的数据2和数据3可被分别复制至在第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>的第三目标块或第三存储块1501<3>和1502<3>中包括的第一页面P131和P231的高层MSB中。
当如上所述完成垃圾收集操作时，可擦除第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>的第二牺牲块或第二存储块1501<2>和1502<2>的内容。
当第二牺牲块的垃圾收集操作完成而无需如参照图13B所述的数据排列时，数据0可被存储在第一组存储块1501<1>-1501<3>的第三共用目标块或第三存储块1501<3>的第一页面P131的低层LSB中，数据2可被存储在第一页面P131的高层MSB中。此外，数据1可被存储在第二组存储块1502<1>-1502<3>的第四共用目标块或第三存储块1502<3>的第一页面P231的低层LSB中，数据3可被存储在第一页面P231的高层MSB中。
因此，因为在第一组存储块1501<1>-1501<3>的第三存储块1501<3>中包括的第一页面P131的低层LSB中存储的数据0和在第二组存储块1502<1>-1502<3>的第三存储块1502<3>中包括的第一页面P231的低层LSB中存储的数据1具有连续值，所以可执行交错读取操作。同样地，因为在第一组存储块1501<1>-1501<3>的第三存储块1501<3>中包括的第一页面P131的高层MSB中存储的数据2和在第二组存储块1502<1>-1502<3>的第三存储块1502<3>中包括的第一页面P231的高层MSB中存储的数据3具有连续值，所以可执行交错读取操作。
通过这种方式，因为对第二牺牲块执行垃圾收集操作而无需如参照图13B描述的数据排列，所以在完成图13B的垃圾收集操作之后，可执行交错读取操作，其中对第二牺牲块执行的垃圾收集操作不同于具有图13B的数据排列的对第一牺牲块的垃圾收集操作。即，一旦完成如参照图13B描述的适于交错读取操作的数据排列，控制器130可不管随后的垃圾收集操作而保持数据排列不变。
图14是用于描述图12A的存储器系统的另一示例性操作的简图。
图14的第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>除第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>具有3-位TLC结构并因此各个页面P111-P221具有低层LSB、高层MSB和中层CSB之外可与图13B的第一组存储块1501<1>-1501<3>和第二组存储块1502<1>-1502<3>相同。
在该情况下，可根据如下的复制策略执行垃圾收集操作。
首先，第一牺牲块的数据以存储块为单位被顺序地复制出。例如，第一组存储块1501<1>-1501<3>的第一存储块1501<1>的数据被复制至目标块，然后，第二组存储块1502<1>-1502<3>的第二存储块1502<2>的数据被复制至目标块。
其次，在第一牺牲块中的每个中，以从低层LSB至高层MSB的升序复制数据。如上文参照图13A所述，诸如数据0-数据2或数据3-数据5的连续数据由于单触发编程操作以从低层LSB至高层MSB的升序存储在诸如第一存储块1501<1>和1502<1>中的每个的第一牺牲块中的每个中。因此，作为复制的结果，连续数据可从第一牺牲块中的每个被复制出。
再次，连续复制出的数据在MLC的升序层的基础上以从第一共用目标块到第二共用目标块的顺序被存储在目标块中。当所有目标块的特定层充满数据时，剩余的复制数据被存储在所有目标块的下一个高层中。
例如，参照图14，在第一组存储块1501<1>-1501<3>的第一牺牲块或第一存储块1501<1>中分别存储的数据0-数据2可以从低层LSB至高层MSB的升序被首先复制出。然后，连续复制出的数据0-数据2可顺序地被存储在第一共用目标块和第二共用目标块即第二存储块1501<2>和1502<2>的低层LSB中。当全部第二存储块1501<2>和1502<2>的低层LSB充满数据0和数据1时，剩余复制的数据2可被存储在全部目标块的中层CSB中。然后，在第二组存储块1502<1>-1502<3>的另一个第一牺牲块或第一存储块1502<1>中分别存储的数据3-数据5可以从低层LSB至高层MSB的升序被再次复制出。然后，连续复制出的数据3和数据5可顺序地被存储在第一共用目标块和第二共用目标块即第二存储块1501<2>和1502<2>的中层CSB中。当全部第二存储块1501<2>和1502<2>的中层CSB充满数据2和数据3时，剩余复制的数据4和数据5可被存储在全部目标块的高层MSB中。
当如上所述完成垃圾收集操作时，可擦除第一牺牲块或第一存储块1501<1>和1502<1>。
因此，因为在第一组存储块1501<1>-1501<3>的第二存储块1501<2>中包括的第一页面P121的低层LSB中存储的数据0和在第二组存储块1502<1>-1502<3>的第二存储块1502<2>中包括的第一页面P221的低层LSB中存储的数据1具有连续值，所以可执行交错读取操作。同样地，因为在第一组存储块1501<1>-1501<3>的第二存储块1501<2>中包括的第一页面P121的中层CSB中存储的数据2和在第二组存储块1502<1>-1502<3>的第二存储块1502<2>中包括的第一页面P221的中层CSB中存储的数据3具有连续值，所以可执行交错读取操作。此外，因为在第一组存储块1501<1>-1501<3>的第二存储块1501<2>中包括的第一页面P121的高层MSB中存储的数据4和在第二组存储块1502<1>-1502<3>的第二存储块1502<2>中包括的第一页面P221的高层MSB中存储的数据5具有连续值，所以可执行交错读取操作。
在完成垃圾收集操作之后，控制器130可根据通道交错方法通过第一通道CH1从第一组存储块1501<1>-1501<3>的第一共用目标块或第二存储块1501<2>读取数据并且可通过第二通道CH2从第二组存储块1502<1>-1502<3>的第二共用目标块或第二存储块1502<2>读取数据。
根据本发明的实施例，当对通过不同通道输入/输出数据的存储器装置执行垃圾收集操作时，存储器系统及其操作方法可将在各个存储器装置中包括的多个块分类成“首次被选择为牺牲块的块”和在根据来自主机的请求存储数据之后“第二次或第更多次被选择为牺牲块的块”，并且根据分类以不同方式执行垃圾收集操作。
通过该过程，在执行垃圾收集操作之后，不同通道的存储器装置可执行交错读取操作，其中在不同通道之间不能执行交错读取操作。
虽然已经为说明的目的描述了各种实施例，但是对本领域技术人员明显的是，在不脱离如权利要求书限定的本发明的精神和范围的情况下，可进行各种变化和变型。

Claims (20)

1.一种存储器系统，其包括：
第一组多层单元结构的存储块，即第一组MLC结构的存储块，其中数据通过单触发编程操作存储并且通过第一通道可操作；
第二组MLC结构的存储块，其中数据通过所述单触发编程操作存储并且通过与所述第一通道不同的第二通道可操作；以及
控制器，其适于：
对所述第一组和所述第二组中的第一牺牲块、第一目标块和第二目标块执行第一垃圾收集操作；以及
在所述第一垃圾收集操作之后，对所述第一组和所述第二组中的第二牺牲块和第三目标块执行第二垃圾收集操作，
其中，在所述第一垃圾收集操作期间，所述第一牺牲块的复制数据被交错并且存储在所述第一目标块和所述第二目标块中，使得在所述第一目标块和所述第二目标块中存储的所述复制数据适于交错读取操作，以及
其中，在所述第二垃圾收集操作期间，所述第二牺牲块的复制数据被存储在所述第三目标块中，使得在所述第三目标块中存储的所述复制数据仍然适于所述交错读取操作。
2.根据权利要求1所述的存储器系统，其中，在所述第一垃圾收集操作期间，所述控制器以所述第一组和所述第二组中的存储块为单位顺序地复制所述第一牺牲块的数据。
3.根据权利要求2所述的存储器系统，其中，在所述第一垃圾收集操作期间，在所述第一牺牲块中的每个中，所述控制器以从所述第一组和所述第二组中的各个MLC的低层到高层的升序复制出所述第一牺牲块的数据。
4.根据权利要求3所述的存储器系统，其中，在所述第一垃圾收集操作期间，所述控制器在MLC的升序层基础上以从所述第一目标块到所述第二目标块的顺序将所复制出的数据存储在所述目标块中。
5.根据权利要求1所述的存储器系统，其中，当响应于主机请求将数据存储在所述第一组和所述第二组的第一存储块中时，所述控制器将第一识别信息存储在所述第一存储块中。
6.根据权利要求5所述的存储器系统，其中，当作为所述第一垃圾收集操作的结果将数据存储在所述第一组和所述第二组的第二存储块中时，所述控制器将第二识别信息存储在所述第二存储块中。
7.根据权利要求5所述的存储器系统，其中，在所述第一垃圾收集操作期间，所述控制器根据所述第一识别信息在所述第一组和所述第二组中选择所述第一牺牲块。
8.根据权利要求6所述的存储器系统，其中，在所述第二垃圾收集操作期间，所述控制器根据所述第二识别信息在所述第一组和所述第二组中选择所述第二牺牲块。
9.根据权利要求1所述的存储器系统，
其中所述控制器在所述第一牺牲块所属的所述第一组和所述第二组中的一个中选择所述第一目标块，以及
其中所述控制器在所述第一牺牲块所属的所述第一组和所述第二组中的另一个中选择所述第二目标块。
10.根据权利要求1所述的存储器系统，其中所述控制器在所述第二牺牲块所属的所述第一组和所述第二组中的一个中选择所述第三目标块。
11.一种存储器系统的操作方法，其中所述存储器系统包括：第一组多层单元结构的存储块，即第一组MLC结构的存储块，其中数据通过单触发编程操作存储并且通过第一通道可操作；以及第二组MLC结构的存储块，其中数据通过所述单触发编程操作存储并且通过与所述第一通道不同的第二通道可操作，所述操作方法包括：
对所述第一组和所述第二组中的第一牺牲块、第一目标块和第二目标块执行第一垃圾收集操作；以及
在所述第一垃圾收集操作之后，对所述第一组和所述第二组中的第二牺牲块和第三目标块执行第二垃圾收集操作，
其中执行所述第一垃圾收集操作将所述第一牺牲块的复制数据交错并且存储在所述第一目标块和所述第二目标块中，使得在所述第一目标块和所述第二目标块中存储的所述复制数据适于交错读取操作，以及
其中执行所述第二垃圾收集操作，所述第二牺牲块的复制数据被存储在所述第三目标块中，使得在所述第三目标块中存储的所述复制数据仍然适于所述交错读取操作。
12.根据权利要求11所述的操作方法，其中执行所述第一垃圾收集操作以所述第一组和所述第二组中的存储块为单位顺序地复制所述第一牺牲块的数据。
13.根据权利要求12所述的操作方法，其中在所述第一牺牲块中的每个中执行所述第一垃圾收集操作以从所述第一组和所述第二组中的各个MLC的低层到高层的升序复制出所述第一牺牲块的数据。
14.根据权利要求13所述的操作方法，其中执行所述第一垃圾收集操作在MLC的升序层的基础上以从所述第一目标块到所述第二目标块的顺序将所复制出的数据存储在所述目标块中。
15.根据权利要求11所述的操作方法，其进一步包括：当响应于主机请求将数据存储在所述第一组和所述第二组的第一存储块中时，将第一识别信息存储在所述第一存储块中。
16.根据权利要求15所述的操作方法，其进一步包括：当作为所述第一垃圾收集操作的结果将数据存储在所述第一组和所述第二组的第二存储块中时，将第二识别信息存储在所述第二存储块中。
17.根据权利要求15所述的操作方法，其中执行所述第一垃圾收集操作根据所述第一识别信息在所述第一组和所述第二组中选择所述第一牺牲块。
18.根据权利要求16所述的操作方法，其中执行所述第二垃圾收集操作根据所述第二识别信息在所述第一组和所述第二组中选择所述第二牺牲块。
19.根据权利要求11所述的操作方法，
其中执行所述第一垃圾收集操作在所述第一牺牲块所属的所述第一组和所述第二组中的一个中选择所述第一目标块，以及
执行所述第一垃圾收集操作在所述第一牺牲块所属的所述第一组和所述第二组中的另一个中选择所述第二目标块。
20.根据权利要求11所述的操作方法，其中执行所述第二垃圾收集操作在所述第二牺牲块所属的所述第一组和所述第二组中的一个中选择所述第三目标块。
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