CN106257593A

CN106257593A - 非易失性存储系统及其操作方法

Info

Publication number: CN106257593A
Application number: CN201610089956.2A
Authority: CN
Inventors: 刘炳晟
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2015-06-18
Filing date: 2016-02-17
Publication date: 2016-12-28
Anticipated expiration: 2036-02-17
Also published as: US20160372186A1; US20170229168A1; US9666270B2; US9851899B2; TW201701291A; KR20160149463A; TWI677873B; CN106257593B

Abstract

一种非易失性存储系统包括：非易失性存储器件，包括同时储存M位数据的多电平单元和用于分别基于单个位储存M位数据的M个锁存器，M为等于或大于3的整数；以及控制器，适用于在第一半读取时段期间分别将多电平单元的M位数据顺序地锁存在M个锁存器中，以及在第二半读取时段期间将M个锁存器中锁存的M位数据顺序地输出。

Description

非易失性存储系统及其操作方法

相关申请的交叉引用

本申请要求于2015年6月18日在韩国知识产权局提交的第10-2015-0086469号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。

技术领域

示例性实施例涉及一种半导体设计技术，更具体地，涉及一种包括多电平单元的非易失性存储系统的数据输入/输出操作。

背景技术

计算环境范式已经变为可以随时随地使用的普适计算系统。因此，诸如移动电话、数字相机以及笔记本计算机的便携式电子设备的使用已经迅速增加。这些便携式电子设备通常使用具有存储器件的存储系统(即，数据储存设备)。数据储存设备用作便携式电子设备的主存储器件或辅助存储器件。

使用存储器件的数据储存设备提供优异的稳定性、耐久性、高的信息访问速度和低功耗，因为它们不具有移动部件。具有这些优点的数据储存设备的示例包括：通用串行总线(USB)存储器件、具有各种接口的存储卡以及固态驱动(SSD)。

发明内容

各种实施例涉及一种非易失性存储系统及操作其的方法，该非易失性存储系统能够通过单个编程操作来将多位数据编程至每个多电平单元中以及通过单个读取操作来从每个多电平单元读取多位数据。

在一个实施例中，一种非易失性存储系统可以包括：非易失性存储器件，包括同时储存M位数据的多电平单元和用于分别基于单个位来储存M位数据的M个锁存器，M是等于或大于3的整数；以及控制器，适用于在第一半读取时段期间分别将多电平单元的M位数据顺序地锁存至M个锁存器中，以及在第二半读取时段期间将M个锁存器中锁存的M位数据顺序地输出。

在编程操作中，控制器可以在第一半编程时段期间将从主机提供的M位数据分别锁存至M个锁存器中，以及在第二半编程时段期间将M个锁存器中锁存的M位数据顺序地编程至多电平单元中。

M个锁存器可以包括：主锁存器，适用于锁存要输入至多电平单元/要从多电平单元输出的M位数据中的每个；高速缓冲锁存器，适用于锁存要输入至输入/输出电路/要从输入/输出电路输出的M位数据中的每个；以及M-2个辅助锁存器，电学上适用于锁存在主锁存器或高速缓冲锁存器中锁存的M位数据中的一位。

在第一半读取时段期间，控制器可以基于单个位来将M位数据中的每个顺序地锁存至主锁存器中，以及将先前被锁存在主锁存器中的M位数据中的每个锁存至高速缓冲锁存器和M-2个辅助锁存器中的一个中。在M位数据全部被锁存在M个锁存器中之后，控制器可以在第二半读取时段期间将M个锁存器中锁存的M位数据顺序地输出。

在第二半读取时段期间，每当先前被锁存在高速缓冲锁存器中的M位数据中的每个通过输入/输出电路被输出时，控制器可以基于单个位来将主锁存器和M-2个辅助锁存器中的一个中锁存的M位数据中的每个移动至高速缓冲锁存器，由此基于单个位通过输入/输出电路来顺序地输出全部M位数据。

一种非易失性存储系统可以包括：第一非易失性存储器件，包括同时储存M位数据的第一多电平单元和用于分别基于单个位来储存M位数据的M个第一锁存器，M是等于或大于3的整数；第二非易失性存储器件，包括同时储存N位数据的第二多电平单元和用于分别基于单个位来储存N位数据的N个第二锁存器，N是等于或大于3的整数；以及控制器，适用于：在第一非易失性存储器件的第一半读取时段期间分别将多电平单元的M位数据顺序地锁存至M个第一锁存器中，及在第一非易失性存储器件的第二半读取时段期间将M个第一锁存器中锁存的M位数据顺序地输出，以及在第二非易失性存储器件的第一半读取时段期间分别将多电平单元中的N位数据顺序地锁存至N个第二锁存器中，及在第二非易失性存储器件的第二半读取时段期间将N个第二锁存器中锁存的N位数据顺序地输出。控制器可以以流水线方式控制第一非易失性存储器件和第二非易失性存储器件，使得第一非易失性存储器件的第二半读取时段与第二非易失性存储器件的第一半读取时段彼此交叠。

控制器可以在第一非易失性存储器件的第一半编程时段期间将从主机提供的M位数据分别锁存至M个第一锁存器中，以及在第一非易失性存储器件的第二半编程时段期间将M个第一锁存器中锁存的M位数据顺序地编程至多电平单元中。控制器可以在第二非易失性存储器件的第一半编程时段期间将从主机提供的N位数据分别锁存至N个第二锁存器中，以及在第二非易失性存储器件的第二半编程时段期间将N个第二锁存器中锁存的N位数据顺序地编程至多电平单元中。控制器可以以流水线方式控制第一非易失性存储器件和第二非易失性存储器件，使得第一非易失性存储器件的第二半编程时段与第二非易失性存储器件的第一半编程时段彼此交叠。

M个第一锁存器可以包括：第一主锁存器，适用于锁存要输入至第一多电平单元/要从第一多电平单元输出的M位数据中的每个；第一高速缓冲锁存器，适用于锁存要输入至第一输入/输出电路/要从第一输入/输出电路输出的M位数据中的每个；以及M-2个第一辅助锁存器，电学上适用于锁存在第一主锁存器或第一高速缓冲锁存器中锁存的M位数据中的一位。

N个第二锁存器可以包括：第二主锁存器，适用于锁存要输入至第二多电平单元/要从第二多电平单元输出的N位数据中的每个；第二高速缓冲锁存器，适用于锁存要输入至第二输入/输出电路/要从第二输入/输出电路输出的N位数据中的每个；以及N-2个第二辅助锁存器，电学上适用于锁存在第二主锁存器和第二高速缓冲锁存器中锁存的N位数据中的一位。

在第一非易失性存储器件的第一半读取时段期间，控制器可以基于单个位来将M位数据中的每个顺序地锁存至第一主锁存器中，以及将先前被锁存在第一主锁存器中的M位数据中的每个锁存至第一高速缓冲锁存器和M-2个第一辅助锁存器中的一个中。在M位数据全部被锁存在第一非易失性存储器件的M个第一锁存器中之后，控制器可以在第一非易失性存储器件的第二半读取时段期间将M个第一锁存器中锁存的M位数据顺序地输出。

在第二非易失性存储器件的第一半读取时段期间，控制器可以基于单个位来将N位数据中的每个顺序地锁存至第二主锁存器中，以及将先前被锁存在第二主锁存器中的N位数据中的每个锁存至第二高速缓冲锁存器和M-2个第二辅助锁存器中的一个中。在M位数据全部被锁存在第二非易失性存储器件的M个第一锁存器中之后，控制器可以在第二非易失性存储器件的第二半读取时段期间将N个第二锁存器中锁存的N位数据顺序地输出。

在第一非易失性存储器件的第二半读取时段期间，每当先前锁存在第一高速缓冲锁存器中的M位数据中的每个通过第一输入/输出电路输出时，控制器可以基于单个位来将第一主锁存器和M-2个第一辅助锁存器中的一个中锁存的M位数据中的每个移动至第一高速缓冲锁存器，由此基于单个位通过第一输入/输出电路来顺序地输出全部M位数据。在第二非易失性存储器件的第二半读取时段期间，每当先前锁存在第二高速缓冲锁存器中的N位数据中的每个通过第二输入/输出电路输出时，控制器可以基于单个位来将第二主锁存器和M-2个第二辅助锁存器中的一个中锁存的N位数据中的每个移动至第二高速缓冲锁存器，由此基于单个位通过第二输入/输出电路来顺序地输出全部N位数据。

一种操作具有非易失性存储器件的非易失性存储系统的方法，非易失性存储器件包括同时储存M位数据的多电平单元和用于分别基于单个位而储存M位数据的M个锁存器，M为等于或大于3的整数，该方法可以包括：在第一半读取时段期间，分别将多电平单元的M位数据顺序地锁存至M个锁存器中；以及在第二半读取时段期间，将M个锁存器中锁存的M位数据顺序地输出。

该方法还可以包括：在第一半编程时段期间，将从主机提供的M位数据分别锁存至M个锁存器中；以及在第二半编程时段期间，将M个锁存器中锁存的M位数据顺序地编程至多电平单元中。

第一半读取时段期间的顺序地锁存的步骤可以基于单个位将M位数据中的每个顺序地锁存至主锁存器中，以及将先前锁存在主锁存器中的M位数据中的每个锁存至高速缓冲锁存器和M-2个辅助锁存器中的一个中。第二半读取时段期间的顺序地输出的步骤在M位数据全部被锁存在M个锁存器中之后执行。

每当先前锁存在高速缓冲锁存器中的M位数据中的每个通过输入/输出电路输出时，第二半读取时段期间的顺序地输出的步骤基于单个位将主锁存器和M-2个辅助锁存器中的一个中锁存的M位数据中的每个移动至高速缓冲锁存器，由此基于单个位通过输入/输出电路顺序地输出全部M位数据。

一种操作具有第一非易失性存储器件和第二非易失性存储器件的非易失性存储系统的方法可以包括：在第一非易失性存储器件的第一半读取时段期间分别将多电平单元的M位数据顺序地锁存至M个第一锁存器中，及在第一非易失性存储器件的第二半读取时段期间将M个第一锁存器中锁存的M位数据顺序地输出，以及在第二非易失性存储器件的第一半读取时段期间分别将多电平单元的N位数据顺序地锁存至N个第二锁存器中，及在第二非易失性存储器件的第二半读取时段期间将N个第二锁存器中锁存的N位数据顺序地输出。可以以流水线的方式执行M位数据的顺序地锁存和顺序地输出的步骤以及N位数据的顺序地锁存和顺序地输出的步骤，使得第一非易失性存储器件的第二半读取时段与第二非易失性存储器件的第一半读取时段彼此交叠。

M个第一锁存器可以包括：第一主锁存器，适用于锁存要输入至多电平单元/要从多电平单元输出的M位数据中的每个；第一高速缓冲锁存器，适用于锁存要输入至第一输入/输出电路/要从第一输入/输出电路输出的M位数据中的每个；以及M-2个第一辅助锁存器，电学上适用于锁存在第一主锁存器或第一高速缓冲锁存器中锁存的M位数据中的一位。

N个第二锁存器可以包括：第二主锁存器，适用于锁存要输入至多电平单元/要从多电平单元输出的M位数据中的每个；第二高速缓冲锁存器，适用于锁存要输入至第二输入/输出电路/要从第二输入/输出电路输出的M位数据中的每个；以及N-2个第二辅助锁存器，适用于锁存在第二主锁存器或第二高速缓冲锁存器中锁存的M位数据中的一位。

附图说明

图1是图示根据实施例的包括存储系统的数据处理系统的示图。

图2是图示存储系统中的存储器件的示图。

图3是图示根据实施例的存储器件中的存储块的电路图。

图4、图5、图6、图7、图8、图9、图10和图11是示意性地图示存储器件的示图。

图12是图示根据实施例的针对存储系统的多电平单元的一次性编程操作的示意图。

图13A是图示存储系统的正常读取操作的示意图。

图13B和图13C是图示存储系统的高速缓冲读取操作的示意图。

图13D是图示存储系统的正常读取操作和高速缓冲读取操作的示意图。

图14是图示根据本发明的实施例的存储系统的一次性读取操作的示意图。

图15A和图15B是图示根据本发明的实施例的存储系统的一次性读取操作的示意图。

图16是图示根据本发明的实施例的存储系统的一次性读取操作的示意图。

具体实施方式

下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式实现，而不应解释为局限于本文中阐述的实施例。相反地，这些实施例被提供使得本公开将是彻底的和完整的，且这些实施例将把本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。

图1是图示根据实施例的包括存储系统的数据处理系统的框图。

参见图1，数据处理系统100可以包括主机102和存储系统110。

例如，主机102可以包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子设备或者诸如台式计算机、游戏机、TV和投影仪的电子设备。

存储系统110可以响应于来自主机102的请求而操作，具体地，存储系统110储存要由主机102来访问的数据。换言之，存储系统110可以用作主机102的主存储系统或辅助存储系统。根据与主机102电耦接的主机接口的协议，可以用各种储存设备中的任意一种来实施存储系统110。可以用诸如固态驱动(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)储存设备、通用闪存(UFS)设备、紧凑式闪存(CF)卡、智能媒体(SM)卡、记忆棒等的各种类型的储存设备来实施存储系统110。

用于存储系统110的储存设备可以用易失性存储器件(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))或者非易失性存储器件(诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻式RAM(MRAM)和电阻式RAM(RRAM))来实施。

存储系统110可以包括：存储器件150，储存要由主机102来访问的数据；以及控制器130，可以控制数据在存储器件150中的储存。

控制器130和存储器件150可以集成在一个半导体器件中。例如，控制器130和存储器件150可以集成在一个半导体器件中而构成固态驱动(SSD)。当存储系统110用作SSD时，可以显著提高与存储系统110电耦接的主机102的操作速度。

控制器130和存储器件150可以集成在一个半导体器件中而构成存储卡。控制器130和存储器件150可以集成在一个半导体器件中，而构成诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑式闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC以及通用闪存(UFS)设备的存储卡。

此外，存储系统110可以构成计算机、超移动PC(UMPC)、工作站、上网本、个人数字助手(PDA)、便携式计算机、网络平板(web tablet)、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字录像机、数字视频播放器、构成数据中心的储存器、能够在无线环境下发送和接收信息的设备、构成家庭网络的各种电子设备中的一种、构成计算机网络的各种电子设备中的一种、构成远程信息处理网络的各种电子设备中的一种、RFID设备和/或构成计算系统的各种组件中的一种。

存储系统110的存储器件150可以在电源被中断时保持储存的数据，具体地，在写入操作期间储存由主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括多个存储单元，多个字线(WL)电耦接到多个存储单元。存储器件150可以是非易失性存储器件，例如，快闪存储器。快闪存储器可以具有三维(3D)层叠结构。之后将参照图2至图11来详细地描述存储器件150的结构和存储器件150的三维(3D)层叠结构。

存储系统110的控制器130响应于来自主机102的请求而控制存储器件150。控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。这样，控制器130可以控制存储器件150的诸如读取操作、写入操作、编程操作和擦除操作的总体操作。

详细地，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。

主机接口单元132可以处理从主机102提供的命令和数据，且可以通过各种接口协议中的至少一种来与主机102通信，各种接口协议为诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行连接SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小盘接口(ESDI)和集成驱动电路(IDE)。

ECC单元138可以检测并校正在读取操作期间从存储器件150读取的数据中的错误。当错误位的数量等于或者大于可校正错误位的阈值数量时，ECC单元138不能校正错误位，且ECC单元138可以可以输出表示校正错误位失败的错误校正失败信号。

ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格母(Bose-Chaudhuri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、格码调制(TCM)、分组编码调制(BCM)等的编码调制来执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或器件。

PMU 140可以提供并管理用于控制器130的电源(例如，用于控制器130中包括的组成元件的电源)。

NFC 142可以用作控制器130与存储器件150之间的存储器接口，以允许控制器130响应于来自主机102的请求而控制存储器件150。当存储器件150是快闪存储器时，具体地，当存储器件150是NAND快闪存储器时，NFC 142可以产生用于存储器件150的控制信号，并在处理器134的控制下处理数据。

存储器144可以用作存储系统110和控制器130的工作存储器，并储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求而控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102，并将由主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用的用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。

存储器144可以用易失性存储器来实施。存储器144可以用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102和存储器件150使用的用于读取操作和写入操作的数据。为了储存该数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。

处理器134可以控制存储系统110的常规操作，以及响应于来自主机102的写入请求或读取请求而控制对存储器件150的写入操作或读取操作。处理器134可以驱动被称作闪存转换层(FTL)的固件以控制存储系统110的常规操作。处理器134可以用微处理器或中央处理单元(CPU)来实施。

在处理器134中可以包括管理单元(未示出)，管理单元可以执行对存储器件150的坏块管理。管理单元可以找到存储器件150中包括的坏存储块(其不满足进一步使用的条件)，并对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，在写入操作期间(例如，在编程操作期间)可能由于NAND逻辑功能的特性而出现编程失败。在坏块管理期间，编程失败的存储块或坏存储块中的数据可以被编程至新的存储块中。另外，坏块使具有3D层叠结构的存储器件150的利用效率以及存储系统100的可靠性严重劣化，从而需要可靠的坏块管理。

图2是图示图1中示出的存储器件150的示意图。

参见图2，存储器件150可以包括多个存储块(例如，第零块210至第(N-1)块240)。多个存储块210至240中的每个可以包括多个页(例如，2^M个页(2^M PAGES))，本发明不局限于此。多个页中的每个页可以包括多个存储单元，多个字线电耦接到多个存储单元。

存储器件150还包括多个存储块，多个存储块根据在每个存储单元中可以储存或表达的位的数量而作为单电平单元(SLC)存储块和多电平单元(MLC)存储块。SLC存储块可以包括用每个存储单元能够储存1位数据的存储单元实施的多个页。MLC存储块可以包括用每个存储单元能够储存多位数据(例如，两位数据或更多位数据)的存储单元实施的多个页。包括用每个存储单元能够储存3位数据的存储单元实施的多个页的MLC存储块可以被定义为三电平单元(TLC)存储块。

存储块210至240中的每个在写入操作期间储存从主机设备102提供的数据，以及在读取操作期间将储存的数据提供给主机102。

图3是图示图1中示出的多个存储块152至156中的一个存储块的电路图。

参见图3，存储器件150的存储块152可以包括分别电耦接到位线BL0到BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST以及至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0到MCn-1串联地电耦接在选择晶体管DST与SST之间。各个存储单元MC0到MCn-1由多电平单元(MLC)构成，每个多电平单元(MLC)储存多个位的数据信息。串340电耦接到对应的位线BL0到BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示公共源极线。

虽然图3示出由NAND快闪存储单元构成的存储块152作为示例，但是要注意的是，根据实施例的存储器件150的存储块152不局限于NAND快闪存储器，而可以通过NOR快闪存储器、在其中组合了至少两种类型的存储单元的混合快闪存储器或在其中控制器内置于存储芯片中的one-NAND快闪存储器来实现。半导体器件的操作特性可以不仅应用到在其中电荷储存层由导电浮栅构成的快闪存储器件，还可以应用到在其中电荷储存层由介电层构成的电荷俘获闪存(CTF)。

存储器件150的电压供应块310提供根据工作模式而要供应给各个字线的字线电压(例如，编程电压、读取电压和/或通过电压(pass voltage))，以及提供要供应给基体(bulk)(例如，在其中形成存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压产生操作。电压供应块310产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的存储块或扇区中的一个存储块或扇区，选择选中的存储块的字线中的一个，以及将字线电压提供给选中的字线和未选中的字线。

存储器件150的读取/写入电路320由控制电路控制，并可以根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320用作用于从存储单元阵列读取数据的感测放大器。此外，在编程操作期间，读取/写入电路320用作根据要储存在存储单元阵列中的数据来驱动位线的写入驱动器。读取/写入电路320在编程操作期间从缓冲器(未示出)接收要写入到存储单元阵列中的数据，并且根据输入的数据来驱动位线。读取/写入电路320可以包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326。在页缓冲器322、324和326的每个中包括多个锁存器(未示出)。

图4至图11是图示图1中示出的存储器件150的示意图。

图4是图示在图1中示出的存储器件150的多个存储块152至156的示例的框图。

参见图4，存储器件150可以包括多个存储块BLK0到BLKN-1，存储块BLK0到BLKN-1中的每个可以以三维(3D)结构或垂直结构来实现。各个存储块BLK0到BLKN-1可以包括在第一方向到第三方向(例如，x轴方向、y轴方向和z轴方向)上延伸的结构。

各个存储块BLK0到BLKN-1可以包括在第二方向上延伸的多个NAND串NS。多个NAND串可以设置在第一方向和第三方向上。每个NAND串NS电耦接到位线BL、至少一个源极选择线SSL、至少一个地选择线GSL、多个字线WL、至少一个虚设字线DWL以及公共源极线CSL。即，各个存储块BLK0到BLKN-1电耦接到多个位线BL、多个源极选择线SSL、多个地选择线GSL、多个字线WL、多个虚设字线DWL以及多个公共源极线CSL。

图5是图4中示出的多个存储块BLK0到BLKN-1中的一个存储块BLKi的等距视图。图6是沿着图5中示出的存储块BLKi的I-I’线截取的剖视图。

参见图5和图6，存储器件150的多个存储块之中的存储块BLKi可以包括在第一方向到第三方向上延伸的结构。

设置有衬底5111。衬底5111可以包括用第一类型杂质掺杂的硅材料。衬底5111可以包括用p型杂质掺杂的硅材料或者可以是p型阱(例如，口袋状p阱(pocket p-well))，并包括围绕p型阱的n型阱。虽然假定衬底5111是p型硅，但是要注意的是，衬底5111不局限为p型硅。

在第一方向上延伸的多个掺杂区5311到5314可以设置在衬底5111之上。多个掺杂区5311到5314可以包含与衬底5111不同的第二类型杂质。多个掺杂区5311到5314可以用n型杂质掺杂。虽然这里假定第一掺杂区5311到第四掺杂区5314是n型，但是要注意的是，第一掺杂区5311到第四掺杂区5314不局限于为n型。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，在第一方向上延伸的多个介电材料5112可以沿第二方向顺序地设置。介电材料5112与衬底5111可以在第二方向上以预定距离相互分开。介电材料5112可以在第二方向上以预定距离相互分开。介电材料5112可以包括诸如氧化硅的介电材料。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以设置多个柱5113，多个柱5113顺序地设置在第一方向上并在第二方向上穿过介电材料5112。多个柱5113可以分别穿过介电材料5112，并且可以与衬底5111电耦接。每个柱5113可以由多种材料构成。每个柱5113的表面层5114可以包括用第一类型的杂质掺杂的硅材料。每个柱5113的表面层5114可以包括用与衬底5111相同类型的杂质掺杂的硅材料。虽然这里假定每个柱5113的表面层5114可以包括p型硅，但是每个柱5113的表面层5114不局限于为p型硅。

每个柱5113的内层5115可以由介电材料形成。每个柱5113的内层5115可以通过诸如氧化硅的介电材料来填充。

在第一掺杂区5311与第二掺杂区5312之间的区域中，介电层5116可以沿着介电材料5112、柱5113和衬底5111的暴露表面而设置。介电层5116的厚度可以比介电材料5112之间的距离的一半小。换言之，在其中可以设置除介电材料5112和介电层5116之外的材料的区域可以设置在(i)设置在介电材料5112中的第一介电材料的底表面之上的介电层5116与(ii)设置在介电材料5112中的第二介电材料的顶表面之上的介电层5116之间。介电材料5112位于第一介电材料之下。

在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211到5291可以设置在介电层5116的暴露表面之上。在第一方向上延伸的导电材料5211可以设置在与衬底5111相邻的介电材料5112与衬底5111之间。具体地，在第一方向上延伸的导电材料5211可以设置在(i)置于衬底5111之上的介电层5116与(ii)置于与衬底5111相邻的介电材料5112的底表面之上的介电层5116之间。

在第一方向上延伸的导电材料可以设置在(i)置于介电材料5112中的一个介电材料的顶表面之上的介电层5116与(ii)置于介电材料5112中的另一介电材料的底表面之上的介电层5116之间，该另一介电材料置于特定介电材料5112之上。在第一方向上延伸的导电材料5221到5281可以设置在介电材料5112之间。在第一方向上延伸的导电材料5291可以设置在最上介电材料5112之上。在第一方向上延伸的导电材料5211到5291可以是金属材料。在第一方向上延伸的导电材料5211到5291可以是诸如多晶硅的导电材料。

在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置：多个介电材料5112，在第一方向上延伸；多个柱5113，顺序地布置在第一方向上，并在第二方向上穿过多个介电材料5112；介电层5116，设置在多个介电材料5112和多个柱5113的暴露表面之上；以及多个导电材料5212到5292，在第一方向上延伸。

在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置：多个介电材料5112，在第一方向上延伸；多个柱5113，顺序地布置在第一方向上，并在第二方向上穿过多个介电材料5112；介电层5116，设置在多个介电材料5112和多个柱5113的暴露表面之上；以及多个导电材料5213到5293，在第一方向上延伸。

漏极5320可以分别设置在多个柱5113之上。漏极5320可以是用第二类型杂质掺杂的硅材料。漏极5320可以是用n型杂质掺杂的硅材料。虽然假定漏极5320包括n型硅，但是要注意的是，漏极5320不局限于为n型硅。例如，每个漏极5320的宽度可以大于每个对应的柱5113的宽度。每个漏极5320可以以焊盘的形状设置于每个对应的柱5113的顶表面之上。

在第三方向上延伸的导电材料5331到5333可以设置在漏极5320之上。导电材料5331到5333可以沿第一方向顺序地设置。各个导电材料5331到5333可以与对应区域的漏极5320电耦接。漏极5320与在第三方向上延伸的导电材料5331到5333可以通过接触插塞电耦接。在第三方向上延伸的导电材料5331到5333可以是金属材料。在第三方向上延伸的导电材料5331到5333可以是诸如多晶硅的导电材料。

在图5和图6中，各个柱5113可以与介电层5116以及在第一方向上延伸的导电材料5211到5291、5212到5292和5213到5293一起形成串。各个柱5113可以与介电层5116以及在第一方向上延伸的导电材料5211到5291、5212到5292和5213到5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。

图7是在图6中示出的晶体管结构TS的剖面图。

参见图7，在图6中示出的晶体管结构TS中，介电层5116可以包括第一子介电层至第三子介电层5117、5118和5119。

每个柱5113中的p型硅的表面层5114可以用作主体。与柱5113相邻的第一子介电层5117可以用作隧道介电层，并且可以包括热氧化层。

第二子介电层5118可以用作电荷储存层。第二子介电层5118可以用作电荷俘获层，并且可以包括氮化物层或者诸如氧化铝层、氧化铪层等的金属氧化物层。

与导电材料5233相邻的第三子介电层5119可以用作阻挡介电层。与在第一方向上延伸的导电材料5233相邻的第三子介电层5119可以被形成为单层或多层。第三子介电层5119可以是具有比第一子介电层5117和第二子介电层5118大的介电常数的高k介电层(例如，氧化铝层、氧化铪层等)。

导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡介电层5119、电荷储存层5118、隧道介电层5117以及主体5114可以形成晶体管结构或存储单元晶体管结构。例如，第一子介电层5117到第三子介电层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，将把每个柱5113中的p型硅的表面层5114称作在第二方向上的主体。

存储块BLKi可以包括多个柱5113。即，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括在第二方向上延伸或在垂直于衬底5111的方向上延伸的多个NAND串NS。

每个NAND串NS可以包括沿第二方向设置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个可以用作地选择晶体管GST。

栅极或控制栅极可以对应于在第一方向上延伸的导电材料5211到5291、5212到5292以及5213到5293。换言之，栅极或控制栅极可以在第一方向上延伸，并形成字线以及至少两个选择线(至少一个源极选择线SSL和至少一个地选择线GSL)。

在第三方向上延伸的导电材料5331到5333可以电耦接到NAND串NS的一端。在第三方向上延伸的导电材料5331到5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接到一个位线BL。

在第一方向上延伸的第二类型掺杂区5311到5314可以设置到NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区5311到5314可以用作公共源极线CSL。

即，存储块BLKi可以包括在与衬底5111垂直的方向(例如，第二方向)上延伸的多个NAND串NS，且可以用作在其中多个NAND串NS电耦接到一个位线BL的NAND快闪存储块(例如，电荷俘获型存储器的NAND快闪存储块)。

虽然在图5到图7中图示为在第一方向上延伸的导电材料5211到5291、5212到5292以及5213到5293设置为9层，但需要注意的是，在第一方向上延伸的导电材料5211到5291、5212到5292以及5213到5293不局限于设置为9层。例如，在第一方向上延伸的导电材料可以设置为8层、16层或任意多层。换言之，在一个NAND串NS中，晶体管的数量可以是8、16或更多。

虽然在图5到图7中图示为3个NAND串NS电耦接到一个位线BL，但需要注意的是，实施例不局限于3个NAND串NS电耦接到一个位线BL的情况。在存储块BLKi中，m个NAND串NS可以电耦接到一个位线BL，m是正整数。根据电耦接到一个位线BL的NAND串NS的数量，也可以控制在第一方向上延伸的导电材料5211到5291、5212到5292以及5213到5293的数量以及公共源极线5311到5314的数量。

此外，虽然在图5到图7中图示为3个NAND串NS电耦接到在第一方向上延伸的一个导电材料，但需要注意的是，实施例不局限于3个NAND串NS电耦接到在第一方向上延伸的一个导电材料的情况。例如，n个NAND串NS可以电耦接到在第一方向上延伸的一个导电材料，n是正整数。根据电耦接到在第一方向上延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331到5333的数量。

图8是图示具有参照图5到图7描述的第一结构的存储块BLKi的等效电路图。

参见图8，在具有第一结构的块BLKi中，NAND串NS11到NS31可以设置在第一位线BL1与公共源极线CSL之间。第一位线BL1可以对应于图5和图6中的在第三方向上延伸的导电材料5331。NAND串NS12到NS32可以设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6中的在第三方向上延伸的导电材料5332。NAND串NS13到NS33可以设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6中的在第三方向上延伸的导电材料5333。

每个NAND串NS的源极选择晶体管SST可以电耦接到对应的位线BL。每个NAND串NS的地选择晶体管GST可以电耦接到公共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与地选择晶体管GST之间。

在此示例中，NAND串NS以行和列为单位来定义，电耦接到一个位线的NAND串NS可以形成一列。电耦接到第一位线BL1的NAND串NS11到NS31对应于第一列，电耦接到第二位线BL2的NAND串NS12到NS32对应于第二列，以及电耦接到第三位线BL3的NAND串NS13到NS33对应于第三列。电耦接到一个源极选择线SSL的NAND串NS形成一行。电耦接到第一源极选择线SSL1的NAND串NS11到NS13形成第一行，电耦接到第二源极选择线SSL2的NAND串NS21到NS23形成第二行，以及电耦接到第三源极选择线SSL3的NAND串NS31到NS33形成第三行。

在每个NAND串NS中，定义高度。在每个NAND串NS中，与地选择晶体管GST相邻的存储单元MC1的高度具有值“1”。在每个NAND串NS中，当从衬底5111测量时，存储单元的高度随着存储单元接近源极选择晶体管SST而增加。在每个NAND串NS中，与源极选择晶体管SST相邻的存储单元MC6的高度为“7”。

在同一行中的NAND串NS的源极选择晶体管SST共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST分别电耦接到不同的源极选择线SSL1、SSL2和SSL3。

同一行的NAND串NS中的相同高度处的存储单元共享字线WL。即，在相同高度处，电耦接到不同行中的NAND串NS的存储单元MC的字线WL电耦接。同一行的NAND串NS中的相同高度处的虚设存储单元DMC共享虚设字线DWL。即，在相同高度或水平处，电耦接到不同行中的NAND串NS的虚设存储单元DMC的虚设字线DWL电耦接。

位于相同水平或高度或层处的字线WL或虚设字线DWL在设置有沿第一方向延伸的导电材料5211到5291、5212到5292以及5213到5293的层处相互电耦接。沿第一方向延伸的导电材料5211到5291、5212到5292以及5213到5293通过接触而共同地电耦接到上层。在上层处，在第一方向上延伸的导电材料5211到5291、5212到5292以及5213到5293电耦接。换言之，在同一行中的NAND串NS的地选择晶体管GST共享地选择线GSL。此外，在不同行中的NAND串NS的地选择晶体管GST共享地选择线GSL。即，NAND串NS11到NS13、NS21到NS23以及NS31到NS33电耦接到地选择线GSL。

公共源极线CSL电耦接到NAND串NS。在衬底5111上方的有源区之上，第一掺杂区5311到第四掺杂区5314电耦接。第一掺杂区5311到第四掺杂区5314通过接触而电耦接到上层，在上层处，第一掺杂区5311到第四掺杂区5314电耦接。

如图8中所示，同一高度或水平的字线WL电耦接。相应地，当选中位于特定高度处的字线WL时，电耦接到该字线WL的所有NAND串NS被选中。在不同行中的NAND串NS电耦接到不同的源极选择线SSL。相应地，在电耦接到同一字线WL的NAND串NS之中，通过选择源极选择线SSL1到SSL3中的一个，未选中行中的NAND串NS与位线BL1到BL3电隔离。换言之，通过选择源极选择线SSL1到SSL3中的一个，一行的NAND串NS被选中。此外，通过选择位线BL1到BL3中的一个，在选中行中的NAND串NS以列为单位被选择。

在每个NAND串NS中，可以设置虚设存储单元DMC。在图8中，虚设存储单元DMC设置在每个NAND串NS中的第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1到第三存储单元MC3设置在虚设存储单元DMC与地选择晶体管GST之间。第四存储单元MC4到第六存储单元MC6设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC由虚设存储单元DMC划分成存储单元组。在划分的存储单元组中，与地选择晶体管GST相邻的存储单元(例如，MC1到MC3)可以称作下存储单元组，以及与源极选择晶体管SST相邻的存储单元(例如，MC4到MC6)可以称作上存储单元组。

在下文中，将参照图9到图11进行详细的描述，图9至图11示出根据实施例的存储系统中的用与第一结构不同的三维(3D)非易失性存储器件来实施的存储器件。

图9是示意性地图示用三维(3D)非易失性存储器件来实施的存储器件并示出图4的多个存储块中的存储块BLKj的等距视图。图10是图示沿着图9的VII-VII’线截取的存储块BLKj的剖面图。

参见图9和图10，图1的存储器件150的多个存储块之中的存储块BLKj可以包括在第一方向到第三方向上延伸的结构。

可以设置衬底6311。例如，衬底6311可以包括用第一类型杂质掺杂的硅材料。例如，衬底6311可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，袋状p阱)，并包括围绕p型阱的n型阱。虽然在实施例中假定衬底6311是p型硅，但需要注意的是，衬底6311不局限于为p型硅。

在x轴方向和y轴方向上延伸的第一导电材料6321到第四导电材料6324可以设置在衬底6311之上。第一导电材料6321到第四导电材料6324可以在z轴方向上以预定距离分开。

在x轴方向和y轴方向上延伸的第五导电材料6325到第八导电材料6328可以设置在衬底6311之上。第五导电材料6325到第八导电材料6328可以在z轴方向上以预定距离分开。第五导电材料6325到第八导电材料6328可以在y轴方向上与第一导电材料6321到第四导电材料6324分开。

可以设置穿过第一导电材料6321到第四导电材料6324的多个下柱DP。每个下柱DP在z轴方向上延伸。此外，可以设置穿过第五导电材料6325到第八导电材料6328的多个上柱UP。每个上柱UP在z轴方向上延伸。

下柱DP和上柱UP中的每个可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡介电层、电荷储存层和隧道介电层。

下柱DP和上柱UP可以通过管型栅PG电耦接。管型栅PG可以置于衬底6311中。例如，管型栅PG可以包括与下柱DP和上柱UP相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可以设置在下柱DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作公共源极线CSL。

漏极6340可以设置在上柱UP之上。漏极6340可以包括n型硅材料。在y轴方向上延伸的第一上导电材料6351和第二上导电材料6352可以设置在漏极6340之上。

第一上导电材料6351和第二上导电材料6352可以在x轴方向上分开。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞电耦接。第一上导电材料6351和第二上导电材料6352分别用作第一位线BL1和第二位线BL2。

第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚设字线DWL1，以及第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以用作第二虚设字线DWL2，以及第八导电材料6328可以用作漏极选择线DSL。

下柱DP以及与下柱DP相邻的第一导电材料6321到第四导电材料6324形成下串。上柱UP以及与上柱UP相邻的第五导电材料6325到第八导电材料6328形成上串。下串与上串可以通过管型栅PG电耦接。下串的一端可以电耦接到用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端可以经由漏极6340而电耦接到对应的位线。一个下串和一个上串形成一个单元串，该一个单元串电耦接在用作公共源极线CSL的第二类型的掺杂材料6312与用作位线BL的上导电材料层6351和6352中的对应的一个之间。

即，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1以及第一主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3和第四主存储单元MMC4、第二虚设存储单元DMC2以及漏极选择晶体管DST。

在图9和图10中，上串和下串可以形成NAND串NS，以及NAND串NS可以包括多个晶体管结构TS。由于上面参照图7详细地描述了包括在图9和图10的NAND串NS中的晶体管结构，故此处将省略对其的详细描述。

图11是图示具有如上面参照图9和图10所描述的第二结构的存储块BLKj的等效电路的电路图。示出了在第二结构的存储块BLKj中成对的第一串和第二串。

参见图11，在存储器件150的多个存储块之中的具有第二结构的存储块BLKj中，如上面参照图9和图10所描述的，其中每个单元串用通过管型栅PG电耦接的一个上串和一个下串来实现的单元串可以以定义多个对的方式来设置。

在具有第二结构的特定存储块BLKj中，沿着第一沟道CH1(未示出)层叠的存储单元CG0到CG31(例如，至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1)形成第一串ST1，以及沿着第二沟道CH2(未示出)层叠的存储单元CG0到CG31(例如，至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2)形成第二串ST2。

第一串ST1和第二串ST2电耦接到同一漏极选择线DSL和同一源极选择线SSL。第一串ST1电耦接到第一位线BL1，以及第二串ST2电耦接到第二位线BL2。

虽然在图11中描述为第一串ST1和第二串ST2电耦接到同一漏极选择线DSL和同一源极选择线SSL，但预期的是：第一串ST1和第二串ST2可以电耦接到同一源极选择线SSL和同一位线BL，第一串ST1可以电耦接到第一漏极选择线DSL1，以及第二串ST2可以电耦接到第二漏极选择线DSL2。此外，预期的是：第一串ST1和第二串ST2可以电耦接到同一漏极选择线DSL和同一位线BL，第一串ST1可以电耦接到第一源极选择线SSL1，以及第二串ST2可以电耦接到第二源极选择线SSL2。

图12是图示根据实施例的针对存储系统的多电平单元的一次性(one shot)编程操作的示意图。

图12示出了存储器件150中包括的多个存储块152、154和156之中的第一存储块152和第二存储块154。第一存储块152和第二存储块154中的每个可以包括多个页P<1:8>。第一存储块152和第二存储块154中的每个包括多个存储单元。

多个存储单元中的每个为能够同时储存三位数据Data<0:2>的多电平单元MLC。需要注意的是，多个存储单元中的每个可以被设置为具有比三电平单元高的等级的多电平单元MLC，诸如四电平单元、六电平单元或八电平单元。

根据实施例的存储系统支持一次性编程操作。换言之，存储系统支持通过单个编程操作将3位数据DATA<0:2>同时编程至多电平单元MLC中的操作。

为了通过一次性编程操作来暂时储存数据Data2作为多电平单元MLC的MSB、储存数据Data1作为多电平单元MLC的CSB以及储存数据Data0作为多电平单元MLC的LSB，在存储器件150中包括了3个锁存器MB、CB和TM。

一次性编程操作的编程时段分为在前的第一半编程时段和接下来的第二半编程时段。在第一半编程时段期间，从主机102顺序地输入的3位数据Data<0:2>被分别储存在3个锁存器MB、CB和TM中。在接着第一半编程时段的第二半编程时段期间，分别储存在3个锁存器MB、CB和TM中的3位数据Data<0:2>被顺序地编程至3位多电平单元MLC中。

当3位数据Data<0:2>被同时编程至多电平单元MLC中时，应当执行三次读取操作以读取分别储存作为多电平单元MLC的MSB、CSB和LSB的3位数据Data<0:2>的三个值。

参见图12，3个逻辑页的组(在图12中示出为{0,8,16}、{1,9,17}、{2,10,18}、{3,11,19}……)分别对应于第一存储块152中包括的物理页P<1:8>，以及3个逻辑页的组(在图12中示出为{4,12,20}、{5,13,21}、{6,14,22}、{7,15,23}……)分别对应于第二存储块154中包括的物理页P<1:8>。

图13A是图示存储系统的正常读取操作的示意图。图13A图示了在存储系统中针对通过一次性编程操作而被编程至多电平单元MLC中的多位数据的正常读取操作。

参见图13A，应当连续执行三个正常读取操作0tR、1tR和2tR来读出多电平单元MLC中储存的数据D<0:2>的三个值。

当在多电平单元MLC中执行正常读取操作时，三个数据输出操作1、2和3分别在三个读取操作0tR、1tR和2tR之后被执行。例如，在第一读取操作0tR之后执行第一数据输出操作1，在第二读取操作1tR之后执行第二数据输出操作2，以及在第三读取操作2tR之后执行第三数据输出操作3。

接收输出数据的主机102在用于接收输出数据D<0:2>中的每个的三个读取操0tR、1tR和2tR之间具有空闲时间(在图13中示出为“a”和“b”)。

空闲时间意味着用来输出数据所需的时间相应地较长，从而降低存储器件150的性能。

图13B和图13C是图示存储系统的高速缓冲读取操作的示意图。图13B和图13C示出了在存储系统中针对通过一次性编程操作而被编程至每个多电平单元中的多位数据的高速缓冲读取操作。

参见图13B，多电平单元MLC储存3位数据D<0:2>作为LSB、CSB和MSB。在存储器件150中包括主锁存器MB和高速缓冲锁存器CB以支撑高速缓冲读取操作。主锁存器MB电耦接至多电平单元MLC，并基于单个位来顺序地锁存多电平单元MLC中储存的3位数据Data<0:2>。高速缓冲锁存器CB电耦接至输入/输出电路(未示出)，并基于单个位来顺序地锁存要被输入至输入/输出电路或要从输入/输出电路输出的3位数据Data<0:2>。

以下面的次序执行高速缓冲读取操作。

将多电平单元MLC中储存的3位数据Data<0:2>之中的储存作为LSB的数据Data0锁存至主锁存器MB(在图13B中示出为“1.LSB读取”)。

将锁存在主锁存器MB中的数据Data0移动至高速缓冲锁存器CB(在图13B中示出为“2.M2C转移”)。

将多电平单元MLC中储存的3位数据Data<0:2>之中的储存作为CSB的数据Data1锁存至主锁存器MB(在图13B中示出为“3-1.CSB读取”)，同时将高速缓冲锁存器CB中锁存的数据Data0输出至主机102(在图13B中示出为“3-2.LSB数据输出”)。

将锁存在主锁存器MB中的数据Data1移动至高速缓冲锁存器CB(在图13B中示出为“4.M2C转移”)。

将多电平单元MLC中的3位数据Data<0:2>之中的储存作为MSB的数据Data2锁存至主锁存器MB(在图13B中示出为“5-1.MSB读取”)，同时将锁存在高速缓冲锁存器CB中的数据Data1输出至主机102(在图13B中示出为“5-2.CSB数据输出”)。

将锁存在主锁存器MB中的数据Data2移动至高速缓冲锁存器CB(在图13B中示出为“6-1.M2C转移”)，并将锁存在高速缓冲锁存器CB中的数据Data2输出至主机102(在图13B中示出为“6-2.MSB数据输出”)。

在上述高速缓冲读取操作中，同时执行通过主锁存器MB从多电平单元MLC读取3位数据Data<0:2>的操作和通过高速缓冲锁存器CB输出3位数据Data<0:2>的操作。

图13C示出由于图13B中所示的高速缓冲读取操作而导致的峰值电流波动(fluctuation)现象。

参见图13C，在高速缓冲读取操作期间，第一读取操作0tR不与三个数据输出操作1、2和3交叠，而第二读取操作1tR与第一数据输出操作1交叠(在图13C中示出为“a”)，第三读取操作2tR与第二数据输出操作2交叠(在图13C中示出为“b”)。

以这样的方式，在高速缓冲读取操作期间，读取操作与输出操作的交叠导致用于数据读取操作的电流飙升。

图13D是图示存储系统的正常读取操作和高速缓冲读取操作的示意图。图13D详细图示了图13A至图13C中描述的正常读取操作和高速缓冲读取操作。

详细地，如参照图13A和图13B所描述的，为了通过正常读取操作和高速缓冲读取操作来从多电平单元MLC读取3位数据Data<0:2>，应当执行三个读取操作0tR、1tR和2tR。就此而言，因为以下面的方式执行正常读取操作和高速缓冲读取操作，即，交替地执行读取数据的操作和输出数据的操作，所以每当读取多电平单元MLC中储存的3位数据Data<0:2>中的每个时，都需要读取准备操作，如图13D中所示。

图13D中示出的读取准备操作包括作为用于从多电平单元MLC读取3位数据Data<0:2>的电路的操作步骤而所需的各种操作。例如，读取准备操作包括初始化操作和设置操作(在图13D中示出为“初始数据设置”、“公共设置”)、解码器操作(在图13D中示出为“XDEC”)、电压发生操作(在图13D中示出为“PUMP启动”和“PUMP”)等。

图14是图示根据本发明的实施例的存储系统的一次性读取操作的示意图。图14示出了根据本发明的实施例的在存储系统中针对通过一次性编程操作而被编程至多电平单元MLC中的多位数据的一次性读取操作。

参见图14，多电平单元MLC储存3位数据D<0:2>作为LSB、CSB和MSB。在存储器件150中包括主锁存器MB、高速缓冲锁存器CB和辅助锁存器TM以支持一次性读取操作。主锁存器MB电耦接至多电平单元MLC，并基于单个位来顺序地锁存储存在多电平单元MLC中的3位数据Data<0:2>。高速缓冲锁存器CB电耦接至输入/输出电路(未示出)，并基于单个位来顺序地锁存要被输入至输入/输出电路或要从输入/输出电路输出的3位数据Data<0:2>。辅助锁存器TM电耦接在主锁存器MB与高速缓冲锁存器CB之间，并锁存被锁存在主锁存器MB或高速缓冲锁存器中的3位数据Data<0:2>中的一位。

根据本发明的实施例，用于参照图12所描述的一次性编程操作的3个锁存器MB、CB和TM也被用于一次性读取操作。

类似地，需要M个锁存器(未示出)来同时将M位数据储存在多电平单元中。M个锁存器可以包括每个用于储存1位数据的单个主锁存器MB和单个高速缓冲锁存器CB，以及用于储存(M-2)位数据的M-2个辅助锁存器TM。M可以是等于或大于3的整数。例如，在同时储存4位数据的四电平单元(QLC)的情况下，需要4个锁存器以通过一次性读取操作和一次性编程操作来同时储存4位数据。

一次性读取操作的读取时段包括在前的第一半读取时段READ1和接下来的第二半读取时段READ2。

在第一半读取时段READ1期间，仅执行读取储存在多电平单元MLC中的3位数据Data<0:2>的操作。

在第一半读取时段READ1期间，以下面的次序读取3位数据Data<0:2>。

将储存在多电平单元MLC中的3位数据Data<0:2>之中的储存作为LSB的数据Data0锁存至主锁存器MB(在图14中示出为“1.LSB读取”)，并将锁存在主锁存器MB中的数据Data0移动至高速缓冲锁存器CB(在图14中示出为“2.M2C转移”)。

将储存在多电平单元MLC中的3位数据Data<0:2>之中的储存作为CSB的数据Data1锁存至主锁存器MB(在图14中示出为“3-1.CSB读取”)，并将锁存在主锁存器MB中的数据Data1移动至辅助锁存器TM(在图14中示出为“3-2.M2T转移”)。

将储存在多电平单元MLC中的3位数据Data<0:2>之中的储存作为MSB的数据Data2锁存至主锁存器MB(在图14中示出为“4.MSB读取”)。

当储存在多电平单元MLC中的全部3位数据Data<0:2>在第一半读取时段READ1期间分别被锁存至3个锁存器MB、CB和TM时，第二半读取时段READ2开始。

在第二半读取时段READ2期间，仅执行将锁存在3个锁存器MB、CB和TB中的3位数据Data<0:2>输出至主机102的操作。

在第二半读取时段READ2期间，以下面的次序输出3位数据Data<0:2>。

通过输入/输出电路将锁存在高速缓冲锁存器CB中的数据Data0输出至主机102(在图14中示出为“5.LSB数据输出”)，并将锁存在辅助锁存器TM中的数据Data1移动至高速缓冲锁存器CB(在图14中示出为“6.T2C转移”)。

通过输入/输出电路将锁存在高速缓冲锁存器CB中的数据Data1输出至主机102(在图14中示出为“7.CSB数据输出”)，并将锁存在主锁存器MB中的数据Data2移动至高速缓冲锁存器CB(在图14中示出为“8-1.M2C转移”)。

通过输入/输出电路将锁存在高速缓冲锁存器CB中的数据Data2输出至主机102(在图14中示出为“8-2.MSB数据输出”)。

如上所述，在第二半读取时段READ2期间，在第一半读取时段READ1期间锁存至3个锁存器MB、CB和TM的3位数据Data<0:2>被输出至主机102。

如上所述，在第一半读取时段READ1期间，仅执行将储存在多电平单元MLC中的3位数据Data<0:2>读取至3个锁存器MB、CB和TM的操作，以及在第二半读取时段READ2期间，仅执行将锁存在3个锁存器MB、CB和TM中的3位数据Data<0:2>输出至主机102的操作。因此，与以上参照图13B和图13C而描述的高速缓冲读取操作的情况不同，突然波动的峰值电流不出现。

图15A和图15B是图示根据本发明的实施例的存储系统的一次性读取操作的示意图。图15A和图15B示出根据本发明的实施例的在具有多个存储器件的存储系统中针对通过一次性编程操作而被编程至每个多电平单元中的多位数据的一次性读取操作。

每个存储器件可以类似于参照图14而描述的存储器件。

分别包括在第一存储器件和第二存储器件中的存储单元是通过如上面参照图12所描述的一次性编程操作而同时将3位数据Data<0:2>和Data<3:5>储存在其中的多电平单元MLC1和MLC2。

参见图15A，多电平单元MLC1将3位数据D<0:2>作为LSB1、CSB1和MSB1而储存在第一存储器件中。主锁存器MB1、高速缓冲锁存器CB1和辅助锁存器TM1被包括在第一存储器件中以支撑一次性读取操作。此外，多电平单元MLC2将3位数据D<3:5>作为LSB2、CSB2和MSB2储存在第二存储器件中。主锁存器MB2、高速缓冲锁存器CB2和辅助锁存器TM2被包括在第二存储器件中以支持一次性读取操作。主锁存器MB1和MB2、高速缓冲锁存器CB1和CB2以及辅助锁存器TM1和TM2分别与参照图14描述的主锁存器MB、高速缓冲锁存器CB以及辅助锁存器TM相同。

根据本发明的实施例，参照图12描述的用于一次性编程操作的3个锁存器MB、CB和TM也被用作用于第一存储器件和第二存储器件的一次性读取操作的3个锁存器MB1、CB1和TM1以及MB2、CB2和TM2的每个组。

类似地，在第一存储器件和第二存储器件的每个中需要M个锁存器(未示出)来将M位数据同时储存在多电平单元中，如参照图14所描述的。第一存储器件和第二存储器件的每个中的M个锁存器可以包括单个主锁存器MB和单个高速缓冲锁存器CB(每个储存1位数据)以及用于储存(M-2)位数据的M-2个辅助锁存器TM。M可以是等于或大于3的整数。例如，在其中同时储存4位数据的四电平单元(QLC)的情况下，需要4个锁存器以通过一次性读取操作和一次性编程操作来同时储存4位数据。

第一存储器件和第二存储器件中的每个在如参照图14所描述的第一半读取时段READ1和第二半读取时段READ2期间执行一次性读取操作。根据本发明的实施例，第一存储器件和第二存储器件以流水线方式执行一次性读取操作。当假定第一存储器件的操作首先开始而第二存储器件的操作之后开始时，第一存储器件的第二半读取时段READ2与第二存储器件的第一半读取时段READ1彼此交叠。

在第一存储器件的第一半读取时段READ1期间，以下面的次序读取3位数据Data<0:2>。

将储存在多电平单元MLC中的3位数据Data<0:2>之中的储存作为LSB1的数据Data0锁存至主锁存器MB1(在图15A中示出为“1.LSB1读取”)，并将锁存在主锁存器MB1中的数据Data0移动至高速缓冲锁存器CB1(在图15A中示出为“2.M2C(1)转移”)。

将储存在多电平单元MLC中的3位数据Data<0:2>之中的储存作为CSB1的数据Data1锁存至主锁存器MB1(在图15A中示出为“3-1.CSB1读取”)，并将锁存在主锁存器MB1中的数据Data1移动至辅助锁存器TM1(在图15A中示出为“3-2.M2T(1)转移”)。

将储存在多电平单元MLC中的3位数据Data<0:2>之中的储存作为MSB1的数据Data2锁存至主锁存器MB1(在图15A中示出为“4.MSB1读取”)。

当储存在多电平单元MLC中的全部3位数据Data<0:2>在第一存储器件的第一半读取时段READ1期间分别被锁存至3个锁存器MB1、CB1和TM1时，第一存储器件的第二半读取时段READ2和第二存储器件的第一半读取时段READ1同时开始。

在第一存储器件的第二半读取时段READ2和第二存储器件的第一半读取时段READ1期间，以下面的次序输出3位数据Data<0:2>。

通过输入/输出电路将锁存在高速缓冲锁存器CB1中的数据Data0输出至主机102(在图15A中示出为“5-1.LSB1数据输出”)，并将锁存在辅助锁存器TM1中的数据Data1移动至高速缓冲锁存器CB1(在图15A中示出为“6-1.T2C(1)转移”)。

通过输入/输出电路将锁存在高速缓冲锁存器CB1中的数据Data1输出至主机102(在图15A中示出为“7-1.CSB1数据输出”)，并将锁存在主锁存器MB1中的数据Data2移动至高速缓冲锁存器CB1(在图15A中示出为“8-1.M2C(1)转移”)。

通过输入/输出电路将锁存在高速缓冲锁存器CB1中的数据Data2输出至主机102(在图15A中示出为“8-2.MSB1数据输出”)。

此外，在第一存储器件的第二半读取时段READ2和第二存储器件的第一半读取时段READ1期间，以下面的次序输出3位数据Data<3:5>。

将储存在多电平单元MLC中的3位数据Data<3:5>之中的储存作为LSB2的数据Data3锁存至主锁存器MB2(在图15A中示出为“5-2.LSB2读取”)，并将锁存在主锁存器MB2中的数据Data3移动至高速缓冲锁存器CB2(在图15A中示出为“6-2.M2C(2)转移”)。

将储存在多电平单元MLC中的3位数据Data<3:5>之中的储存作为CSB2的数据Data4锁存至主锁存器MB2(在图15A中示出为“7-2.CSB2读取”)，并将锁存在主锁存器MB2中的数据Data4移动至辅助锁存器TM2(在图15A中示出为“7-3.M2T(2)转移”)。

将储存在多电平单元MLC中的3位数据Data<3:5>之中的储存作为MSB2的数据Data5锁存至主锁存器MB2(在图15A中示出为“8-3.MSB2读取”)。

当储存在多电平单元MLC中的全部3位数据Data<3:5>在第二存储器件的第一半读取时段READ1期间分别被锁存至3个锁存器MB2、CB2和TM2时，第二存储器件的第二半读取时段READ2开始。

在第二存储器件的第二半读取时段READ2期间，以下面的次序输出3位数据Data<3:5>。

通过输入/输出电路将锁存在高速缓冲锁存器CB2中的数据Data3输出至主机102(在图15A中示出为“9.LSB2数据输出”)，并将锁存在辅助锁存器TM2中的数据Data4移动至高速缓冲锁存器CB2(在图15A中示出为“10.T2C(2)转移”)。

通过输入/输出电路将锁存在高速缓冲锁存器CB2中的数据Data4输出至主机102(在图15A中示出为“11.CSB2数据输出”)，并将锁存在主锁存器MB2中的数据Data5移动至高速缓冲锁存器CB2(在图15A中示出为“12-1.M2C(2)转移”)。

通过输入/输出电路将锁存在高速缓冲锁存器CB2中的数据Data5输出至主机102(在图15A中示出为“12-2.MSB2数据输出”)。

如上所述，以流水线方式，在第一半读取时段READ1期间被锁存至3个锁存器MB1、CB1和TM1的3位数据Data<0:2>在第二半读取时段READ2期间通过第一存储器件输出至主机102，而在第一半读取时段READ1期间被锁存至3个锁存器MB2、CB2和TM2的3位数据Data<3:5>在第二半读取时段READ2期间通过第二存储器件输出至主机102。因此，在参照图14所描述的第一存储器件和第二存储器件的每个中不出现突然波动的峰值电流。

参见图15B，当在包括第一存储器件和第二存储器件的存储系统中执行一次性读取操作时，由于按照流水线方式的第一存储器件和第二存储器件的一次性读取操作，在第一存储器件和第二存储器件的每个中不出现峰值电流的突然波动。第一存储器件的3位数据Data<0:2>和第二存储器件的3位数据Data<3:5>被连续地提供给主机102。

作为参考，虽然在图15A和图15B中作为示例描述为第一存储器件和第二存储器件被包括在存储系统中，但预期的是，更大数量的存储器件可以被包括在存储系统中。例如，在第一存储器件、第二存储器件和第三存储器件被包括在存储系统中的情况下，因为将以如下方式进行设置，即，在第二存储器件中执行输出数据的操作的时段与在第三存储器件中执行读取数据的操作的时段彼此交叠，所以可以以连续连接模式来执行在第一存储器件、第二存储器件和第三存储器件中执行的一次性读取操作。

图16是图示根据本发明的实施例的存储系统的一次性读取操作的示意图。图16详细图示了在图14、图15A和图15B中描述的一次性读取操作。

如参照图14所描述的，即使在一次性读取操作期间，也需要基于单个位读取数据三次的操作。然而，由于仅在第一半读取时段READ1期间连续执行读取三位数据Data<0:2>和Data<3:5>的操作，且在第一存储器件和第二存储器件的每个的第一半读取时段READ1期间不执行其他操作，因此能够在第一存储器件和第二存储器件的每个中执行读取准备操作一次的情况下读取全部三位数据Data<0:2>，如图16中所示。

图16中所示的读取准备操作包括在从第一多电平单元MLC1和第二多电平单元MLC2读取3位数据Data<0:2>和Data<3:5>时作为电路的操作步骤而所需的各种操作。例如，读取准备操作包括初始化和设置操作(在图16中示出为“初始数据设置”、“公共设置”)、解码器操作(在图16中示出为“XDEC”)、电压发生操作(在图16中示出为“PUMP启动”和“PUMP”)等。

在实施例中，用于包括多电平单元的存储器件的单个读取操作的读取时段被划分为在前的第一半读取时段和接下来的第二半读取时段，在第一半读取时段期间仅执行将储存在多电平单元中的多位数据读出至多个锁存器中的操作，在第二半读取时段期间仅执行将储存在多个锁存器中的多位数据输出至主机的操作。因此，能够通过单个读取操作来读取多电平单元的全部多位数据。

此外，由于用于读取操作的第一半读取时段和用于输出操作的第二半读取时段的分离，可以减小在读取操作期间产生的峰值电流的量。

此外，在包括至少两个存储器件的存储系统中，可以以流水线方式执行各个存储器件的一次性读取操作，从而主机从多个存储器件无缝地接收数据。

尽管已经出于说明性目的而描述了各种实施例，但对于本领域技术人员而言将明显的是，在不脱离在所附权利要求中所限定的本发明的精神和范围的情况下，可以作出各种改变和修改。

Claims

1.一种非易失性存储系统，包括：

非易失性存储器件，包括同时储存M位数据的多电平单元和用于分别基于单个位储存M位数据的M个锁存器，M是等于或大于3的整数；以及

控制器，适用于在第一半读取时段期间分别将多电平单元的M位数据顺序地锁存至M个锁存器中，以及在第二半读取时段期间将M个锁存器中锁存的M位数据顺序地输出。

2.根据权利要求1所述的非易失性存储系统，其中，控制器在第一半编程时段期间将从主机提供的M位数据分别锁存至M个锁存器中，以及在第二半编程时段期间将M个锁存器中锁存的M位数据顺序地编程至多电平单元中。

3.根据权利要求1所述的非易失性存储系统，其中，M个锁存器包括：

主锁存器，适用于锁存要输入至多电平单元/要从多电平单元输出的M位数据中的每个；

高速缓冲锁存器，适用于锁存要输入至输入/输出电路/要从输入/输出电路输出的M位数据中的每个；以及

M-2个辅助锁存器，在电学上适用于锁存在主锁存器或高速缓冲锁存器中锁存的M位数据中的一位。

4.根据权利要求3所述的非易失性存储系统，

其中，在第一半读取时段期间，控制器基于单个位来将M位数据中的每个顺序地锁存至主锁存器中，以及将先前被锁存在主锁存器中的M位数据中的每个锁存至高速缓冲锁存器和M-2个辅助锁存器中的一个中，以及

其中，在M位数据全部被锁存在M个锁存器中之后，控制器在第二半读取时段期间将M个锁存器中锁存的M位数据顺序地输出。

5.根据权利要求4所述的非易失性存储系统，其中，在第二半读取时段期间，每当先前被锁存在高速缓冲锁存器中的M位数据中的每个通过输入/输出电路而被输出时，控制器基于单个位来将主锁存器和M-2个辅助锁存器中的一个中锁存的M位数据中的每个移动至高速缓冲锁存器，由此基于单个位而通过输入/输出电路来顺序地输出全部M位数据。

6.一种非易失性存储系统，包括：

第一非易失性存储器件，包括同时储存M位数据的第一多电平单元和用于分别基于单个位来储存M位数据的M个第一锁存器，M是等于或大于3的整数；

第二非易失性存储器件，包括同时储存N位数据的第二多电平单元和用于分别基于单个位来储存N位数据的N个第二锁存器，N是等于或大于3的整数；以及

控制器，适用于：

在第一非易失性存储器件的第一半读取时段期间分别将多电平单元的M位数据顺序地锁存至M个第一锁存器中，以及在第一非易失性存储器件的第二半读取时段期间将M个第一锁存器中锁存的M位数据顺序地输出，以及

在第二非易失性存储器件的第一半读取时段期间分别将多电平单元的N位数据顺序地锁存至N个第二锁存器中，以及在第二非易失性存储器件的第二半读取时段期间将N个第二锁存器中锁存的N位数据顺序地输出，

其中，控制器以流水线方式控制第一非易失性存储器件和第二非易失性存储器件，使得第一非易失性存储器件的第二半读取时段与第二非易失性存储器件的第一半读取时段彼此交叠。

7.根据权利要求6所述的非易失性存储系统，

其中，控制器在第一非易失性存储器件的第一半编程时段期间将从主机提供的M位数据分别锁存至M个第一锁存器中，以及在第一非易失性存储器件的第二半编程时段期间将M个第一锁存器中锁存的M位数据顺序地编程至多电平单元中，

其中，控制器在第二非易失性存储器件的第一半编程时段期间将从主机提供的N位数据分别锁存至N个第二锁存器中，以及在第二非易失性存储器件的第二半编程时段期间将N个第二锁存器中锁存的N位数据顺序地编程至多电平单元中，以及

其中，控制器以流水线方式控制第一非易失性存储器件和第二非易失性存储器件，使得第一非易失性存储器件的第二半编程时段与第二非易失性存储器件的第一半编程时段彼此交叠。

8.根据权利要求6所述的非易失性存储系统，其中，M个第一锁存器包括：

第一主锁存器，适用于锁存要输入至第一多电平单元/要从第一多电平单元输出的M位数据中的每个；

第一高速缓冲锁存器，适用于锁存要输入至第一输入/输出电路/要从第一输入/输出电路输出的M位数据中的每个；以及

M-2个第一辅助锁存器，电学上适用于锁存在第一主锁存器或第一高速缓冲锁存器中锁存的M位数据中的一位。

9.根据权利要求8所述的非易失性存储系统，其中，N个第二锁存器包括：

第二主锁存器，适用于锁存要输入至第二多电平单元/要从第二多电平单元输出的N位数据中的每个；

第二高速缓冲锁存器，适用于锁存要输入至第二输入/输出电路/要从第二输入/输出电路输出的N位数据中的每个；以及

N-2个第二辅助锁存器，电学上适用于锁存在第二主锁存器和第二高速缓冲锁存器中锁存的N位数据中的一位。

10.根据权利要求9所述的非易失性存储系统，

其中，在第一非易失性存储器件的第一半读取时段期间，控制器基于单个位来将M位数据中的每个顺序地锁存至第一主锁存器中，以及将先前被锁存在第一主锁存器中的M位数据中的每个锁存至第一高速缓冲锁存器和M-2个第一辅助锁存器中的一个中，以及

其中，在M位数据全部被锁存在第一非易失性存储器件的M个第一锁存器中之后，控制器在第一非易失性存储器件的第二半读取时段期间将M个第一锁存器中锁存的M位数据顺序地输出。

11.根据权利要求10所述的非易失性存储系统，

其中，在第二非易失性存储器件的第一半读取时段期间，控制器基于单个位来将N位数据中的每个顺序地锁存至第二主锁存器中，以及将先前被锁存在第二主锁存器中的N位数据中的每个锁存至第二高速缓冲锁存器和M-2个第二辅助锁存器中的一个中，以及

其中，在N位数据全部被锁存在第二非易失性存储器件的N个第二锁存器中之后，控制器在第二非易失性存储器件的第二半读取时段期间将N个第二锁存器中锁存的N位数据顺序地输出。

12.根据权利要求11所述的非易失性存储系统，

其中，在第一非易失性存储器件的第二半读取时段期间，每当先前锁存在第一高速缓冲锁存器中的M位数据中的每个通过第一输入/输出电路输出时，控制器基于单个位来将第一主锁存器和M-2个第一辅助锁存器中的一个中锁存的M位数据中的每个移动至第一高速缓冲锁存器，由此基于单个位通过第一输入/输出电路来顺序地输出全部M位数据，以及

其中，在第二非易失性存储器件的第二半读取时段期间，每当先前锁存在第二高速缓冲锁存器中的N位数据中的每个通过第二输入/输出电路输出时，控制器基于单个位来将第二主锁存器和M-2个第二辅助锁存器中的一个中锁存的N位数据中的每个移动至第二高速缓冲锁存器，由此基于单个位通过第二输入/输出电路来顺序地输出全部N位数据。

13.一种操作具有非易失性存储器件的非易失性存储系统的方法，非易失性存储器件包括同时储存M位数据的多电平单元和用于分别基于单个位而储存M位数据的M个锁存器，M为等于或大于3的整数，所述方法包括：

在第一半读取时段期间，分别将多电平单元的M位数据顺序地锁存至M个锁存器中；以及

在第二半读取时段期间，将M个锁存器中锁存的M位数据顺序地输出。

14.根据权利要求13所述的方法，还包括：

在第一半编程时段期间，将从主机提供的M位数据分别锁存至M个锁存器中，以及

在第二半编程时段期间，将M个锁存器中锁存的M位数据顺序地编程至多电平单元中。

15.根据权利要求13所述的方法，其中，M个锁存器包括：

M-2个辅助锁存器，电学上适用于锁存在主锁存器或高速缓冲锁存器中锁存的M位数据中的一位。

16.根据权利要求15所述的方法，

其中，第一半读取时段期间的顺序地锁存的步骤基于单个位将M位数据中的每个顺序地锁存至主锁存器中，以及将先前锁存在主锁存器中的M位数据中的每个锁存至高速缓冲锁存器和M-2个辅助锁存器中的一个中，以及

其中，第二半读取时段期间的顺序地输出的步骤在M位数据全部被锁存在M个锁存器中之后执行。

17.根据权利要求16所述的方法，其中，每当先前锁存在高速缓冲锁存器中的M位数据中的每个通过输入/输出电路输出时，第二半读取时段期间的顺序地输出的步骤基于单个位将主锁存器和M-2个辅助锁存器中的一个中锁存的M位数据中的每个移动至高速缓冲锁存器，由此基于单个位通过输入/输出电路顺序地输出全部M位数据。

18.一种操作具有第一非易失性存储器件和第二非易失性存储器件的非易失性存储系统的方法，所述方法包括：

在第一非易失性存储器件的第一半读取时段期间分别将多电平单元的M位数据顺序地锁存至M个第一锁存器，以及在第一非易失性存储器件的第二半读取时段期间将M个第一锁存器中锁存的M位数据顺序地输出，以及

在第二非易失性存储器件的第一半读取时段期间分别将多电平单元的N位数据顺序地锁存至N个第二锁存器，以及在第二非易失性存储器件的第二半读取时段期间将N个第二锁存器中锁存的N位数据顺序地输出，

其中，以流水线的方式执行M位数据的顺序地锁存和顺序地输出的步骤以及N位数据的顺序地锁存和顺序地输出的步骤，使得第一非易失性存储器件的第二半读取时段与第二非易失性存储器件的第一半读取时段彼此交叠。

19.根据权利要求18所述的方法，其中，M个第一锁存器包括：

第一主锁存器，适用于锁存要输入至多电平单元/要从多电平单元输出的M位数据中的每个；

20.根据权利要求18所述的方法，其中，N个第二锁存器包括：

第二主锁存器，适用于锁存要输入至多电平单元/要从多电平单元输出的M位数据中的每个；

第二高速缓冲锁存器，适用于锁存要输入至第二输入/输出电路/要从第二输入/输出电路输出的M位数据中的每个；以及

N-2个第二辅助锁存器，电学上适用于锁存在第二主锁存器或第二高速缓冲锁存器中锁存的M位数据中的一位。