TWI677873B - 非揮發性記憶體系統及其操作方法 - Google Patents

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Abstract

一種非揮發性記憶體系統包括：非揮發性記憶體裝置，包括同時儲存M位元資料的多階記憶胞和用於分別基於單個位元儲存M位元資料的M個鎖存器，M為等於或大於3的整數；以及控制器，適用於在第一半讀取時段期間分別將多階記憶胞的M位元資料順序地鎖存在M個鎖存器中，以及在第二半讀取時段期間將M個鎖存器中鎖存的M位元資料順序地輸出。

Description

非揮發性記憶體系統及其操作方法
本發明主張的優先權為在2015年6月18日在韓國智慧財產權局提出的申請案，其韓國專利申請號為10-2015-0086469，在此併入其全部參考內容。
示例性實施例關於一種半導體設計技術，更具體地，關於一種包括多階記憶胞的非揮發性記憶體系統的資料登錄/輸出操作。
計算環境範例已經變為可以隨時隨地使用的遍存計算系統。因此，諸如行動電話、數位相機以及筆記本電腦的可攜式電子設備的使用已經迅速增加。這些可攜式電子設備通常使用具有記憶體裝置的記憶體系統(即，資料儲存設備)。資料儲存設備用作可攜式電子設備的主記憶體裝置或輔助記憶體裝置。
使用記憶體裝置的資料儲存設備提供優異的穩定性、耐久性、高的資訊存取速度和低功耗，因為它們不具有移動部件。具有這些優點的資料儲存設備的示例包括：通用序列匯流排(USB,universal serial bus)記憶體裝置、具有各種介面的記憶卡以及固態硬碟(SSD,solid state drive)。
各種實施例關於一種非揮發性記憶體系統及操作其的方法，該 非揮發性記憶體系統能夠透過單個編程操作來將多位元資料編程至每個多階記憶胞中以及透過單個讀取操作來從每個多階記憶胞讀取多位元資料。
在一個實施例中，一種非揮發性記憶體系統可以包括：非揮發性記憶體裝置，包括同時儲存M位元資料的多階記憶胞和用於分別基於單個位元來儲存M位元資料的M個鎖存器，M是等於或大於3的整數；以及控制器，適用於在第一半讀取時段期間分別將多階記憶胞的M位元資料順序地鎖存至M個鎖存器中，以及在第二半讀取時段期間將M個鎖存器中鎖存的M位元資料順序地輸出。
在編程操作中，控制器可以在第一半編程時段期間將從主機提供的M位元資料分別鎖存至M個鎖存器中，以及在第二半編程時段期間將M個鎖存器中鎖存的M位元資料順序地編程至多階記憶胞中。
M個鎖存器可以包括：主鎖存器，適用於鎖存要輸入至多階記憶胞及要從多階記憶胞輸出的每個M位元資料；高速緩衝鎖存器，適用於鎖存要輸入至輸入/輸出電路及要從輸入/輸出電路輸出的每個M位元資料；以及M-2個輔助鎖存器，電學上適用(electrically suitable)於鎖存在主鎖存器或高速緩衝鎖存器中鎖存的M位元資料中的一位元。
在第一半讀取時段期間，控制器可以基於單個位元來將每個M位元資料順序地鎖存至主鎖存器中，以及將先前被鎖存在主鎖存器中的每個M位元資料鎖存至高速緩衝鎖存器和M-2個輔助鎖存器中的一個中。在M位元資料全部被鎖存在M個鎖存器中之後，控制器可以在第二半讀取時段期間將M個鎖存器中鎖存的M位元資料順序地輸出。
在第二半讀取時段期間，每當先前被鎖存在高速緩衝鎖存器中 的每個M位元資料透過輸入/輸出電路被輸出時，控制器可以基於單個位元來將主鎖存器和M-2個輔助鎖存器中的一個中鎖存的每個M位元資料移動至高速緩衝鎖存器，由此基於單個位元透過輸入/輸出電路來順序地輸出全部M位元資料。
一種非揮發性記憶體系統可以包括：第一非揮發性記憶體裝置，包括同時儲存M位元資料的第一多階記憶胞和用於分別基於單個位元來儲存M位元資料的M個第一鎖存器，M是等於或大於3的整數；第二非揮發性記憶體裝置，包括同時儲存N位元資料的第二多階記憶胞和用於分別基於單個位元來儲存N位元資料的N個第二鎖存器，N是等於或大於3的整數；以及控制器，適用於：在第一非揮發性記憶體裝置的第一半讀取時段期間分別將多階記憶胞的M位元資料順序地鎖存至M個第一鎖存器中，及在第一非揮發性記憶體裝置的第二半讀取時段期間將M個第一鎖存器中鎖存的M位元資料順序地輸出，以及在第二非揮發性記憶體裝置的第一半讀取時段期間分別將多階記憶胞中的N位元資料順序地鎖存至N個第二鎖存器中，及在第二非揮發性記憶體裝置的第二半讀取時段期間將N個第二鎖存器中鎖存的N位元資料順序地輸出。控制器可以以管線(pipeline)方式控制第一非揮發性記憶體裝置和第二非揮發性記憶體裝置，使得第一非揮發性記憶體裝置的第二半讀取時段與第二非揮發性記憶體裝置的第一半讀取時段彼此交疊。
控制器可以在第一非揮發性記憶體裝置的第一半編程時段期間將從主機提供的M位元資料分別鎖存至M個第一鎖存器中，以及在第一非揮發性記憶體裝置的第二半編程時段期間將M個第一鎖存器中鎖存的M位元資料順序地編程至多階記憶胞中。控制器可以在第二非揮發性記憶體裝置的第一半編 程時段期間將從主機提供的N位元資料分別鎖存至N個第二鎖存器中，以及在第二非揮發性記憶體裝置的第二半編程時段期間將N個第二鎖存器中鎖存的N位元資料順序地編程至多階記憶胞中。控制器可以以管線方式控制第一非揮發性記憶體裝置和第二非揮發性記憶體裝置，使得第一非揮發性記憶體裝置的第二半編程時段與第二非揮發性記憶體裝置的第一半編程時段彼此交疊。
M個第一鎖存器可以包括：第一主鎖存器，適用於鎖存要輸入至第一多階記憶胞及要從第一多階記憶胞輸出的每個M位元資料；第一高速緩衝鎖存器，適用於鎖存要輸入至第一輸入/輸出電路及要從第一輸入/輸出電路輸出的每個M位元資料；以及M-2個第一輔助鎖存器，電學上適用於鎖存在第一主鎖存器或第一高速緩衝鎖存器中鎖存的M位元資料中的一位元。
N個第二鎖存器可以包括：第二主鎖存器，適用於鎖存要輸入至第二多階記憶胞及要從第二多階記憶胞輸出的每個N位元資料；第二高速緩衝鎖存器，適用於鎖存要輸入至第二輸入/輸出電路及要從第二輸入/輸出電路輸出的每個N位元資料；以及N-2個第二輔助鎖存器，電學上適用於鎖存在第二主鎖存器和第二高速緩衝鎖存器中鎖存的N位元資料中的一位元。
在第一非揮發性記憶體裝置的第一半讀取時段期間，控制器可以基於單個位元來將每個M位元資料順序地鎖存至第一主鎖存器中，以及將先前被鎖存在第一主鎖存器中的每個M位元資料鎖存至第一高速緩衝鎖存器和M-2個第一輔助鎖存器中的一個中。在M位元資料全部被鎖存在第一非揮發性記憶體裝置的M個第一鎖存器中之後，控制器可以在第一非揮發性記憶體裝置的第二半讀取時段期間將M個第一鎖存器中鎖存的M位元資料順序地輸出。
在第二非揮發性記憶體裝置的第一半讀取時段期間，控制器可 以基於單個位元來將每個N位元資料順序地鎖存至第二主鎖存器中，以及將先前被鎖存在第二主鎖存器中的每個N位元資料鎖存至第二高速緩衝鎖存器和M-2個第二輔助鎖存器中的一個中。在M位元資料全部被鎖存在第二非揮發性記憶體裝置的M個第一鎖存器中之後，控制器可以在第二非揮發性記憶體裝置的第二半讀取時段期間將N個第二鎖存器中鎖存的N位元資料順序地輸出。
在第一非揮發性記憶體裝置的第二半讀取時段期間，每當先前鎖存在第一高速緩衝鎖存器中的每個M位元資料透過第一輸入/輸出電路輸出時，控制器可以基於單個位元來將第一主鎖存器和M-2個第一輔助鎖存器中的一個中鎖存的每個M位元資料移動至第一高速緩衝鎖存器，由此基於單個位元透過第一輸入/輸出電路來順序地輸出全部M位元資料。在第二非揮發性記憶體裝置的第二半讀取時段期間，每當先前鎖存在第二高速緩衝鎖存器中的每個N位元資料透過第二輸入/輸出電路輸出時，控制器可以基於單個位元來將第二主鎖存器和M-2個第二輔助鎖存器中的一個中鎖存的每個N位元資料移動至第二高速緩衝鎖存器，由此基於單個位元透過第二輸入/輸出電路來順序地輸出全部N位元資料。
一種操作具有非揮發性記憶體裝置的非揮發性記憶體系統的方法，非揮發性記憶體裝置包括同時儲存M位元資料的多階記憶胞和用於分別基於單個位元而儲存M位元資料的M個鎖存器，M為等於或大於3的整數，該方法可以包括：在第一半讀取時段期間，分別將多階記憶胞的M位元資料順序地鎖存至M個鎖存器中；以及在第二半讀取時段期間，將M個鎖存器中鎖存的M位元資料順序地輸出。
該方法還可以包括：在第一半編程時段期間，將從主機提供的 M位元資料分別鎖存至M個鎖存器中；以及在第二半編程時段期間，將M個鎖存器中鎖存的M位元資料順序地編程至多階記憶胞中。
M個鎖存器可以包括：主鎖存器，適用於鎖存要輸入至多階記憶胞及要從多階記憶胞輸出的每個M位元資料；高速緩衝鎖存器，適用於鎖存要輸入至輸入/輸出電路及要從輸入/輸出電路輸出的每個M位元資料；以及M-2個輔助鎖存器，電學上適用於鎖存在主鎖存器或高速緩衝鎖存器中鎖存的M位元資料中的一位元。
第一半讀取時段期間的順序地鎖存的步驟可以基於單個位元將每個M位元資料順序地鎖存至主鎖存器中，以及將先前鎖存在主鎖存器中的每個M位元資料鎖存至高速緩衝鎖存器和M-2個輔助鎖存器中的一個中。第二半讀取時段期間的順序地輸出的步驟在M位元資料全部被鎖存在M個鎖存器中之後執行。
每當先前鎖存在高速緩衝鎖存器中的每個M位元資料透過輸入/輸出電路輸出時，第二半讀取時段期間的順序地輸出的步驟基於單個位元將主鎖存器和M-2個輔助鎖存器中的一個中鎖存的每個M位元資料移動至高速緩衝鎖存器，由此基於單個位元透過輸入/輸出電路順序地輸出全部M位元資料。
一種操作具有第一非揮發性記憶體裝置和第二非揮發性記憶體裝置的非揮發性記憶體系統的方法可以包括：在第一非揮發性記憶體裝置的第一半讀取時段期間分別將多階記憶胞的M位元資料順序地鎖存至M個第一鎖存器中，及在第一非揮發性記憶體裝置的第二半讀取時段期間將M個第一鎖存器中鎖存的M位元資料順序地輸出，以及在第二非揮發性記憶體裝置的第一半讀取時段期間分別將多階記憶胞的N位元資料順序地鎖存至N個第二鎖存器中， 及在第二非揮發性記憶體裝置的第二半讀取時段期間將N個第二鎖存器中鎖存的N位元資料順序地輸出。可以以管線的方式執行M位元資料的順序地鎖存和順序地輸出的步驟以及N位元資料的順序地鎖存和順序地輸出的步驟，使得第一非揮發性記憶體裝置的第二半讀取時段與第二非揮發性記憶體裝置的第一半讀取時段彼此交疊。
M個第一鎖存器可以包括：第一主鎖存器，適用於鎖存要輸入至多階記憶胞及要從多階記憶胞輸出的每個M位元資料；第一高速緩衝鎖存器，適用於鎖存要輸入至第一輸入/輸出電路及要從第一輸入/輸出電路輸出的每個M位元資料；以及M-2個第一輔助鎖存器，電學上適用於鎖存在第一主鎖存器或第一高速緩衝鎖存器中鎖存的M位元資料中的一位元。
N個第二鎖存器可以包括：第二主鎖存器，適用於鎖存要輸入至多階記憶胞及要從多階記憶胞輸出的每個M位元資料；第二高速緩衝鎖存器，適用於鎖存要輸入至第二輸入/輸出電路及要從第二輸入/輸出電路輸出的每個M位元資料；以及N-2個第二輔助鎖存器，適用於鎖存在第二主鎖存器或第二高速緩衝鎖存器中鎖存的M位元資料中的一位元。
100‧‧‧記憶體系統
102‧‧‧主機
110‧‧‧記憶體系統
130‧‧‧控制器
132‧‧‧主機介面單元
134‧‧‧處理器
138‧‧‧錯誤校正碼單元
140‧‧‧電源管理單元(PMU)
142‧‧‧NAND快閃控制器(NFC)
144‧‧‧記憶體
150‧‧‧記憶體裝置
152‧‧‧記憶體區塊
154‧‧‧記憶體區塊
156‧‧‧記憶體區塊
210‧‧‧第零區塊
220‧‧‧第一區塊
230‧‧‧第二區塊
240‧‧‧第N-1區塊
310‧‧‧電壓供應區塊
320‧‧‧讀取/寫入電路
322‧‧‧分頁緩衝區
324‧‧‧分頁緩衝區
326‧‧‧分頁緩衝區
340‧‧‧胞串
5111‧‧‧基板
5112‧‧‧介電材料
5113‧‧‧柱
5114‧‧‧表面層
5115‧‧‧內層
5116‧‧‧介電層
5117‧‧‧第一子絕緣層
5118‧‧‧第二子絕緣層
5119‧‧‧第三子絕緣層
5211、5221、...、5291‧‧‧導電材料
5212、5222、...、5292‧‧‧導電材料
5213、5223、...、5293‧‧‧導電材料
5311~5314‧‧‧摻雜區
5320‧‧‧汲極
5331-5333‧‧‧導電材料
6311‧‧‧基板
6312‧‧‧摻雜材料層
6321~6328‧‧‧導電材料層
6340‧‧‧汲極
6351~6352‧‧‧上方導電材料層
6361‧‧‧內部材料層
6362‧‧‧中間層
6363‧‧‧表面層
a、b‧‧‧閒置時間
BL、BL0~BLm-1‧‧‧位元線
BLK0~BLKN-1‧‧‧記憶體區塊
CB、CB1、CB2‧‧‧鎖存器
CG1~CG31‧‧‧層疊記憶胞
CSB‧‧‧中間有效位元
CSL‧‧‧公共源極線
Data0~Data2‧‧‧資料
DP‧‧‧下柱
DSG1、DSG2‧‧‧汲極選擇閘
DSL‧‧‧汲極選擇線
DST‧‧‧汲極選擇電晶體
DWL‧‧‧虛擬字元線
GSL‧‧‧接地選擇線
LSB‧‧‧最低有效位元
M2C轉移‧‧‧從MB轉移到CB
MB、MB1、MB2‧‧‧鎖存器
MC0~MCn-1‧‧‧記憶胞
MLC‧‧‧多階記憶胞
MLC‧‧‧多階記憶胞
MSB‧‧‧最高有效位元
NS、NS11~NS33‧‧‧NAND串
P1~P8‧‧‧頁
PG‧‧‧管型閘
PUMP、PUMP on‧‧‧電壓發生操作
READ1‧‧‧第一半讀取時段
READ2‧‧‧第二半讀取時段
SSG1、SSG2‧‧‧源極選擇閘
SSL、SSL1~SSL3‧‧‧串選擇線
SST‧‧‧源極選擇電晶體
ST1、ST2‧‧‧串
T2C轉移‧‧‧從TM轉移到CB
TM、TM1、TM2‧‧‧鎖存器
tR0~tR2‧‧‧讀取操作
TS‧‧‧電晶體結構
UP‧‧‧上柱
WL0~WLn-1‧‧‧字元線
XDEC‧‧‧解碼器操作
〔圖1〕是圖示根據實施例的包括記憶體系統的資料處理系統的示圖。
〔圖2〕是圖示記憶體系統中的記憶體裝置的示圖。
〔圖3〕是圖示根據實施例的記憶體裝置中的記憶體區塊的電路圖。
〔圖4至圖11〕是示意性地圖示記憶體裝置的示圖。
〔圖12〕是圖示根據實施例的針對記憶體系統的多階記憶胞的一次性編程操作 的示意圖。
〔圖13A〕是圖示記憶體系統的正常讀取操作的示意圖。
〔圖13B和圖13C〕是圖示記憶體系統的高速緩衝讀取操作的示意圖。
〔圖13D〕是圖示記憶體系統的正常讀取操作和高速緩衝讀取操作的示意圖。
〔圖14〕是圖示根據本發明的實施例的記憶體系統的一次性讀取操作的示意圖。
〔圖15A和圖15B〕是圖示根據本發明的實施例的記憶體系統的一次性讀取操作的示意圖。
〔圖16〕是圖示根據本發明的實施例的記憶體系統的一次性讀取操作的示意圖。
下面將參照附圖來更詳細地描述各種實施例。然而，本發明可以以不同的形式實現，而不應解釋為侷限於本文中闡述的實施例。相反地，這些實施例被提供使得本公開將是徹底的和完整的，且這些實施例將把本發明的範圍充分地傳達給本發明所屬技術領域中具有通常知識者。貫穿本公開，相同的元件符號在本發明的各種附圖和實施例中始終指代相同的部分。
圖1是圖示根據實施例的包括記憶體系統的資料處理系統的方塊圖。
參見圖1，資料處理系統100可以包括主機102和記憶體系統110。
例如，主機102可以包括諸如行動電話、MP3播放機和筆記型 電腦的可攜式電子設備或者諸如桌上型電腦、遊戲機、TV和投影機的電子設備。
記憶體系統110可以回應於來自主機102的請求而操作，具體地，記憶體系統110儲存要由主機102來存取的資料。換言之，記憶體系統110可以用作主機102的主記憶體系統或輔助記憶體系統。根據與主機102電耦接的主機介面的協定，可以用各種儲存設備中的任意一種來實施記憶體系統110。可以用諸如固態硬碟(SSD)、多媒體卡(MMC)、嵌入式MMC(eMMC)、縮小尺寸MMC(RS-MMC)和微型MMC、安全數位(SD)卡、迷你SD和微型SD、通用序列匯流排(USB)儲存設備、通用快閃記憶體(UFS)設備、緊湊式快閃記憶體(CF,compact flash)卡、智慧媒體(SM)卡、記憶棒等的各種類型的儲存設備來實施記憶體系統110。
用於記憶體系統110的儲存設備可以用揮發性記憶體裝置(諸如動態隨機存取記憶體(DRAM)和靜態隨機存取記憶體(SRAM))或者非揮發性記憶體裝置(諸如唯讀記憶體(ROM)、罩幕式ROM(MROM)、可編程ROM(PROM)、可抹除可編程ROM(EPROM)、電可抹除可編程ROM(EEPROM)、鐵電式隨機存取記憶體(FRAM)、相變式RAM(PRAM)、磁阻式RAM(MRAM)和電阻式RAM(RRAM))來實施。
記憶體系統110可以包括：記憶體裝置150，儲存要由主機102來存取的資料；以及控制器130，可以控制資料在記憶體裝置150中的儲存。
控制器130和記憶體裝置150可以集成在一個半導體裝置裝置中。例如，控制器130和記憶體裝置150可以集成在一個半導體裝置中而構成固態硬碟(SSD)。當記憶體系統110用作SSD時，可以顯著提高與記憶體系統 110電耦接的主機102的操作速度。
控制器130和記憶體裝置150可以集成在一個半導體裝置中而構成記憶卡。控制器130和記憶體裝置150可以集成在一個半導體裝置中，而構成諸如國際個人電腦記憶卡協會(PCMCIA)卡、緊湊式快閃記憶體(CF)卡、智慧媒體(SM)卡、記憶棒、多媒體卡(MMC)、RS-MMC和微型MMC、安全數位(SD)卡、迷你SD、微型SD和SDHC以及通用快閃記憶體(UFS)設備的記憶卡。
此外，記憶體系統110可以構成電腦、超級移動PC(UMPC)、工作站、上網本、個人數位助手(PDA)、可攜式電腦、網路平板(web tablet)、平板電腦、無線電話、行動電話、智慧型電話、電子書、可攜式多媒體播放機(PMP)、可攜式遊戲機、導航儀、黑匣子、數位相機、數位多媒體廣播(DMB)播放機、三維(3D)電視、智慧電視、數位答錄機、數位音訊播放機、數位圖片記錄儀、數位圖片播放機、數位錄影機、數位視訊播放機、構成資料中心的儲存器、能夠在無線環境下發送和接收資訊的設備、構成家用網路的各種電子設備中的一種、構成電腦網路的各種電子設備中的一種、構成遠端資訊處理網路的各種電子設備中的一種、RFID設備和/或構成計算系統的各種元件中的一種。
記憶體系統110的記憶體裝置150可以在電源被中斷時保持儲存的資料，具體地，在寫入操作期間儲存由主機102提供的資料，以及在讀取操作期間將儲存的資料提供給主機102。記憶體裝置150可以包括多個記憶體區塊152、154和156。記憶體區塊152、154和156中的每個可以包括多個頁。每個頁可以包括多個記憶胞，多個字元線(WL,word line)電耦接到多個記憶胞。 記憶體裝置150可以是非揮發性記憶體裝置，例如，快閃記憶體。快閃記憶體可以具有三維(3D)層疊結構。之後將參照圖2至圖11來詳細地描述記憶體裝置150的結構和記憶體裝置150的三維(3D)層疊結構。
記憶體系統110的控制器130回應於來自主機102的請求而控制記憶體裝置150。控制器130可以將從記憶體裝置150讀取的資料提供給主機102，以及將從主機102提供的資料儲存在記憶體裝置150中。這樣，控制器130可以控制記憶體裝置150的諸如讀取操作、寫入操作、編程操作和抹除操作的總體操作。
詳細地，控制器130可以包括主機介面單元132、處理器134、錯誤校正碼(ECC)單元138、電源管理單元(PMU)140、NAND快閃記憶體控制器(NFC)142和記憶體144。
主機介面單元132可以處理從主機102提供的命令和資料，且可以透過各種介面協定中的至少一種來與主機102通信，各種介面協定為諸如通用序列匯流排(USB)、多媒體卡(MMC)、周邊元件連接-快速(PCI-E)、串列連接SCSI(SAS)、串列高級技術附件(SATA)、並行高級技術附件(PATA)、小型電腦系統介面(SCSI)、增強型小盤介面(ESDI)和集成驅動電路(IDE)。
ECC單元138可以檢測並校正在讀取操作期間從記憶體裝置150讀取的資料中的錯誤。當錯誤位元的數量等於或者大於可校正錯誤位元的閾值數量時，ECC單元138不能校正錯誤位元，且ECC單元138可以輸出表示校正錯誤位元失敗的錯誤校正失敗信號。
ECC單元138可以基於諸如低密度同位檢查(LDPC)碼、博斯-查德胡裡-霍昆格母(BCH,Bose-Chaudhuri-Hocquenghem)碼、渦輪碼、裡德- 所羅門(RS,Reed-Solomon)碼、卷積碼、遞迴系統碼(RSC)、格碼調製(TCM)、分組編碼調製(BCM)等的編碼調製來執行錯誤校正操作。ECC單元138可以包括用於錯誤校正操作的所有電路、系統或裝置。
PMU 140可以提供並管理用於控制器130的電源(例如，用於控制器130中包括的組成元件的電源)。
NFC 142可以用作控制器130與記憶體裝置150之間的記憶體介面，以允許控制器130回應於來自主機102的請求而控制記憶體裝置150。當記憶體裝置150是快閃記憶體時，具體地，當記憶體裝置150是NAND快閃記憶體時，NFC 142可以產生用於記憶體裝置150的控制信號，並在處理器134的控制下處理資料。
記憶體144可以用作記憶體系統110和控制器130的工作記憶體，並儲存用於驅動記憶體系統110和控制器130的資料。控制器130可以回應於來自主機102的請求而控制記憶體裝置150。例如，控制器130可以將從記憶體裝置150讀取的資料提供給主機102，並將由主機102提供的資料儲存在記憶體裝置150中。當控制器130控制記憶體裝置150的操作時，記憶體144可以儲存由控制器130和記憶體裝置150使用的用於諸如讀取操作、寫入操作、編程操作和抹除操作的操作的資料。
記憶體144可以用揮發性記憶體來實施。記憶體144可以用靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)來實施。如上所述，記憶體144可以儲存由主機102和記憶體裝置150使用的用於讀取操作和寫入操作的資料。為了儲存該資料，記憶體144可以包括程式記憶體、資料記憶體、寫入緩衝器、讀取緩衝器、映射緩衝器等。
處理器134可以控制記憶體系統110的常規操作，以及回應於來自主機102的寫入請求或讀取請求而控制對記憶體裝置150的寫入操作或讀取操作。處理器134可以驅動被稱作快閃記憶體轉換層(FTL,flash translation layer)的韌體以控制記憶體系統110的常規操作。處理器134可以用微處理器或中央處理單元(CPU)來實施。
在處理器134中可以包括管理單元(圖未示)，管理單元可以執行對記憶體裝置150的壞區塊管理。管理單元可以找到記憶體裝置150中包括的壞記憶體區塊(其不滿足進一步使用的條件)，並對壞記憶體區塊執行壞區塊管理。當記憶體裝置150是快閃記憶體(例如，NAND快閃記憶體)時，在寫入操作期間(例如，在編程操作期間)可能由於NAND邏輯功能的特性而出現編程失敗。在壞區塊管理期間，編程失敗的記憶體區塊或壞記憶體區塊中的資料可以被編程至新的記憶體區塊中。另外，壞區塊使具有3D層疊結構的記憶體裝置150的利用效率以及記憶體系統100的可靠性嚴重劣化，從而需要可靠的壞區塊管理。
圖2是圖示圖1中示出的記憶體裝置150的示意圖。
參見圖2，記憶體裝置150可以包括多個記憶體區塊(例如，第零區塊210至第(N-1)區塊240)。多個記憶體區塊210至240中的每個可以包括多個頁(例如，2M個頁(2M PAGES))，本發明不侷限於此。多個頁中的每個頁可以包括多個記憶胞，多個字元線電耦接到多個記憶胞。
記憶體裝置150還包括多個記憶體區塊，多個記憶體區塊根據在每個記憶胞中可以儲存或表達的位元的數量而作為單階記憶胞(SLC,Single-Level Cell)記憶體區塊和多階記憶胞(MLC,Multi-Level Cell)記憶體區 塊。SLC記憶體區塊可以包括用每個記憶胞能夠儲存1位元資料的記憶胞實施的多個頁。MLC記憶體區塊可以包括用每個記憶胞能夠儲存多位元資料(例如，兩位元資料或更多位元資料)的記憶胞實施的多個頁。包括用每個記憶胞能夠儲存3位元資料的記憶胞實施的多個頁的MLC記憶體區塊可以被定義為三階記憶胞(TLC,Triple-Level Cell)記憶體區塊。
記憶體區塊210至240中的每個在寫入操作期間儲存從主機設備102提供的資料，以及在讀取操作期間將儲存的資料提供給主機102。
圖3是圖示圖1中示出的多個記憶體區塊152至156中的一個記憶體區塊的電路圖。
參見圖3，記憶體裝置150的記憶體區塊152可以包括分別電耦接到位元線BL0到BLm-1的多個胞串340。每列的胞串340可以包括至少一個汲極選擇電晶體DST以及至少一個源極選擇電晶體SST。多個記憶胞(或多個記憶胞電晶體)MC0到MCn-1串聯地電耦接在選擇電晶體DST與SST之間。各個記憶胞MC0到MCn-1由多階記憶胞(MLC)構成，每個多階記憶胞(MLC)儲存多個位的資料資訊。串340電耦接到對應的位元線BL0到BLm-1。作為參考，在圖3中，“DSL”表示汲極選擇線，“SSL”表示源極選擇線，“CSL”表示公共源極線。
雖然圖3示出由NAND快快閃記憶體儲單元構成的記憶體區塊152作為示例，但是要注意的是，根據實施例的記憶體裝置150的記憶體區塊152不侷限於NAND快閃記憶體，而可以透過NOR快閃記憶體、在其中組合了至少兩種類型的記憶胞的混合快閃記憶體或在其中控制器內置於記憶體晶片中的one-NAND快閃記憶體來實現。半導體裝置的操作特性可以不僅應用到在其 中電荷儲存層由導電浮閘構成的快閃記憶體裝置，還可以應用到在其中電荷儲存層由介電層構成的電荷俘獲快閃記憶體(CTF)。
記憶體裝置150的電壓供應區塊310提供根據工作模式而要供應給各個字元線的字元線電壓(例如，編程電壓、讀取電壓和/或透過電壓(pass voltage))，以及提供要供應給基體(bulk)(例如，在其中形成記憶胞的井區)的電壓。電壓供應區塊310可以在控制電路(圖未示)的控制下執行電壓產生操作。電壓供應區塊310產生多個可變讀取電壓以產生多個讀取資料，在控制電路的控制下選擇記憶胞陣列的記憶體區塊或磁區中的一個記憶體區塊或磁區，選擇選中的記憶體區塊的字元線中的一個，以及將字元線電壓提供給選中的字元線和未選中的字元線。
記憶體裝置150的讀取/寫入電路320由控制電路控制，並可以根據操作模式而用作感測放大器或寫入驅動器。在驗證/正常讀取操作期間，讀取/寫入電路320用作用於從記憶胞陣列讀取資料的感測放大器。此外，在編程操作期間，讀取/寫入電路320用作根據要儲存在記憶胞陣列中的資料來驅動位元線的寫入驅動器。讀取/寫入電路320在編程操作期間從緩衝器(圖未示)接收要寫入到記憶胞陣列中的資料，並且根據輸入的資料來驅動位元線。讀取/寫入電路320可以包括分別與列(或位元線)或列對(或位元線對)相對應的多個頁緩衝器322、324和326。在頁緩衝器322、324和326的每個中包括多個鎖存器(圖未示)。
圖4至圖11是圖示圖1中示出的記憶體裝置150的示意圖。
圖4是圖示在圖1中示出的記憶體裝置150的多個記憶體區塊152至156的示例的方塊圖。
參見圖4，記憶體裝置150可以包括多個記憶體區塊BLK0到BLKN-1，記憶體區塊BLK0到BLKN-1中的每個可以以三維(3D)結構或垂直結構來實現。各個記憶體區塊BLK0到BLKN-1可以包括在第一方向到第三方向(例如，x軸方向、y軸方向和z軸方向)上延伸的結構。
各個記憶體區塊BLK0到BLKN-1可以包括在第二方向上延伸的多個NAND串NS。多個NAND串可以設置在第一方向和第三方向上。每個NAND串NS電耦接到位元線BL、至少一個源極選擇線SSL、至少一個接地選擇線GSL、多個字元線WL、至少一個虛擬字元線DWL以及公共源極線CSL。即，各個記憶體區塊BLK0到BLKN-1電耦接到多個位元線BL、多個源極選擇線SSL、多個接地選擇線GSL、多個字元線WL、多個虛擬字元線DWL以及多個公共源極線CSL。
圖5是圖4中示出的多個記憶體區塊BLK0到BLKN-1中的一個記憶體區塊BLKi的等距視圖。圖6是沿著圖5中示出的記憶體區塊BLKi的I-I’線截取的剖視圖。
參見圖5和圖6，記憶體裝置150的多個記憶體區塊之中的記憶體區塊BLKi可以包括在第一方向到第三方向上延伸的結構。
設置有基底5111。基底5111可以包括用第一類型雜質摻雜的矽材料。基底5111可以包括用p型雜質摻雜的矽材料或者可以是p型井(例如，口袋狀p井(pocket p-well))，並包括圍繞p型井的n型井。雖然假定基底5111是p型矽，但是要注意的是，基底5111不侷限為p型矽。
在第一方向上延伸的多個摻雜區5311到5314可以設置在基底5111之上。多個摻雜區5311到5314可以包含與基底5111不同的第二類型雜質。 多個摻雜區5311到5314可以用n型雜質摻雜。雖然這裡假定第一摻雜區5311到第四摻雜區5314是n型，但是要注意的是，第一摻雜區5311到第四摻雜區5314不侷限於為n型。
在第一摻雜區5311與第二摻雜區5312之間的基底5111之上的區域中，在第一方向上延伸的多個介電材料5112可以沿第二方向順序地設置。介電材料5112與基底5111可以在第二方向上以預定距離相互分開。介電材料5112可以在第二方向上以預定距離相互分開。介電材料5112可以包括諸如氧化矽的介電材料。
在第一摻雜區5311與第二摻雜區5312之間的基底5111之上的區域中，可以設置多個柱5113，多個柱5113順序地設置在第一方向上並在第二方向上穿過介電材料5112。多個柱5113可以分別穿過介電材料5112，並且可以與基底5111電耦接。每個柱5113可以由多種材料構成。每個柱5113的表面層5114可以包括用第一類型的雜質摻雜的矽材料。每個柱5113的表面層5114可以包括用與基底5111相同類型的雜質摻雜的矽材料。雖然這裡假定每個柱5113的表面層5114可以包括p型矽，但是每個柱5113的表面層5114不侷限於為p型矽。
每個柱5113的內層5115可以由介電材料形成。每個柱5113的內層5115可以透過諸如氧化矽的介電材料來填充。
在第一摻雜區5311與第二摻雜區5312之間的區域中，介電層5116可以沿著介電材料5112、柱5113和基底5111的暴露表面而設置。介電層5116的厚度可以比介電材料5112之間的距離的一半小。換言之，在其中可以設置除介電材料5112和介電層5116之外的材料的區域可以設置在(i)設置在介 電材料5112中的第一介電材料的底表面之上的介電層5116與(ii)設置在介電材料5112中的第二介電材料的頂表面之上的介電層5116之間。介電材料5112位於第一介電材料之下。
在第一摻雜區5311與第二摻雜區5312之間的區域中，導電材料5211到5291可以設置在介電層5116的暴露表面之上。在第一方向上延伸的導電材料5211可以設置在與基底5111相鄰的介電材料5112與基底5111之間。具體地，在第一方向上延伸的導電材料5211可以設置在(i)置於基底5111之上的介電層5116與(ii)置於與基底5111相鄰的介電材料5112的底表面之上的介電層5116之間。
在第一方向上延伸的導電材料可以設置在(i)置於介電材料5112中的一個介電材料的頂表面之上的介電層5116與(ii)置於介電材料5112中的另一介電材料的底表面之上的介電層5116之間，該另一介電材料置於特定介電材料-5112之上。在第一方向上延伸的導電材料5221到5281可以設置在介電材料5112之間。在第一方向上延伸的導電材料5291可以設置在最上介電材料5112之上。在第一方向上延伸的導電材料5211到5291可以是金屬材料。在第一方向上延伸的導電材料5211到5291可以是諸如多晶矽的導電材料。
在第二摻雜區5312與第三摻雜區5313之間的區域中，可以設置與第一摻雜區5311和第二摻雜區5312之間的結構相同的結構。例如，在第二摻雜區5312與第三摻雜區5313之間的區域中，可以設置：多個介電材料5112，在第一方向上延伸；多個柱5113，順序地佈置在第一方向上，並在第二方向上穿過多個介電材料5112；介電層5116，設置在多個介電材料5112和多個柱5113的暴露表面之上；以及多個導電材料5212到5292，在第一方向上延伸。
在第三摻雜區5313與第四摻雜區5314之間的區域中，可以設置與第一摻雜區5311和第二摻雜區5312之間的結構相同的結構。例如，在第三摻雜區5313與第四摻雜區5314之間的區域中，可以設置：多個介電材料5112，在第一方向上延伸；多個柱5113，順序地佈置在第一方向上，並在第二方向上穿過多個介電材料5112；介電層5116，設置在多個介電材料5112和多個柱5113的暴露表面之上；以及多個導電材料5213到5293，在第一方向上延伸。
汲極5320可以分別設置在多個柱5113之上。汲極5320可以是用第二類型雜質摻雜的矽材料。汲極5320可以是用n型雜質摻雜的矽材料。雖然假定汲極5320包括n型矽，但是要注意的是，汲極5320不侷限於為n型矽。例如，每個汲極5320的寬度可以大於每個對應的柱5113的寬度。每個汲極5320可以以焊盤的形狀設置於每個對應的柱5113的頂表面之上。
在第三方向上延伸的導電材料5331到5333可以設置在汲極5320之上。導電材料5331到5333可以沿第一方向順序地設置。各個導電材料5331到5333可以與對應區域的汲極5320電耦接。汲極5320與在第三方向上延伸的導電材料5331到5333可以透過接觸插塞電耦接。在第三方向上延伸的導電材料5331到5333可以是金屬材料。在第三方向上延伸的導電材料5331到5333可以是諸如多晶矽的導電材料。
在圖5和圖6中，各個柱5113可以與介電層5116以及在第一方向上延伸的導電材料5211到5291、5212到5292和5213到5293一起形成串。各個柱5113可以與介電層5116以及在第一方向上延伸的導電材料5211到5291、5212到5292和5213到5293一起形成NAND串NS。每個NAND串NS可以包括多個電晶體結構TS。
圖7是在圖6中示出的電晶體結構TS的剖面圖。
參見圖7，在圖6中示出的電晶體結構TS中，介電層5116可以包括第一子介電層至第三子介電層5117、5118和5119。
每個柱5113中的p型矽的表面層5114可以用作主體。與柱5113相鄰的第一子介電層5117可以用作隧道介電層，並且可以包括熱氧化層。
第二子介電層5118可以用作電荷儲存層。第二子介電層5118可以用作電荷俘獲層，並且可以包括氮化物層或者諸如氧化鋁層、氧化鉿層等的金屬氧化物層。
與導電材料5233相鄰的第三子介電層5119可以用作阻擋介電層。與在第一方向上延伸的導電材料5233相鄰的第三子介電層5119可以被形成為單層或多層。第三子介電層5119可以是具有比第一子介電層5117和第二子介電層5118大的介電常數的高k介電層(例如，氧化鋁層、氧化鉿層等)。
導電材料5233可以用作閘極或控制閘極。即，閘極或控制閘極5233、阻擋介電層5119、電荷儲存層5118、隧道介電層5117以及主體5114可以形成電晶體結構或記憶胞電晶體結構。例如，第一子介電層5117到第三子介電層5119可以形成氧化物-氮化物-氧化物(ONO)結構。在實施例中，將把每個柱5113中的p型矽的表面層5114稱作在第二方向上的主體。
記憶體區塊BLKi可以包括多個柱5113。即，記憶體區塊BLKi可以包括多個NAND串NS。詳細地，記憶體區塊BLKi可以包括在第二方向上延伸或在垂直於基底5111的方向上延伸的多個NAND串NS。
每個NAND串NS可以包括沿第二方向設置的多個電晶體結構TS。每個NAND串NS的多個電晶體結構TS中的至少一個可以用作源極選擇 電晶體SST。每個NAND串NS的多個電晶體結構TS中的至少一個可以用作接地選擇電晶體GST。
閘極或控制閘極可以對應於在第一方向上延伸的導電材料5211到5291、5212到5292以及5213到5293。換言之，閘極或控制閘極可以在第一方向上延伸，並形成字元線以及至少兩個選擇線(至少一個源極選擇線SSL和至少一個接地選擇線GSL)。
在第三方向上延伸的導電材料5331到5333可以電耦接到NAND串NS的一端。在第三方向上延伸的導電材料5331到5333可以用作位元線BL。即，在一個記憶體區塊BLKi中，多個NAND串NS可以電耦接到一個位元線BL。
在第一方向上延伸的第二類型摻雜區5311到5314可以設置到NAND串NS的另一端。在第一方向上延伸的第二類型摻雜區5311到5314可以用作公共源極線CSL。
即，記憶體區塊BLKi可以包括在與基底5111垂直的方向(例如，第二方向)上延伸的多個NAND串NS，且可以用作在其中多個NAND串NS電耦接到一個位元線BL的NAND快閃記憶體區塊(例如，電荷俘獲型記憶體的NAND快閃記憶體區塊)。
雖然在圖5到圖7中圖示為在第一方向上延伸的導電材料5211到5291、5212到5292以及5213到5293設置為9層，但需要注意的是，在第一方向上延伸的導電材料5211到5291、5212到5292以及5213到5293不侷限於設置為9層。例如，在第一方向上延伸的導電材料可以設置為8層、16層或任意多層。換言之，在一個NAND串NS中，電晶體的數量可以是8、16或更 多。
雖然在圖5到圖7中圖示為3個NAND串NS電耦接到一個位元線BL，但需要注意的是，實施例不侷限於3個NAND串NS電耦接到一個位元線BL的情況。在記憶體區塊BLKi中，m個NAND串NS可以電耦接到一個位元線BL，m是正整數。根據電耦接到一個位元線BL的NAND串NS的數量，也可以控制在第一方向上延伸的導電材料5211到5291、5212到5292以及5213到5293的數量以及公共源極線5311到5314的數量。
此外，雖然在圖5到圖7中圖示為3個NAND串NS電耦接到在第一方向上延伸的一個導電材料，但需要注意的是，實施例不侷限於3個NAND串NS電耦接到在第一方向上延伸的一個導電材料的情況。例如，n個NAND串NS可以電耦接到在第一方向上延伸的一個導電材料，n是正整數。根據電耦接到在第一方向上延伸的一個導電材料的NAND串NS的數量，也可以控制位元線5331到5333的數量。
圖8是圖示具有參照圖5到圖7描述的第一結構的記憶體區塊BLKi的等效電路圖。
參見圖8，在具有第一結構的塊BLKi中，NAND串NS11到NS31可以設置在第一位元線BL1與公共源極線CSL之間。第一位元線BL1可以對應於圖5和圖6中的在第三方向上延伸的導電材料5331。NAND串NS12到NS32可以設置在第二位元線BL2與公共源極線CSL之間。第二位元線BL2可以對應於圖5和圖6中的在第三方向上延伸的導電材料5332。NAND串NS13到NS33可以設置在第三位元線BL3與公共源極線CSL之間。第三位元線BL3可以對應於圖5和圖6中的在第三方向上延伸的導電材料5333。
每個NAND串NS的源極選擇電晶體SST可以電耦接到對應的位元線BL。每個NAND串NS的接地選擇電晶體GST可以電耦接到公共源極線CSL。記憶胞MC可以設置在每個NAND串NS的源極選擇電晶體SST與接地選擇電晶體GST之間。
在此示例中，NAND串NS以行(row)和列(column)為單位來定義，電耦接到一個位元線的NAND串NS可以形成一列。電耦接到第一位元線BL1的NAND串NS11到NS31對應於第一列，電耦接到第二位元線BL2的NAND串NS12到NS32對應於第二列，以及電耦接到第三位元線BL3的NAND串NS13到NS33對應於第三列。電耦接到一個源極選擇線SSL的NAND串NS形成一行。電耦接到第一源極選擇線SSL1的NAND串NS11到NS13形成第一行，電耦接到第二源極選擇線SSL2的NAND串NS21到NS23形成第二行，以及電耦接到第三源極選擇線SSL3的NAND串NS31到NS33形成第三行。
在每個NAND串NS中，定義高度。在每個NAND串NS中，與接地選擇電晶體GST相鄰的記憶胞MC1的高度具有值“1”。在每個NAND串NS中，當從基底5111測量時，記憶胞的高度隨著記憶胞接近源極選擇電晶體SST而增加。在每個NAND串NS中，與源極選擇電晶體SST相鄰的記憶胞MC6的高度為“7”。
在同一行中的NAND串NS的源極選擇電晶體SST共用源極選擇線SSL。在不同行中的NAND串NS的源極選擇電晶體SST分別電耦接到不同的源極選擇線SSL1、SSL2和SSL3。
同一行的NAND串NS中的相同高度處的記憶胞共用字元線WL。即，在相同高度處，電耦接到不同行中的NAND串NS的記憶胞MC的字元線 WL電耦接。同一行的NAND串NS中的相同高度處的虛擬記憶胞DMC共用虛擬字元線DWL。即，在相同高度或水準處，電耦接到不同行中的NAND串NS的虛擬記憶胞DMC的虛擬字元線DWL電耦接。
位於相同水準或高度或層處的字元線WL或虛擬字元線DWL在設置有沿第一方向延伸的導電材料5211到5291、5212到5292以及5213到5293的層處相互電耦接。沿第一方向延伸的導電材料5211到5291、5212到5292以及5213到5293透過接觸而共同地電耦接到上層。在上層處，在第一方向上延伸的導電材料5211到5291、5212到5292以及5213到5293電耦接。換言之，在同一行中的NAND串NS的接地選擇電晶體GST共用接地選擇線GSL。此外，在不同行中的NAND串NS的接地選擇電晶體GST共用接地選擇線GSL。即，NAND串NS11到NS13、NS21到NS23以及NS31到NS33電耦接到接地選擇線GSL。
公共源極線CSL電耦接到NAND串NS。在基底5111上方的有源區之上，第一摻雜區5311到第四摻雜區5314電耦接。第一摻雜區5311到第四摻雜區5314透過接觸而電耦接到上層，在上層處，第一摻雜區5311到第四摻雜區5314電耦接。
如圖8中所示，同一高度或水準的字元線WL電耦接。相應地，當選中位於特定高度處的字元線WL時，電耦接到該字元線WL的所有NAND串NS被選中。在不同行中的NAND串NS電耦接到不同的源極選擇線SSL。相應地，在電耦接到同一字元線WL的NAND串NS之中，透過選擇源極選擇線SSL1到SSL3中的一個，未選中行中的NAND串NS與位元線BL1到BL3電隔離。換言之，透過選擇源極選擇線SSL1到SSL3中的一個，一行的NAND串 NS被選中。此外，透過選擇位元線BL1到BL3中的一個，在選中行中的NAND串NS以列為單位被選擇。
在每個NAND串NS中，可以設置虛擬記憶胞DMC。在圖8中，虛擬記憶胞DMC設置在每個NAND串NS中的第三記憶胞MC3與第四記憶胞MC4之間。即，第一記憶胞MC1到第三記憶胞MC3設置在虛擬記憶胞DMC與接地選擇電晶體GST之間。第四記憶胞MC4到第六記憶胞MC6設置在虛擬記憶胞DMC與源極選擇電晶體SST之間。每個NAND串NS的記憶胞MC由虛擬記憶胞DMC劃分成記憶胞組。在劃分的記憶胞組中，與接地選擇電晶體GST相鄰的記憶胞(例如，MC1到MC3)可以稱作下記憶胞組，以及與源極選擇電晶體SST相鄰的記憶胞(例如，MC4到MC6)可以稱作上記憶胞組。
在下文中，將參照圖9到圖11進行詳細的描述，圖9至圖11示出根據實施例的記憶體系統中的用與第一結構不同的三維(3D)非揮發性記憶體裝置來實施的記憶體裝置。
圖9是示意性地圖示用三維(3D)非揮發性記憶體裝置來實施的記憶體裝置並示出圖4的多個記憶體區塊中的記憶體區塊BLKj的等距視圖。圖10是圖示沿著圖9的VII-VII’線截取的記憶體區塊BLKj的剖面圖。
參見圖9和圖10，圖1的記憶體裝置150的多個記憶體區塊之中的記憶體區塊BLKj可以包括在第一方向到第三方向上延伸的結構。
可以設置基底6311。例如，基底6311可以包括用第一類型雜質摻雜的矽材料。例如，基底6311可以包括用p型雜質摻雜的矽材料，或者可以是p型井(例如，口袋狀p井)，並包括圍繞p型井的n型井。雖然在實施例中假定基底6311是p型矽，但需要注意的是，基底6311不侷限於為p型矽。
在x軸方向和y軸方向上延伸的第一導電材料6321到第四導電材料6324可以設置在基底6311之上。第一導電材料6321到第四導電材料6324可以在z軸方向上以預定距離分開。
在x軸方向和y軸方向上延伸的第五導電材料6325到第八導電材料6328可以設置在基底6311之上。第五導電材料6325到第八導電材料6328可以在z軸方向上以預定距離分開。第五導電材料6325到第八導電材料6328可以在y軸方向上與第一導電材料6321到第四導電材料6324分開。
可以設置穿過第一導電材料6321到第四導電材料6324的多個下柱DP。每個下柱DP在z軸方向上延伸。此外，可以設置穿過第五導電材料6325到第八導電材料6328的多個上柱UP。每個上柱UP在z軸方向上延伸。
每個下柱DP和每個上柱UP都可以包括內部材料6361、中間層6362和表面層6363。中間層6362可以用作單元電晶體的通道。表面層6363可以包括阻擋介電層、電荷儲存層和隧道介電層。
下柱DP和上柱UP可以透過管型閘PG電耦接。管型閘PG可以置於基底6311中。例如，管型閘PG可以包括與下柱DP和上柱UP相同的材料。
在x軸方向和y軸方向上延伸的第二類型的摻雜材料6312可以設置在下柱DP之上。例如，第二類型的摻雜材料6312可以包括n型矽材料。第二類型的摻雜材料6312可以用作公共源極線CSL。
汲極6340可以設置在上柱UP之上。汲極6340可以包括n型矽材料。在y軸方向上延伸的第一上導電材料6351和第二上導電材料6352可以設置在汲極6340之上。
第一上導電材料6351和第二上導電材料6352可以在x軸方向上分開。第一上導電材料6351和第二上導電材料6352可以由金屬形成。第一上導電材料6351和第二上導電材料6352與汲極6340可以透過接觸插塞電耦接。第一上導電材料6351和第二上導電材料6352分別用作第一位元線BL1和第二位元線BL2。
第一導電材料6321可以用作源極選擇線SSL，第二導電材料6322可以用作第一虛擬字元線DWL1，以及第三導電材料6323和第四導電材料6324分別用作第一主字元線MWL1和第二主字元線MWL2。第五導電材料6325和第六導電材料6326分別用作第三主字元線MWL3和第四主字元線MWL4，第七導電材料6327可以用作第二虛擬字元線DWL2，以及第八導電材料6328可以用作汲極選擇線DSL。
下柱DP以及與下柱DP相鄰的第一導電材料6321到第四導電材料6324形成下串。上柱UP以及與上柱UP相鄰的第五導電材料6325到第八導電材料6328形成上串。下串與上串可以透過管型閘PG電耦接。下串的一端可以電耦接到用作公共源極線CSL的第二類型的摻雜材料6312。上串的一端可以經由汲極6340而電耦接到對應的位元線。一個下串和一個上串形成一個胞串，該一個胞串電耦接在用作公共源極線CSL的第二類型的摻雜材料6312與用作位元線BL的上導電材料層6351和6352中的對應的一個之間。
即，下串可以包括源極選擇電晶體SST、第一虛擬記憶胞DMC1以及第一主記憶胞MMC1和第二主記憶胞MMC2。上串可以包括第三主記憶胞MMC3和第四主記憶胞MMC4、第二虛擬記憶胞DMC2以及汲極選擇電晶體DST。
在圖9和圖10中，上串和下串可以形成NAND串NS，以及NAND串NS可以包括多個電晶體結構TS。由於上面參照圖7詳細地描述了包括在圖9和圖10的NAND串NS中的電晶體結構，故此處將省略對其的詳細描述。
圖11是圖示具有如上面參照圖9和圖10所描述的第二結構的記憶體區塊BLKj的等效電路的電路圖。示出了在第二結構的記憶體區塊BLKj中成對的第一串和第二串。
參見圖11，在記憶體裝置150的多個記憶體區塊之中的具有第二結構的記憶體區塊BLKj中，如上面參照圖9和圖10所描述的，其中每個胞串用透過管型閘PG電耦接的一個上串和一個下串來實現的胞串可以以定義多個對的方式來設置。
在具有第二結構的特定記憶體區塊BLKj中，沿著第一通道CH1(圖未示)層疊的記憶胞CG0到CG31(例如，至少一個選擇閘源極選擇閘SSG1和至少一個汲極選擇閘DSG1)形成第一串ST1，以及沿著第二通道CH2(圖未示)層疊的記憶胞CG0到CG31(例如，至少一個選擇閘源極選擇閘SSG2和至少一個汲極選擇閘DSG2)形成第二串ST2。
第一串ST1和第二串ST2電耦接到同一汲極選擇線DSL和同一源極選擇線SSL。第一串ST1電耦接到第一位元線BL1，以及第二串ST2電耦接到第二位元線BL2。
雖然在圖11中描述為第一串ST1和第二串ST2電耦接到同一汲極選擇線DSL和同一源極選擇線SSL，但預期的是：第一串ST1和第二串ST2可以電耦接到同一源極選擇線SSL和同一位元線BL，第一串ST1可以電耦接到 第一汲極選擇線DSL1，以及第二串ST2可以電耦接到第二汲極選擇線DSL2。此外，預期的是：第一串ST1和第二串ST2可以電耦接到同一汲極選擇線DSL和同一位元線BL，第一串ST1可以電耦接到第一源極選擇線SSL1，以及第二串ST2可以電耦接到第二源極選擇線SSL2。
圖12是圖示根據實施例的針對記憶體系統的多階記憶胞的一次性(one shot)編程操作的示意圖。
圖12示出了記憶體裝置150中包括的多個記憶體區塊152、154和156之中的第一記憶體區塊152和第二記憶體區塊154。第一記憶體區塊152和第二記憶體區塊154中的每個可以包括多個頁P<1：8>。第一記憶體區塊152和第二記憶體區塊154中的每個包括多個記憶胞。
多個記憶胞中的每個為能夠同時儲存三位元資料Data<0：2>的多階記憶胞MLC。需要注意的是，多個記憶胞中的每個可以被設置為具有比三階記憶胞高的等級的多階記憶胞MLC，諸如四階記憶胞、六階記憶胞或八階記憶胞。
根據實施例的記憶體系統支援一次性編程操作。換言之，記憶體系統支援透過單個編程操作將3位元資料DATA<0：2>同時編程至多階記憶胞MLC中的操作。
為了透過一次性編程操作來暫時儲存資料Data2作為多階記憶胞MLC的最高有效位元(MSB,Most Significant Bit)、儲存資料Data1作為多階記憶胞MLC的中間有效位元(CSB,Central Significant Bit)以及儲存資料Data0作為多階記憶胞MLC的最低有效位元(LSB,Least Significant Bit)，在記憶體裝置150中包括了3個鎖存器MB、CB和TM。
一次性編程操作的編程時段分為在前的第一半編程時段和接下來的第二半編程時段。在第一半編程時段期間，從主機102順序地輸入的3位元資料Data<0：2>被分別儲存在3個鎖存器MB、CB和TM中。在接著第一半編程時段的第二半編程時段期間，分別儲存在3個鎖存器MB、CB和TM中的3位元資料Data<0：2>被順序地編程至3位元多階記憶胞MLC中。
當3位元資料Data<0：2>被同時編程至多階記憶胞MLC中時，應當執行三次讀取操作以讀取分別儲存作為多階記憶胞MLC的MSB、CSB和LSB的3位元資料Data<0：2>的三個值。
參見圖12，3個邏輯頁的組(在圖12中示出為{0,8,16}、{1,9,17}、{2,10,18}、{3,11,19}......)分別對應於第一記憶體區塊152中包括的實體頁P<1：8>，以及3個邏輯頁的組(在圖12中示出為{4,12,20}、{5,13,21}、{6,14,22}、{7,15,23}......)分別對應於第二記憶體區塊154中包括的實體頁P<1：8>。
圖13A是圖示記憶體系統的正常讀取操作的示意圖。圖13A圖示了在記憶體系統中針對透過一次性編程操作而被編程至多階記憶胞MLC中的多位元資料的正常讀取操作。
參見圖13A，應當連續執行三個正常讀取操作0tR、1tR和2tR來讀出多階記憶胞MLC中儲存的資料D<0：2>的三個值。
當在多階記憶胞MLC中執行正常讀取操作時，三個資料輸出操作1、2和3分別在三個讀取操作0tR、1tR和2tR之後被執行。例如，在第一讀取操作0tR之後執行第一資料輸出操作1，在第二讀取操作1tR之後執行第二資料輸出操作2，以及在第三讀取操作2tR之後執行第三資料輸出操作3。
接收輸出資料的主機102在用於接收輸出資料D<0：2>中的每個的三個讀取操作0tR、1tR和2tR之間具有閒置時間(在圖13中示出為“a”和“b”)。
閒置時間意味著用來輸出資料所需的時間相應地較長，從而降低記憶體裝置150的性能。
圖13B和圖13C是圖示記憶體系統的高速緩衝讀取操作的示意圖。圖13B和圖13C示出了在記憶體系統中針對透過一次性編程操作而被編程至每個多階記憶胞中的多位元資料的高速緩衝讀取操作。
參見圖13B，多階記憶胞MLC儲存3位元資料D<0：2>作為LSB、CSB和MSB。在記憶體裝置150中包括主鎖存器MB和高速緩衝鎖存器CB以支撐高速緩衝讀取操作。主鎖存器MB電耦接至多階記憶胞MLC，並基於單個位元來順序地鎖存多階記憶胞MLC中儲存的3位元資料Data<0：2>。高速緩衝鎖存器CB電耦接至輸入/輸出電路(圖未示)，並基於單個位元來順序地鎖存要被輸入至輸入/輸出電路或要從輸入/輸出電路輸出的3位元資料Data<0：2>。
以下面的次序執行高速緩衝讀取操作。
將多階記憶胞MLC中儲存的3位元資料Data<0：2>之中的儲存作為LSB的資料Data0鎖存至主鎖存器MB(在圖13B中示出為“1.LSB讀取”)。
將鎖存在主鎖存器MB中的資料Data0移動至高速緩衝鎖存器CB(在圖13B中示出為“2.M2C轉移”)。
將多階記憶胞MLC中儲存的3位元資料Data<0：2>之中的儲存作為CSB的資料Data1鎖存至主鎖存器MB(在圖13B中示出為“3-1.CSB讀 取”)，同時將高速緩衝鎖存器CB中鎖存的資料Data0輸出至主機102(在圖13B中示出為“3-2.LSB資料輸出”)。
將鎖存在主鎖存器MB中的資料Data1移動至高速緩衝鎖存器CB(在圖13B中示出為“4.M2C轉移”)。
將多階記憶胞MLC中的3位元資料Data<0：2>之中的儲存作為MSB的資料Data2鎖存至主鎖存器MB(在圖13B中示出為“5-1.MSB讀取”)，同時將鎖存在高速緩衝鎖存器CB中的資料Data1輸出至主機102(在圖13B中示出為“5-2.CSB資料輸出”)。
將鎖存在主鎖存器MB中的資料Data2移動至高速緩衝鎖存器CB(在圖13B中示出為“6-1.M2C轉移”)，並將鎖存在高速緩衝鎖存器CB中的資料Data2輸出至主機102(在圖13B中示出為“6-2.MSB資料輸出”)。
在上述高速緩衝讀取操作中，同時執行透過主鎖存器MB從多階記憶胞MLC讀取3位元資料Data<0：2>的操作和透過高速緩衝鎖存器CB輸出3位元資料Data<0：2>的操作。
圖13C示出由於圖13B中所示的高速緩衝讀取操作而導致的峰值電流波動(fluctuation)現象。
參見圖13C，在高速緩衝讀取操作期間，第一讀取操作0tR不與三個資料輸出操作1、2和3交疊，而第二讀取操作1tR與第一資料輸出操作1交疊(在圖13C中示出為“a”)，第三讀取操作2tR與第二資料輸出操作2交疊(在圖13C中示出為“b”)。
以這樣的方式，在高速緩衝讀取操作期間，讀取操作與輸出操作的交疊導致用於資料讀取操作的電流飆升。
圖13D是圖示記憶體系統的正常讀取操作和高速緩衝讀取操作的示意圖。圖13D詳細圖示了圖13A至圖13C中描述的正常讀取操作和高速緩衝讀取操作。
詳細地，如參照圖13A和圖13B所描述的，為了透過正常讀取操作和高速緩衝讀取操作來從多階記憶胞MLC讀取3位元資料Data<0：2>，應當執行三個讀取操作0tR、1tR和2tR。就此而言，因為以下面的方式執行正常讀取操作和高速緩衝讀取操作，即，交替地執行讀取資料的操作和輸出資料的操作，所以每當讀取多階記憶胞MLC中儲存的3位元資料Data<0：2>中的每個時，都需要讀取準備操作，如圖13D中所示。
圖13D中示出的讀取準備操作包括作為用於從多階記憶胞MLC讀取3位元資料Data<0：2>的電路的操作步驟而所需的各種操作。例如，讀取準備操作包括初始化操作和設置操作(在圖13D中示出為“初始資料設置”、“公共設置”)、解碼器操作(在圖13D中示出為“XDEC”)、電壓發生操作(在圖13D中示出為“PUMP on”和“PUMP”)等。
圖14是圖示根據本發明的實施例的記憶體系統的一次性讀取操作的示意圖。圖14示出了根據本發明的實施例的在記憶體系統中針對透過一次性編程操作而被編程至多階記憶胞MLC中的多位元資料的一次性讀取操作。
參見圖14，多階記憶胞MLC儲存3位元資料D<0：2>作為LSB、CSB和MSB。在記憶體裝置150中包括主鎖存器MB、高速緩衝鎖存器CB和輔助鎖存器TM以支援一次性讀取操作。主鎖存器MB電耦接至多階記憶胞MLC，並基於單個位元來順序地鎖存儲存在多階記憶胞MLC中的3位元資料Data<0：2>。高速緩衝鎖存器CB電耦接至輸入/輸出電路(圖未示)，並基於單個 位元來順序地鎖存要被輸入至輸入/輸出電路或要從輸入/輸出電路輸出的3位元資料Data<0：2>。輔助鎖存器TM電耦接在主鎖存器MB與高速緩衝鎖存器CB之間，並鎖存被鎖存在主鎖存器MB或高速緩衝鎖存器中的3位元資料Data<0：2>中的一位。
根據本發明的實施例，用於參照圖12所描述的一次性編程操作的3個鎖存器MB、CB和TM也被用於一次性讀取操作。
類似地，需要M個鎖存器(圖未示)來同時將M位元資料儲存在多階記憶胞中。M個鎖存器可以包括每個用於儲存1位元資料的單個主鎖存器MB和單個高速緩衝鎖存器CB，以及用於儲存(M-2)位元資料的M-2個輔助鎖存器TM。M可以是等於或大於3的整數。例如，在同時儲存4位元資料的四階記憶胞(QLC)的情況下，需要4個鎖存器以透過一次性讀取操作和一次性編程操作來同時儲存4位元資料。
一次性讀取操作的讀取時段包括在前的第一半讀取時段READ1和接下來的第二半讀取時段READ2。
在第一半讀取時段READ1期間，僅執行讀取儲存在多階記憶胞MLC中的3位元資料Data<0：2>的操作。
在第一半讀取時段READ1期間，以下面的次序讀取3位元資料Data<0：2>。
將儲存在多階記憶胞MLC中的3位元資料Data<0：2>之中的儲存作為LSB的資料Data0鎖存至主鎖存器MB(在圖14中示出為“1.LSB讀取”)，並將鎖存在主鎖存器MB中的資料Data0移動至高速緩衝鎖存器CB(在圖14中示出為“2.M2C轉移”)。
將儲存在多階記憶胞MLC中的3位元資料Data<0：2>之中的儲存作為CSB的資料Data1鎖存至主鎖存器MB(在圖14中示出為“3-1.CSB讀取”)，並將鎖存在主鎖存器MB中的資料Data1移動至輔助鎖存器TM(在圖14中示出為“3-2.M2T轉移”)。
將儲存在多階記憶胞MLC中的3位元資料Data<0：2>之中的儲存作為MSB的資料Data2鎖存至主鎖存器MB(在圖14中示出為“4.MSB讀取”)。
當儲存在多階記憶胞MLC中的全部3位元資料Data<0：2>在第一半讀取時段READ1期間分別被鎖存至3個鎖存器MB、CB和TM時，第二半讀取時段READ2開始。
在第二半讀取時段READ2期間，僅執行將鎖存在3個鎖存器MB、CB和TB中的3位元資料Data<0：2>輸出至主機102的操作。
在第二半讀取時段READ2期間，以下面的次序輸出3位元資料Data<0：2>。
透過輸入/輸出電路將鎖存在高速緩衝鎖存器CB中的資料Data0輸出至主機102(在圖14中示出為“5.LSB資料輸出”)，並將鎖存在輔助鎖存器TM中的資料Data1移動至高速緩衝鎖存器CB(在圖14中示出為“6.T2C轉移”)。
透過輸入/輸出電路將鎖存在高速緩衝鎖存器CB中的資料Data1輸出至主機102(在圖14中示出為“7.CSB資料輸出”)，並將鎖存在主鎖存器MB中的資料Data2移動至高速緩衝鎖存器CB(在圖14中示出為“8-1.M2C轉移”)。
透過輸入/輸出電路將鎖存在高速緩衝鎖存器CB中的資料Data2輸出至主機102(在圖14中示出為“8-2.MSB資料輸出”)。
如上所述，在第二半讀取時段READ2期間，在第一半讀取時段READ1期間鎖存至3個鎖存器MB、CB和TM的3位元資料Data<0：2>被輸出至主機102。
如上所述，在第一半讀取時段READ1期間，僅執行將儲存在多階記憶胞MLC中的3位元資料Data<0：2>讀取至3個鎖存器MB、CB和TM的操作，以及在第二半讀取時段READ2期間，僅執行將鎖存在3個鎖存器MB、CB和TM中的3位元資料Data<0：2>輸出至主機102的操作。因此，與以上參照圖13B和圖13C而描述的高速緩衝讀取操作的情況不同，突然波動的峰值電流不出現。
圖15A和圖15B是圖示根據本發明的實施例的記憶體系統的一次性讀取操作的示意圖。圖15A和圖15B示出根據本發明的實施例的在具有多個記憶體裝置的記憶體系統中針對透過一次性編程操作而被編程至每個多階記憶胞中的多位元資料的一次性讀取操作。
每個記憶體裝置可以類似於參照圖14而描述的記憶體裝置。
分別包括在第一記憶體裝置和第二記憶體裝置中的記憶胞是透過如上面參照圖12所描述的一次性編程操作而同時將3位元資料Data<0：2>和Data<3：5>儲存在其中的多階記憶胞MLC1和MLC2。
參見圖15A，多階記憶胞MLC1將3位元資料D<0：2>作為LSB1、CSB1和MSB1而儲存在第一記憶體裝置中。主鎖存器MB1、高速緩衝鎖存器CB1和輔助鎖存器TM1被包括在第一記憶體裝置中以支撐一次性讀取操作。此 外，多階記憶胞MLC2將3位元資料D<3：5>作為LSB2、CSB2和MSB2儲存在第二記憶體裝置中。主鎖存器MB2、高速緩衝鎖存器CB2和輔助鎖存器TM2被包括在第二記憶體裝置中以支持一次性讀取操作。主鎖存器MB1和MB2、高速緩衝鎖存器CB1和CB2以及輔助鎖存器TM1和TM2分別與參照圖14描述的主鎖存器MB、高速緩衝鎖存器CB以及輔助鎖存器TM相同。
根據本發明的實施例，參照圖12描述的用於一次性編程操作的3個鎖存器MB、CB和TM也被用作用於第一記憶體裝置和第二記憶體裝置的一次性讀取操作的3個鎖存器MB1、CB1和TM1以及MB2、CB2和TM2的每個組。
類似地，在第一記憶體裝置和第二記憶體裝置的每個中需要M個鎖存器(圖未示)來將M位元資料同時儲存在多階記憶胞中，如參照圖14所描述的。第一記憶體裝置和第二記憶體裝置的每個中的M個鎖存器可以包括單個主鎖存器MB和單個高速緩衝鎖存器CB(每個儲存1位元資料)以及用於儲存(M-2)位元資料的M-2個輔助鎖存器TM。M可以是等於或大於3的整數。例如，在其中同時儲存4位元資料的四階記憶胞(QLC)的情況下，需要4個鎖存器以透過一次性讀取操作和一次性編程操作來同時儲存4位元資料。
第一記憶體裝置和第二記憶體裝置中的每個在如參照圖14所描述的第一半讀取時段READ1和第二半讀取時段READ2期間執行一次性讀取操作。根據本發明的實施例，第一記憶體裝置和第二記憶體裝置以管線方式執行一次性讀取操作。當假定第一記憶體裝置的操作首先開始而第二記憶體裝置的操作之後開始時，第一記憶體裝置的第二半讀取時段READ2與第二記憶體裝置的第一半讀取時段READ1彼此交疊。
在第一記憶體裝置的第一半讀取時段READ1期間，以下面的次序讀取3位元資料Data<0：2>。
將儲存在多階記憶胞MLC中的3位元資料Data<0：2>之中的儲存作為LSB1的資料Data0鎖存至主鎖存器MB1(在圖15A中示出為“1.LSB1讀取”)，並將鎖存在主鎖存器MB1中的資料Data0移動至高速緩衝鎖存器CB1(在圖15A中示出為“2.M2C(1)轉移”)。
將儲存在多階記憶胞MLC中的3位元資料Data<0：2>之中的儲存作為CSB1的資料Data1鎖存至主鎖存器MB1(在圖15A中示出為“3-1.CSB1讀取”)，並將鎖存在主鎖存器MB1中的資料Data1移動至輔助鎖存器TM1(在圖15A中示出為“3-2.M2T(1)轉移”)。
將儲存在多階記憶胞MLC中的3位元資料Data<0：2>之中的儲存作為MSB1的資料Data2鎖存至主鎖存器MB1(在圖15A中示出為“4.MSB1讀取”)。
當儲存在多階記憶胞MLC中的全部3位元資料Data<0：2>在第一記憶體裝置的第一半讀取時段READ1期間分別被鎖存至3個鎖存器MB1、CB1和TM1時，第一記憶體裝置的第二半讀取時段READ2和第二記憶體裝置的第一半讀取時段READ1同時開始。
在第一記憶體裝置的第二半讀取時段READ2和第二記憶體裝置的第一半讀取時段READ1期間，以下面的次序輸出3位元資料Data<0：2>。
透過輸入/輸出電路將鎖存在高速緩衝鎖存器CB1中的資料Data0輸出至主機102(在圖15A中示出為“5-1.LSB1資料輸出”)，並將鎖存在輔助鎖存器TM1中的資料Data1移動至高速緩衝鎖存器CB1(在圖15A中示 出為“6-1.T2C(1)轉移”)。
透過輸入/輸出電路將鎖存在高速緩衝鎖存器CB1中的資料Data1輸出至主機102(在圖15A中示出為“7-1.CSB1資料輸出”)，並將鎖存在主鎖存器MB1中的資料Data2移動至高速緩衝鎖存器CB1(在圖15A中示出為“8-1.M2C(1)轉移”)。
透過輸入/輸出電路將鎖存在高速緩衝鎖存器CB1中的資料Data2輸出至主機102(在圖15A中示出為“8-2.MSB1資料輸出”)。
此外，在第一記憶體裝置的第二半讀取時段READ2和第二記憶體裝置的第一半讀取時段READ1期間，以下面的次序輸出3位元資料Data<3：5>。
將儲存在多階記憶胞MLC中的3位元資料Data<3：5>之中的儲存作為LSB2的資料Data3鎖存至主鎖存器MB2(在圖15A中示出為“5-2.LSB2讀取”)，並將鎖存在主鎖存器MB2中的資料Data3移動至高速緩衝鎖存器CB2(在圖15A中示出為“6-2.M2C(2)轉移”)。
將儲存在多階記憶胞MLC中的3位元資料Data<3：5>之中的儲存作為CSB2的資料Data4鎖存至主鎖存器MB2(在圖15A中示出為“7-2.CSB2讀取”)，並將鎖存在主鎖存器MB2中的資料Data4移動至輔助鎖存器TM2(在圖15A中示出為“7-3.M2T(2)轉移”)。
將儲存在多階記憶胞MLC中的3位元資料Data<3：5>之中的儲存作為MSB2的資料Data5鎖存至主鎖存器MB2(在圖15A中示出為“8-3.MSB2讀取”)。
當儲存在多階記憶胞MLC中的全部3位元資料Data<3：5>在第 二記憶體裝置的第一半讀取時段READ1期間分別被鎖存至3個鎖存器MB2、CB2和TM2時，第二記憶體裝置的第二半讀取時段READ2開始。
在第二記憶體裝置的第二半讀取時段READ2期間，以下面的次序輸出3位元資料Data<3：5>。
透過輸入/輸出電路將鎖存在高速緩衝鎖存器CB2中的資料Data3輸出至主機102(在圖15A中示出為“9.LSB2資料輸出”)，並將鎖存在輔助鎖存器TM2中的資料Data4移動至高速緩衝鎖存器CB2(在圖15A中示出為“10.T2C(2)轉移”)。
透過輸入/輸出電路將鎖存在高速緩衝鎖存器CB2中的資料Data4輸出至主機102(在圖15A中示出為“11.CSB2資料輸出”)，並將鎖存在主鎖存器MB2中的資料Data5移動至高速緩衝鎖存器CB2(在圖15A中示出為“12-1.M2C(2)轉移”)。
透過輸入/輸出電路將鎖存在高速緩衝鎖存器CB2中的資料Data5輸出至主機102(在圖15A中示出為“12-2.MSB2資料輸出”)。
如上所述，以管線方式，在第一半讀取時段READ1期間被鎖存至3個鎖存器MB1、CB1和TM1的3位元資料Data<0：2>在第二半讀取時段READ2期間透過第一記憶體裝置輸出至主機102，而在第一半讀取時段READ1期間被鎖存至3個鎖存器MB2、CB2和TM2的3位元資料Data<3：5>在第二半讀取時段READ2期間透過第二記憶體裝置輸出至主機102。因此，在參照圖14所描述的第一記憶體裝置和第二記憶體裝置的每個中不出現突然波動的峰值電流。
參見圖15B，當在包括第一記憶體裝置和第二記憶體裝置的記 憶體系統中執行一次性讀取操作時，由於按照管線方式的第一記憶體裝置和第二記憶體裝置的一次性讀取操作，在每個第一記憶體裝置和每個第二記憶體裝置的都不出現峰值電流的突然波動。第一記憶體裝置的3位元資料Data<0：2>和第二記憶體裝置的3位元資料Data<3：5>被連續地提供給主機102。
作為參考，雖然在圖15A和圖15B中作為示例描述為第一記憶體裝置和第二記憶體裝置被包括在記憶體系統中，但預期的是，更大數量的記憶體裝置可以被包括在記憶體系統中。例如，在第一記憶體裝置、第二記憶體裝置和第三記憶體裝置被包括在記憶體系統中的情況下，因為將以如下方式進行設置，即，在第二記憶體裝置中執行輸出資料的操作的時段與在第三記憶體裝置中執行讀取資料的操作的時段彼此交疊，所以可以以連續連接模式來執行在第一記憶體裝置、第二記憶體裝置和第三記憶體裝置中執行的一次性讀取操作。
圖16是圖示根據本發明的實施例的記憶體系統的一次性讀取操作的示意圖。圖16詳細圖示了在圖14、圖15A和圖15B中描述的一次性讀取操作。
如參照圖14所描述的，即使在一次性讀取操作期間，也需要基於單個位元讀取資料三次的操作。然而，由於僅在第一半讀取時段READ1期間連續執行讀取三位元資料Data<0：2>和Data<3：5>的操作，且在第一記憶體裝置和第二記憶體裝置的每個的第一半讀取時段READ1期間不執行其他操作，因此能夠在第一記憶體裝置和第二記憶體裝置的每個中執行讀取準備操作一次的情況下讀取全部三位元資料Data<0：2>，如圖16中所示。
圖16中所示的讀取準備操作包括在從第一多階記憶胞MLC1和 第二多階記憶胞MLC2讀取3位元資料Data<0：2>和Data<3：5>時作為電路的操作步驟而所需的各種操作。例如，讀取準備操作包括初始化和設置操作(在圖16中示出為“初始資料設置”、“公共設置”)、解碼器操作(在圖16中示出為“XDEC”)、電壓發生操作(在圖16中示出為“PUMP on”和“PUMP”)等。
在實施例中，用於包括多階記憶胞的記憶體裝置的單個讀取操作的讀取時段被劃分為在前的第一半讀取時段和接下來的第二半讀取時段，在第一半讀取時段期間僅執行將儲存在多階記憶胞中的多位元資料讀出至多個鎖存器中的操作，在第二半讀取時段期間僅執行將儲存在多個鎖存器中的多位元資料輸出至主機的操作。因此，能夠透過單個讀取操作來讀取多階記憶胞的全部多位元資料。
此外，由於用於讀取操作的第一半讀取時段和用於輸出操作的第二半讀取時段的分離，可以減小在讀取操作期間產生的峰值電流的量。
此外，在包括至少兩個記憶體裝置的記憶體系統中，可以以管線方式執行各個記憶體裝置的一次性讀取操作，從而主機從多個記憶體裝置無縫地接收資料。
儘管已經出於說明性目的而描述了各種實施例，但對於本發明所屬技術領域中具有通常知識者而言將明顯的是，在不脫離在所附申請專利範圍中所限定的本發明的精神和範圍的情況下，可以作出各種改變和修改。

Claims (16)

  1. 一種非揮發性記憶體系統，包括：非揮發性記憶體裝置，包括同時儲存M位元資料的多階記憶胞和用於分別基於單個位元儲存M位元資料的M個鎖存器，M是等於或大於3的整數；以及控制器，適用於在第一半讀取時段期間分別將多階記憶胞的M位元資料順序地鎖存至該M個鎖存器中，以及在第二半讀取時段期間將該M個鎖存器中鎖存的M位元資料順序地輸出；其中，該M個鎖存器包括：一主鎖存器，適用於鎖存要輸入至多階記憶胞及要從多階記憶胞輸出的每個M位元資料；一高速緩衝鎖存器，適用於鎖存要輸入至輸入/輸出電路及要從輸入/輸出電路輸出的每個M位元資料；以及M-2個輔助鎖存器，在電學上適用於鎖存在該主鎖存器或該高速緩衝鎖存器中鎖存的M位元資料中的一位元；其中，在第一半讀取時段期間，控制器基於單個位元來將每個M位元資料順序地鎖存至該主鎖存器中，以及將先前被鎖存在該主鎖存器中的每個M位元資料鎖存至該高速緩衝鎖存器和該M-2個輔助鎖存器中的一個中，以及在M位元資料全部被鎖存在該M個鎖存器中之後，控制器在第二半讀取時段期間將該M個鎖存器中鎖存的M位元資料順序地輸出。
  2. 如請求項1所述的非揮發性記憶體系統，其中，控制器在第一半編程時段期間將從主機提供的M位元資料分別鎖存至該M個鎖存器中，以及在第二半編程時段期間將該M個鎖存器中鎖存的M位元資料順序地編程至多階記憶胞中。
  3. 如請求項1所述的非揮發性記憶體系統，其中，在第二半讀取時段期間，每當先前被鎖存在該高速緩衝鎖存器中的每個M位元資料透過輸入/輸出電路而被輸出時，控制器基於單個位元來將該主鎖存器和該M-2個輔助鎖存器中的一個中鎖存的每個M位元資料移動至該高速緩衝鎖存器，由此基於單個位元而透過輸入/輸出電路來順序地輸出全部M位元資料。
  4. 一種非揮發性記憶體系統，包括：一第一非揮發性記憶體裝置，包括同時儲存M位元資料的第一多階記憶胞和用於分別基於單個位元來儲存M位元資料的M個第一鎖存器，M是等於或大於3的整數；一第二非揮發性記憶體裝置，包括同時儲存N位元資料的第二多階記憶胞和用於分別基於單個位元來儲存N位元資料的N個第二鎖存器，N是等於或大於3的整數；以及控制器，適用於：在該第一非揮發性記憶體裝置的第一半讀取時段期間分別將多階記憶胞的M位元資料順序地鎖存至該M個第一鎖存器中，以及在該第一非揮發性記憶體裝置的第二半讀取時段期間將該M個第一鎖存器中鎖存的M位元資料順序地輸出，以及在該第二非揮發性記憶體裝置的第一半讀取時段期間分別將多階記憶胞的N位元資料順序地鎖存至該N個第二鎖存器中，以及在該第二非揮發性記憶體裝置的第二半讀取時段期間將該N個第二鎖存器中鎖存的N位元資料順序地輸出，其中，該控制器以管線方式控制該第一非揮發性記憶體裝置和該第二非揮發性記憶體裝置，使得該第一非揮發性記憶體裝置的第二半讀取時段與該第二非揮發性記憶體裝置的第一半讀取時段彼此交疊。
  5. 如請求項4所述的非揮發性記憶體系統，其中，該控制器在該第一非揮發性記憶體裝置的第一半編程時段期間將從主機提供的M位元資料分別鎖存至該M個第一鎖存器中，以及在該第一非揮發性記憶體裝置的第二半編程時段期間將該M個第一鎖存器中鎖存的M位元資料順序地編程至多階記憶胞中，該控制器在該第二非揮發性記憶體裝置的第一半編程時段期間將從主機提供的N位元資料分別鎖存至該N個第二鎖存器中，以及在該第二非揮發性記憶體裝置的第二半編程時段期間將該N個第二鎖存器中鎖存的N位元資料順序地編程至多階記憶胞中，以及該控制器以管線方式控制該第一非揮發性記憶體裝置和該第二非揮發性記憶體裝置，使得該第一非揮發性記憶體裝置的第二半編程時段與該第二非揮發性記憶體裝置的第一半編程時段彼此交疊。
  6. 如請求項4所述的非揮發性記憶體系統，其中，該M個第一鎖存器包括：一第一主鎖存器，適用於鎖存要輸入至第一多階記憶胞及要從第一多階記憶胞輸出的每個M位元資料；一第一高速緩衝鎖存器，適用於鎖存要輸入至第一輸入/輸出電路及要從第一輸入/輸出電路輸出的每個M位元資料；以及M-2個第一輔助鎖存器，電學上適用於鎖存在該第一主鎖存器或該第一高速緩衝鎖存器中鎖存的M位元資料中的一位元。
  7. 如請求項6所述的非揮發性記憶體系統，其中，該N個第二鎖存器包括：一第二主鎖存器，適用於鎖存要輸入至第二多階記憶胞及要從第二多階記憶胞輸出的每個N位元資料；一第二高速緩衝鎖存器，適用於鎖存要輸入至第二輸入/輸出電路及要從第二輸入/輸出電路輸出的每個N位元資料；以及N-2個第二輔助鎖存器，電學上適用於鎖存在該第二主鎖存器和該第二高速緩衝鎖存器中鎖存的N位元資料中的一位元。
  8. 如請求項7所述的非揮發性記憶體系統，其中，在該第一非揮發性記憶體裝置的第一半讀取時段期間，該控制器基於單個位元來將每個M位元資料順序地鎖存至該第一主鎖存器中，以及將先前被鎖存在該第一主鎖存器中的每個M位元資料鎖存至該第一高速緩衝鎖存器和M-2個第一輔助鎖存器中的一個中，以及在M位元資料全部被鎖存在該第一非揮發性記憶體裝置的該M個第一鎖存器中之後，該控制器在該第一非揮發性記憶體裝置的第二半讀取時段期間將該M個第一鎖存器中鎖存的M位元資料順序地輸出。
  9. 如請求項8所述的非揮發性記憶體系統，其中，在該第二非揮發性記憶體裝置的第一半讀取時段期間，該控制器基於單個位元來將每個N位元資料順序地鎖存至該第二主鎖存器中，以及將先前被鎖存在該第二主鎖存器中的每個N位元資料鎖存至該第二高速緩衝鎖存器和M-2個第二輔助鎖存器中的一個中，以及在N位元資料全部被鎖存在該第二非揮發性記憶體裝置的該N個第二鎖存器中之後，該控制器在該第二非揮發性記憶體裝置的第二半讀取時段期間將該N個第二鎖存器中鎖存的N位元資料順序地輸出。
  10. 如請求項9所述的非揮發性記憶體系統，其中，在該第一非揮發性記憶體裝置的第二半讀取時段期間，每當先前鎖存在該第一高速緩衝鎖存器中的每個M位元資料透過第一輸入/輸出電路輸出時，該控制器基於單個位元來將該第一主鎖存器和M-2個第一輔助鎖存器中的一個中鎖存的每個M位元資料移動至該第一高速緩衝鎖存器，由此基於單個位元透過第一輸入/輸出電路來順序地輸出全部M位元資料，以及在該第二非揮發性記憶體裝置的第二半讀取時段期間，每當先前鎖存在該第二高速緩衝鎖存器中的每個N位元資料透過第二輸入/輸出電路輸出時，該控制器基於單個位元來將該第二主鎖存器和M-2個第二輔助鎖存器中的一個中鎖存的每個N位元資料移動至該第二高速緩衝鎖存器，由此基於單個位元透過第二輸入/輸出電路來順序地輸出全部N位元資料。
  11. 一種操作具有非揮發性記憶體裝置的非揮發性記憶體系統的方法，非揮發性記憶體裝置包括同時儲存M位元資料的多階記憶胞和用於分別基於單個位元而儲存M位元資料的M個鎖存器，M為等於或大於3的整數，所述方法包括：在第一半讀取時段期間，分別將多階記憶胞的M位元資料順序地鎖存至該M個鎖存器中；以及在第二半讀取時段期間，將該M個鎖存器中鎖存的M位元資料順序地輸出；其中，該M個鎖存器包括：一主鎖存器，適用於鎖存要輸入至多階記憶胞及要從多階記憶胞輸出的每個M位元資料；一高速緩衝鎖存器，適用於鎖存要輸入至輸入/輸出電路及要從輸入/輸出電路輸出的每個M位元資料；以及M-2個輔助鎖存器，電學上適用於鎖存在該主鎖存器或該高速緩衝鎖存器中鎖存的M位元資料中的一位元；其中，第一半讀取時段期間的順序地鎖存的步驟基於單個位元將每個M位元資料順序地鎖存至該主鎖存器中，以及將先前鎖存在該主鎖存器中的每個M位元資料鎖存至該高速緩衝鎖存器和該M-2個輔助鎖存器中的一個中，以及第二半讀取時段期間的順序地輸出的步驟在M位元資料全部被鎖存在該M個鎖存器中之後執行。
  12. 如請求項11所述的方法，還包括：在第一半編程時段期間，將從主機提供的M位元資料分別鎖存至該M個鎖存器中，以及在第二半編程時段期間，將該M個鎖存器中鎖存的M位元資料順序地編程至多階記憶胞中。
  13. 如請求項12所述的方法，其中，每當先前鎖存在該高速緩衝鎖存器中的每個M位元資料透過輸入/輸出電路輸出時，第二半讀取時段期間的順序地輸出的步驟基於單個位元將該主鎖存器和該M-2個輔助鎖存器中的一個中鎖存的每個M位元資料移動至該高速緩衝鎖存器，由此基於單個位元透過輸入/輸出電路順序地輸出全部M位元資料。
  14. 一種操作具有第一非揮發性記憶體裝置和第二非揮發性記憶體裝置的非揮發性記憶體系統的方法，所述方法包括：在該第一非揮發性記憶體裝置的第一半讀取時段期間分別將多階記憶胞的M位元資料順序地鎖存至一M個第一鎖存器，以及在該第一非揮發性記憶體裝置的第二半讀取時段期間將該M個第一鎖存器中鎖存的M位元資料順序地輸出，以及在該第二非揮發性記憶體裝置的第一半讀取時段期間分別將多階記憶胞的N位元資料順序地鎖存至一N個第二鎖存器，以及在該第二非揮發性記憶體裝置的第二半讀取時段期間將該N個第二鎖存器中鎖存的N位元資料順序地輸出，其中，以管線的方式執行M位元資料的順序地鎖存和順序地輸出的步驟以及N位元資料的順序地鎖存和順序地輸出的步驟，使得該第一非揮發性記憶體裝置的第二半讀取時段與該第二非揮發性記憶體裝置的第一半讀取時段彼此交疊。
  15. 如請求項14所述的方法，其中，該M個第一鎖存器包括：一第一主鎖存器，適用於鎖存要輸入至多階記憶胞及要從多階記憶胞輸出的每個M位元資料；一第一高速緩衝鎖存器，適用於鎖存要輸入至第一輸入/輸出電路及要從第一輸入/輸出電路輸出的每個M位元資料；以及M-2個第一輔助鎖存器，電學上適用於鎖存在該第一主鎖存器或該第一高速緩衝鎖存器中鎖存的M位元資料中的一位元。
  16. 如請求項14所述的方法，其中，該N個第二鎖存器包括：一第二主鎖存器，適用於鎖存要輸入至多階記憶胞及要從多階記憶胞輸出的每個M位元資料；一第二高速緩衝鎖存器，適用於鎖存要輸入至第二輸入/輸出電路及要從第二輸入/輸出電路輸出的每個M位元資料；以及N-2個第二輔助鎖存器，電學上適用於鎖存在該第二主鎖存器或該第二高速緩衝鎖存器中鎖存的M位元資料中的一位元。
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